JPS6125273A - ベクトル演算処理装置 - Google Patents
ベクトル演算処理装置Info
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- JPS6125273A JPS6125273A JP14574684A JP14574684A JPS6125273A JP S6125273 A JPS6125273 A JP S6125273A JP 14574684 A JP14574684 A JP 14574684A JP 14574684 A JP14574684 A JP 14574684A JP S6125273 A JPS6125273 A JP S6125273A
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- JP
- Japan
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- vector
- circuit
- register
- arithmetic unit
- pipeline
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/76—Architectures of general purpose stored program computers
- G06F15/80—Architectures of general purpose stored program computers comprising an array of processing units with common control, e.g. single instruction multiple data processors
- G06F15/8053—Vector processors
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- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Theoretical Computer Science (AREA)
- Computing Systems (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Complex Calculations (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔゛産業上の利用分野〕
本発明は、ベクトル演算を行う電子計算装置に関する。
特に、複数個のベクトル演算パイプラインセットで処理
するベクトル演算並列処理方式に関する。
するベクトル演算並列処理方式に関する。
従来この種のベクトル演算処理装置は第３図に示すよう
に複数のベクトル要素を含む複数のベクトルレジスタが
図面符号２ａ〜２ｄのように複数のバンク構成をとって
いる。これらのベクトルレジスタから順次ベクトル要素
を読出す回路が図面符号３８〜３ｄのようにオペランド
選択回路で構成される。このオペランド選択回路で選択
されたオペランドが図面符号４ａ〜４ｄ、５ａ〜５ｄ、
６ａ〜６ｄ等で示されるベクトル演算器へ供給される。
に複数のベクトル要素を含む複数のベクトルレジスタが
図面符号２ａ〜２ｄのように複数のバンク構成をとって
いる。これらのベクトルレジスタから順次ベクトル要素
を読出す回路が図面符号３８〜３ｄのようにオペランド
選択回路で構成される。このオペランド選択回路で選択
されたオペランドが図面符号４ａ〜４ｄ、５ａ〜５ｄ、
６ａ〜６ｄ等で示されるベクトル演算器へ供給される。
このベクトル演算器は浮動小数点加算器、浮動小数点乗
算器、論理演算器、シフト演算器、浮動小数点除算器等
である。上記ベクトル演算器の出力が入力回路１ａ〜１
ｄへ入力される。
算器、論理演算器、シフト演算器、浮動小数点除算器等
である。上記ベクトル演算器の出力が入力回路１ａ〜１
ｄへ入力される。
この入力回路１８〜Ｉｄはベクトルデータが格納されて
いる主記憶装置（図外）からベクトルデータが読出され
メモリ読出しバス１００と前記ベクトル演算器の出力３
００ａ〜３００ｄを切替えている。ベクトル演算制御回
路８は第３図では一般には４個であるが、複数個のベク
トル演算パイプラインセントを制御し、各ベクトルパイ
プラインセント内のベクトル演算器がそれぞれ並列にベ
クトル演算処理するとともに、各ベクトル演算パイプラ
インセット内のベクトルレジスタにインタリーブして配
列されたベクトル要素を同時に読出し、各ベクトル演算
パイプラインが並列にベクトル演算処理するようにして
いる。
いる主記憶装置（図外）からベクトルデータが読出され
メモリ読出しバス１００と前記ベクトル演算器の出力３
００ａ〜３００ｄを切替えている。ベクトル演算制御回
路８は第３図では一般には４個であるが、複数個のベク
トル演算パイプラインセントを制御し、各ベクトルパイ
プラインセント内のベクトル演算器がそれぞれ並列にベ
クトル演算処理するとともに、各ベクトル演算パイプラ
インセット内のベクトルレジスタにインタリーブして配
列されたベクトル要素を同時に読出し、各ベクトル演算
パイプラインが並列にベクトル演算処理するようにして
いる。
ベクトル演算器４ａ 〜４ｄ 、 ５ａ 〜５ｄ 、
６ａ〜６ｄは１マシンサイクルに１ベクトル要素を処理
するようになっているが、セット内ベクトル演算器７８
〜７ｄはベクトル除算演算のように〔１ベクトル要素／
マシンサイクル〕の高速性能が要求されない種類の演算
を処理する演算器である。
６ａ〜６ｄは１マシンサイクルに１ベクトル要素を処理
するようになっているが、セット内ベクトル演算器７８
〜７ｄはベクトル除算演算のように〔１ベクトル要素／
マシンサイクル〕の高速性能が要求されない種類の演算
を処理する演算器である。
ベクトル演算器７８〜７ｄ部分の詳細回路を第４図に示
す。その図面符号１０はベクトル演算前処理回路（ベク
トル除算では除数の近似逆数を求める回路）である。図
面符号１１はベクトル演算の中間処理演算部（ベクトル
除算では部分商を逐次算出する高発生回路）である。図
面符号１２は後処理回路（ベクトル除算では結果の所定
の胆規化処理回路）である。図面符萼９は浮動小数点の
指数部処理回路等の付加回路である。図面符号１３はベ
ク゛ トル演算をＭクロック（Ｍは２以上）で１ベク
トル要素（指数部）処理する指数部処理回路である。
す。その図面符号１０はベクトル演算前処理回路（ベク
トル除算では除数の近似逆数を求める回路）である。図
面符号１１はベクトル演算の中間処理演算部（ベクトル
除算では部分商を逐次算出する高発生回路）である。図
面符号１２は後処理回路（ベクトル除算では結果の所定
の胆規化処理回路）である。図面符萼９は浮動小数点の
指数部処理回路等の付加回路である。図面符号１３はベ
ク゛ トル演算をＭクロック（Ｍは２以上）で１ベク
トル要素（指数部）処理する指数部処理回路である。
このような従来のベクトル演算器では各ベクトル演算パ
イプラインセント内に〔ベクトル要素当たり／Ｍクロッ
ク〕の性能のセント内ベクトル演算器があり、ベクトル
演算の前処理および後処理等の回路がベクトル演算パイ
プラインセント個数分重複されることによる金物量の大
幅な増加を招きコスト／パフォーマンスの低下を来す欠
点があった・ 本発明は上記欠点を解決し、金物量の大幅な削減を可能
としたベクトル演算処理装置を提供することを目的とす
る。
イプラインセント内に〔ベクトル要素当たり／Ｍクロッ
ク〕の性能のセント内ベクトル演算器があり、ベクトル
演算の前処理および後処理等の回路がベクトル演算パイ
プラインセント個数分重複されることによる金物量の大
幅な増加を招きコスト／パフォーマンスの低下を来す欠
点があった・ 本発明は上記欠点を解決し、金物量の大幅な削減を可能
としたベクトル演算処理装置を提供することを目的とす
る。
本発明は、従来ベクトル演算パイプラインセント内に設
けられたベクトル演算器をベクトル演算パイプラインセ
ント外に設置し、前記ベクトル演算パイプラインセント
内のベクトルレジスタから逐次ベクトル要素を抽出して
演算するためのセット共用ベクトル演算器を付加するこ
とを特徴とする。
けられたベクトル演算器をベクトル演算パイプラインセ
ント外に設置し、前記ベクトル演算パイプラインセント
内のベクトルレジスタから逐次ベクトル要素を抽出して
演算するためのセット共用ベクトル演算器を付加するこ
とを特徴とする。
本発明は、ベクトル要素を複数Ｎ個のベクトル演算パイ
プラインセント対応にインクリープして配列し、ベクト
ル要素をＮ個同時に読出しベクトル演算を並列処理する
ベクトル演算処理装置において、前記ベクトル演算パイ
プラインは複数個のベクトルレジスタと複数個のセント
内ベクトル演算器と前記ベクしレレジスタから順次ベク
トル要素を抽出するオペランド選択回路と、このオペラ
ンド選択回路の出力を前記セット内ベクトル演算器へ供
給する回路と、前記セット内ベクトル演算器の出力を前
記ベクトルレジスタへ書込む手段とを備え、さらに前記
ベクトル演算パイプライン内の前記オペランド選択回路
の出力を逐次抽出するセント共有選択回路およびこのセ
ント共有選択回路の出力を入力オペランドとするセント
共有ベクトル演算器と、このセント共有演算器の出力を
前記へクトルレジスタへ書込む手段とを含み、ベクトル
演算をベクトル演算種別に応じて前記ベクトル演算パイ
プラインセツトと前記セント共有ベクトル演算器とで区
別して実行制御するように構成することを特徴とする。
プラインセント対応にインクリープして配列し、ベクト
ル要素をＮ個同時に読出しベクトル演算を並列処理する
ベクトル演算処理装置において、前記ベクトル演算パイ
プラインは複数個のベクトルレジスタと複数個のセント
内ベクトル演算器と前記ベクしレレジスタから順次ベク
トル要素を抽出するオペランド選択回路と、このオペラ
ンド選択回路の出力を前記セット内ベクトル演算器へ供
給する回路と、前記セット内ベクトル演算器の出力を前
記ベクトルレジスタへ書込む手段とを備え、さらに前記
ベクトル演算パイプライン内の前記オペランド選択回路
の出力を逐次抽出するセント共有選択回路およびこのセ
ント共有選択回路の出力を入力オペランドとするセント
共有ベクトル演算器と、このセント共有演算器の出力を
前記へクトルレジスタへ書込む手段とを含み、ベクトル
演算をベクトル演算種別に応じて前記ベクトル演算パイ
プラインセツトと前記セント共有ベクトル演算器とで区
別して実行制御するように構成することを特徴とする。
本発明は、ベクトル演算の種別に応じたベクトル演算パ
イプラインセントとセット共有、ベクトル除算器とを用
いてベクトル演算を処理する構成とすることにより、従
来のようなベクトル演算パイプラインそれぞれ内にベク
トル除算器を、ベクトル演算パイプライン個数分全部に
設ける構成に比し、ベクトル除算の前処理、後処理回路
の分の処理時間の合理的短縮化、ひいては所要金物の大
幅削減化が実現する。
イプラインセントとセット共有、ベクトル除算器とを用
いてベクトル演算を処理する構成とすることにより、従
来のようなベクトル演算パイプラインそれぞれ内にベク
トル除算器を、ベクトル演算パイプライン個数分全部に
設ける構成に比し、ベクトル除算の前処理、後処理回路
の分の処理時間の合理的短縮化、ひいては所要金物の大
幅削減化が実現する。
第１図は本発明実施例装置のブロック構成図である。メ
モリ転送バス１００が入力する入力回路１８〜１ｄの出
力は、ベクトルレジスタ群２８〜２ｄに入力し、それら
はそれぞれ８バイ） （６４ｂｉｔ ）のベクトル要素
を６４語含むベクトルレジスタが８個分で構成されるベ
クトルレジスタ群である。これらに接続される各部分３
ａ〜３ｄは８個のベクトルレジスタの中からベクトル演
算対象のベクトルレジスタを選択する８″Ｂ゛幅のオペ
ランド選択回路である。このオペランド選択回路に接続
される部分５ａ〜５ｄは８Ｂ幅の２人力浮動小数点加算
をパイプライン的に処理するセント内浮動小数点加算器
である。同様に接続される部分６８〜６ｄは８Ｂ幅の２
人力浮動小数点乗算をパイプライン的に処理するセット
内浮動小数点乗算器である。
モリ転送バス１００が入力する入力回路１８〜１ｄの出
力は、ベクトルレジスタ群２８〜２ｄに入力し、それら
はそれぞれ８バイ） （６４ｂｉｔ ）のベクトル要素
を６４語含むベクトルレジスタが８個分で構成されるベ
クトルレジスタ群である。これらに接続される各部分３
ａ〜３ｄは８個のベクトルレジスタの中からベクトル演
算対象のベクトルレジスタを選択する８″Ｂ゛幅のオペ
ランド選択回路である。このオペランド選択回路に接続
される部分５ａ〜５ｄは８Ｂ幅の２人力浮動小数点加算
をパイプライン的に処理するセント内浮動小数点加算器
である。同様に接続される部分６８〜６ｄは８Ｂ幅の２
人力浮動小数点乗算をパイプライン的に処理するセット
内浮動小数点乗算器である。
さらに同様に接続される部分２５ａ〜２５ｄは８Ｂ幅の
固定小数点データをシフトする機能をパイプライン的に
処理するセント内シフト演算器である。
固定小数点データをシフトする機能をパイプライン的に
処理するセント内シフト演算器である。
図面符号２６はベクトルレジスタ２ａ〜２ｄからベクト
ル除算のオペランドである２つの浮動小数点ベクトルデ
ータを逐次抽出するセント共有選択回路である。このセ
ット共有選択回路２６の出力は浮動小数点除算をパイプ
ライン的に処理するセット共有ベクトル除算器２７へ人
力される。このセント共有ベクトル除算器２７の出力は
８Ｂ幅の入力回路１８〜１ｄへ帰還される。この入力回
路は図示されていないがベクトルデータが格納されてい
る主記憶装置から読み出されたベクトルデータのメモリ
転送バス１００と前記セット共有ベクトル除算器２７の
出力と、前記ベクトル浮動小数意趣算器、乗算器、シフ
ト演算器の出力とを切替える回路である。図面符号８は
第４図と同様４つのベクトル演算パイプラインセットが
並列にベクトル演算を処理することを制御するベクトル
演算制御回路である。
ル除算のオペランドである２つの浮動小数点ベクトルデ
ータを逐次抽出するセント共有選択回路である。このセ
ット共有選択回路２６の出力は浮動小数点除算をパイプ
ライン的に処理するセット共有ベクトル除算器２７へ人
力される。このセント共有ベクトル除算器２７の出力は
８Ｂ幅の入力回路１８〜１ｄへ帰還される。この入力回
路は図示されていないがベクトルデータが格納されてい
る主記憶装置から読み出されたベクトルデータのメモリ
転送バス１００と前記セット共有ベクトル除算器２７の
出力と、前記ベクトル浮動小数意趣算器、乗算器、シフ
ト演算器の出力とを切替える回路である。図面符号８は
第４図と同様４つのベクトル演算パイプラインセットが
並列にベクトル演算を処理することを制御するベクトル
演算制御回路である。
第２図は第１図内のセット共有ベクトル除算器２７の詳
細回路図である。その図面符号３０は浮動小数点除算の
前処理回路で除数の近似逆数テーブルから検索する回路
である。図面符号３１は中間向を１４ビット単位に４回
分処理し５６ビツトの商を算出する商発生回路である。
細回路図である。その図面符号３０は浮動小数点除算の
前処理回路で除数の近似逆数テーブルから検索する回路
である。図面符号３１は中間向を１４ビット単位に４回
分処理し５６ビツトの商を算出する商発生回路である。
図面符号３２はベクトル除 、算の後処理で事後正規化
回路である。図面符号３３は浮動小数点の指数部処理回
路である。図面符号３４はベクトル除算をパイプライン
的に処理するベクトル除算制御回路である。各ベケトル
演算パイプラインレジスタ内のベクトル要素は各ベクト
ル演算パイプライン対応にインタリーブされており、ベ
クトルレジスタ２ａにはＮ＋θ（Ｎは０を含む整数）番
目のベクトル素子、ベクトルレジスタ２ｂにはＮ＋１番
目のベクトル要素、ベクトルレジスタ２ｃにはＮ＋２番
目のベクトル要素、ベクトルレジスタ２ｄにはＮ＋３番
目のベクトル演算が配列されるようにベクトルロード時
制御される。ベクトル演算の内、ベクトル加算、乗算、
シフト演算についてはベクトルレジスタ２ａ〜２ｄがら
ベクトル命令で指定されるベクトルレジスタから同時に
４ベクトル要素がオペランド選択回路３８〜３ｄで選択
され、ベクトル加算の場合はセット内浮動小数点乗算器
５ａ〜５ｄで、ベクトル乗算の場合はセット内浮動小数
点乗算器６ａ〜６ｄで、ベクトルシフト演算の場合はセ
ット内シフト演算器２５ａ〜２５ｄで、１マシンサイク
ルで１ベクトル要素のベクトル演算を処理する。これら
の結果は入力回路１８〜ｌｄを経由してベクトルレジス
タ２ａ〜２ｄに書込まれる。ベクトル除算についてはセ
ント共有選択回路２６でベクトルレジスタ２ａ内のＮ＋
θ番目のベクトル要素、２ｂ内のＮ＋１番目のベクトル
要素、２ｃ内のＮ＋２番目のベクトル要素、２ｄ内のＮ
＋３番目のベクトル要素を順次読出し、セント共有ベク
トル除算器２７でベクトル除算を処理する。
回路である。図面符号３３は浮動小数点の指数部処理回
路である。図面符号３４はベクトル除算をパイプライン
的に処理するベクトル除算制御回路である。各ベケトル
演算パイプラインレジスタ内のベクトル要素は各ベクト
ル演算パイプライン対応にインタリーブされており、ベ
クトルレジスタ２ａにはＮ＋θ（Ｎは０を含む整数）番
目のベクトル素子、ベクトルレジスタ２ｂにはＮ＋１番
目のベクトル要素、ベクトルレジスタ２ｃにはＮ＋２番
目のベクトル要素、ベクトルレジスタ２ｄにはＮ＋３番
目のベクトル演算が配列されるようにベクトルロード時
制御される。ベクトル演算の内、ベクトル加算、乗算、
シフト演算についてはベクトルレジスタ２ａ〜２ｄがら
ベクトル命令で指定されるベクトルレジスタから同時に
４ベクトル要素がオペランド選択回路３８〜３ｄで選択
され、ベクトル加算の場合はセット内浮動小数点乗算器
５ａ〜５ｄで、ベクトル乗算の場合はセット内浮動小数
点乗算器６ａ〜６ｄで、ベクトルシフト演算の場合はセ
ット内シフト演算器２５ａ〜２５ｄで、１マシンサイク
ルで１ベクトル要素のベクトル演算を処理する。これら
の結果は入力回路１８〜ｌｄを経由してベクトルレジス
タ２ａ〜２ｄに書込まれる。ベクトル除算についてはセ
ント共有選択回路２６でベクトルレジスタ２ａ内のＮ＋
θ番目のベクトル要素、２ｂ内のＮ＋１番目のベクトル
要素、２ｃ内のＮ＋２番目のベクトル要素、２ｄ内のＮ
＋３番目のベクトル要素を順次読出し、セント共有ベク
トル除算器２７でベクトル除算を処理する。
このようにベクトル演算の種別に応じてベクトル演算パ
イプラインセントとセント共有ベクトル除算器とでベク
トル演算を処理する構成とすることにより、従来のベク
トル演算パイプライン内にベクトル除算器をベクトル演
算パイプライン個数分設ける構成に比しベクトル除算の
前処理、後処理回路の分の金物を大幅に削減することが
可能となった。
イプラインセントとセント共有ベクトル除算器とでベク
トル演算を処理する構成とすることにより、従来のベク
トル演算パイプライン内にベクトル除算器をベクトル演
算パイプライン個数分設ける構成に比しベクトル除算の
前処理、後処理回路の分の金物を大幅に削減することが
可能となった。
本発明は、以上説明したように、ベクトル演算パイプラ
イン石″ソトとセント共有ベクトル演算器を設け、ベク
トル演算種別に応じて再演算器を使い分ける構成とする
ことにするので従来に比し金物量の大幅な削減を図るこ
とができる効果がある。
イン石″ソトとセント共有ベクトル演算器を設け、ベク
トル演算種別に応じて再演算器を使い分ける構成とする
ことにするので従来に比し金物量の大幅な削減を図るこ
とができる効果がある。
第１図は本発明の実施例装置を示すブロック構成図。
第２図は第１図の一部分のブロック構成詳細図。
第３図は従来例装置のブロック構成図。
第４図は第３図の一部分のブロック構成詳細図。。
ｌａ〜１ｄ・・・入力回路、２８〜２ｄ・・・ベクトル
レジスタ、３ａ〜３ｄ・・・オペランド選択回路、５ａ
〜５ｄ・・・セット内浮動小数点加算器、６ａ〜６ｄ・
・・セント内浮動小数点乗算器、７ａ〜７ｄ・・・セッ
ト内ベクトル演算器、２５ａ〜２５ｄ・・・セット内シ
フト演算器、２６・・・セント共有選択回路、２７・・
・セット共有ベクトル除算器、８・・・ベクトル演算制
御回路、１０．３０・・・ベクトル除算前処理回路、１
１．３１・・・商発生回路、１２．３２・・・後処理回
路、１３．３３・・・指数部処理回路、３４・・・ベク
トル除算制御回路、１００・・・メモリ転送バス。 蔦 １ 図 ？ＰｉＵ 図 − 九 ４ 図
レジスタ、３ａ〜３ｄ・・・オペランド選択回路、５ａ
〜５ｄ・・・セット内浮動小数点加算器、６ａ〜６ｄ・
・・セント内浮動小数点乗算器、７ａ〜７ｄ・・・セッ
ト内ベクトル演算器、２５ａ〜２５ｄ・・・セット内シ
フト演算器、２６・・・セント共有選択回路、２７・・
・セット共有ベクトル除算器、８・・・ベクトル演算制
御回路、１０．３０・・・ベクトル除算前処理回路、１
１．３１・・・商発生回路、１２．３２・・・後処理回
路、１３．３３・・・指数部処理回路、３４・・・ベク
トル除算制御回路、１００・・・メモリ転送バス。 蔦 １ 図 ？ＰｉＵ 図 − 九 ４ 図
Claims (1)
- （１）入力するインタリーブされたベクトル要素対応に
ベクトル演算パイプラインを設け、 このベクトル演算パイプラインは、 それぞれ入力信号を取り込む入力回路と、 この入力回路に接続された複数段のベクトルレジスタと
、 このベクトルレジスタから順次ベクトル要素を抽出する
オペランド選択回路と、 このオペランド選択回路に接続された第一のベクトル演
算器と、 この演算器の出力を上記入力回路に接続する回路手段と を含み、 上記演算パイプラインを制御するベクトル演算選択回路
を備えた ベクトル演算処理装置において、 上記オペランド選択回路の出力を逐次抽出する各パイプ
ラインに共通の選択手段と、 この選択手段の出力を入力オペランドとする第二のベク
トル演算器と、 このベクトル演算器の出力を上記入力回路に接続する回
路手段と を備え、 上記ベクトル演算制御回路には、演算種別に対応して上
記第一のベクトル演算器と上記第二のベクトル演算器と
で区別してベクトル演算を実行させる手段を含む ことを特徴とするベクトル演算処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14574684A JPS6125273A (ja) | 1984-07-13 | 1984-07-13 | ベクトル演算処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14574684A JPS6125273A (ja) | 1984-07-13 | 1984-07-13 | ベクトル演算処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6125273A true JPS6125273A (ja) | 1986-02-04 |
| JPH0421908B2 JPH0421908B2 (ja) | 1992-04-14 |
Family
ID=15392190
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14574684A Granted JPS6125273A (ja) | 1984-07-13 | 1984-07-13 | ベクトル演算処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6125273A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58149556A (ja) * | 1982-02-27 | 1983-09-05 | Fujitsu Ltd | 並列処理装置 |
-
1984
- 1984-07-13 JP JP14574684A patent/JPS6125273A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58149556A (ja) * | 1982-02-27 | 1983-09-05 | Fujitsu Ltd | 並列処理装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0421908B2 (ja) | 1992-04-14 |
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