JPH08314424A - フレームメモリへのビデオ信号書込回路 - Google Patents

Abstract

(57)【要約】 【目的】 複数種類のビデオ信号を速度変換して単一の
フレームメモリに書き込む際に、各ビデオ信号に対応す
る水平同期信号が非同期であることに起因してフレーム
メモリ上の画像データに垂直方向のずれが発生すること
を、防ぐ。 【構成】 水平同期信号ＡＨＳＹＮ−及びＢＨＳＹＮ−
にそれぞれ同期してデータＡＷＤＡＴＡ又はＢＷＤＡＴ
Ａをラインバッファに書き込む。ラインバッファに書き
込まれたデータを、読出しクロックＲＣＬＫを２分周し
て得られるセレクト信号ＳＥＬＡＢ−に同期して読み出
す。その際の読出しアドレスは、対応する水平同期信号
ＡＨＳＹＮ−又はＢＨＳＹＮ−の発生にて生成を開始す
る。ラインバッファから読み出されるデータＡＲＤＡＴ
Ａ及びＢＲＤＡＴＡが、いずれも１ライン中では同一の
水平走査周期にて書き込まれたデータとなるから、フレ
ームメモリ上で垂直方向のずれが発生しなくなる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、相異なるｎ種類（ｎ：
２以上の整数）のビデオ信号を速度変換した上で単一の
フレームメモリに書き込むビデオ信号書込回路に関す
る。

【０００２】

【従来の技術】ディスプレイ装置、プロッタ装置等にお
いては、画像データを記憶するフレームメモリが用いら
れている。フレームメモリは、表示画面等に対応した記
憶空間を有しており、その上に画像データが書き込まれ
るとこれに応じて画像が表示等される。従って、フレー
ムメモリ上に画像データを書き込むことにより、必要な
画像を表示又は記録することができる。

【０００３】一方、画像処理装置においては、画像デー
タの速度変更を行うためにラインバッファが用いられて
いる。ラインバッファは、一水平走査分の画像データを
記憶できる容量を有している。また、その書込みクロッ
ク及び読出しクロックを変えることにより、データの書
き込み速度と読出し速度を変えることができる。従っ
て、ラインバッファを用いることにより画像データの速
度を変換することができるから、例えば複数種類のビデ
オ信号を単一のフレームメモリに書き込む際には、各ビ
デオ信号に対応してラインバッファを設け速度変換を行
うと共に、同期信号を利用して書込みに係るビデオ信号
を選択するようにすればよい。

【０００４】図３には、このような原理に基づき構成さ
れたビデオ信号書込み回路が示されている。この図に示
される回路は、２種類のビデオ信号Ａ及びＢを２倍の速
度に変換し、単一のフレームメモリ（ＦＭＥＭ）１８上
に１水平走査線（ライン）毎に交互に書き込む回路であ
る。

【０００５】この図に示されるように、ビデオ信号Ａに
対応するラインバッファとしてはＡＬＢＵＦ１２が、ビ
デオ信号Ｂに対応するラインバッファとしてはＢＬＢＵ
Ｆ１３が、それぞれ設けられている。ビデオ信号Ａに係
る画像データは書込みデータＡＷＤＡＴＡとして、また
ビデオ信号Ｂに係る画像データは書込みデータＢＷＤＡ
ＴＡとして、それぞれ対応するラインバッファ１２及び
１３のデータ書込み端子ＷＤに供給されている。この書
込みの速度は、その書込みクロック入力端子ＷＣＫに供
給されている書き込みクロックＡＷＣＬＫ及びＢＷＣＬ
Ｋによって規定されている。また、ＡＬＢＵＦ１２及び
ＢＬＢＵＦ１３の内部アドレス、すなわちデータＡＷＤ
ＡＴＡ及びＢＷＤＡＴＡの書込みアドレスは、ＡＬＢＵ
Ｆ１２及びＢＬＢＵＦ１３の内部に設けられているアド
レスカウンタによって与えられる。このアドレスカウン
タは、前述の書込みクロックＡＷＣＬＫ及びＢＷＣＬＫ
を計数することにより書込みアドレスを発生させる。こ
の動作は、対応するビデオ信号Ａ又はＢの水平同期信号
ＡＨＳＹＮ−又はＢＨＳＹＮ−によってリセットされ
る。そのため、ＡＬＢＵＦ１２及びＢＬＢＵＦ１３のリ
セット信号入力端子ＲＳＴには、対応するビデオ信号Ａ
又はＢの水平同期信号ＡＨＳＹＮ−又はＢＨＳＹＮ−が
供給されている。

【０００６】ＡＬＢＵＦ１２及びＢＬＢＵＦ１３からの
読出しは、その読出しクロック入力端子ＲＣＫに外部か
ら供給される読出しクロックＲＣＬＫに同期して実行さ
れる。この読出しクロックＲＣＬＫは、書込みクロック
ＡＷＣＬＫ及びＢＷＣＬＫの２倍の速度を有している。
従って、ＡＬＢＵＦ１２及びＢＬＢＵＦ１３のデータ読
出し端子ＲＤから出力されるデータＡＲＤＡＴＡ及びＢ
ＲＤＡＴＡは、瞬時的には、書込みデータＡＷＤＡＴＡ
及びＢＷＤＡＴＡの倍の速度を有している。

【０００７】この読出しクロックＲＣＬＫは、ビデオ信
号Ａ及びＢに対応して設けられている２個のアドレスカ
ウンタ、すなわちＡＡＤＲＳ１４及びＢＡＤＲＳ１５の
クロック端子ＣＫにも供給されている。ＡＡＤＲＳ１４
及びＢＡＤＲＳ１５は、その水平同期信号入力端子ＨＳ
に供給されている水平同期信号ＡＨＳＹＮ−及びＢＨＳ
ＹＮ−の１発生周期の間、読出しクロックＲＣＬＫを計
数する。これによって、ＡＡＤＲＳ１４及びＢＡＤＲＳ
１５は、ＦＭＥＭ１８への書込みアドレスの内Ｘ方向
（水平方向）アドレスを発生させる。また、ＡＡＤＲＳ
１４及びＢＡＤＲＳ１５は、対応するビデオ信号Ａ又は
Ｂの垂直同期信号ＡＶＳＹＮ−又はＢＶＳＹＮ−をその
垂直同期信号入力端子ＶＳを介して入力し、垂直同期信
号ＡＶＳＹＮ−又はＢＶＳＹＮ−の１発生周期の間、水
平同期信号ＡＨＳＹＮ−又はＢＨＳＹＮ−を計数する。
これによって、ＡＡＤＲＳ１４及びＢＡＤＲＳ１５は、
ＦＭＥＭ１８のアドレスのうちＹ方向（垂直方向）アド
レスを発生させる。

【０００８】なお、以下の説明では、ＡＡＤＲＳ１４に
よって生成されそのアドレス出力端子ＡＤＲＳから出力
されるＸ方向及びＹ方向アドレスをＡＲＡＤＲＳと呼
び、ＢＡＤＲＳ１５によって生成されそのアドレス出力
端子ＡＤＲＳから出力されるＸ方向及びＹ方向アドレス
をＢＲＡＤＲＳと呼ぶことにする。

【０００９】このようにして２倍の速度に変換されたデ
ータＡＲＤＡＴＡ及びＢＲＤＡＴＡ並びに対応するアド
レスＡＲＡＤＲＳ及びＢＲＡＤＲＳは、データセレクタ
（ＤＳＥＬ）１６及びアドレスセレクタ（ＡＳＥＬ）１
７を介し、ＦＭＥＭ１８にそれぞれ書込みデータ又は書
込みアドレスとして供給される。ＤＳＥＬ１６及びＡＳ
ＥＬ１７を使用するのは、ＦＭＥＭ１８に一時に書込む
ことができるのはデータＡＲＤＡＴＡ及びＢＲＤＡＴＡ
のうちいずれか一方に限られるからである。また、デー
タＡＲＤＡＴＡ及びＢＲＤＡＴＡをＦＭＥＭ１８上の所
望のアドレスに確実に書き込むようにするためには、デ
ータＡＲＤＡＴＡとアドレスＡＲＡＤＲＳが同時に選択
され、データＢＲＤＡＴＡとアドレスＢＲＡＤＲＳが同
時に選択される必要がある。そのため、ＤＳＥＬ１６及
びＡＳＥＬ１７は、共に、セレクト信号ＳＥＬＡＢ−を
そのセレクト信号入力端子Ｓから入力しており、入力端
子Ａ及びＢを介して入力されるデータ又はアドレスの内
セレクト信号ＳＥＬＡＢ−によって指定される方を、出
力端子ＣからＦＭＥＭ１８に出力している。加えて、Ｄ
ＳＥＬ１６及びＡＳＥＬ１７にて選択されている期間に
データ（ＡＲＤＡＴＡ、ＢＲＤＡＴＡ）及びアドレス
（ＡＲＡＤＲＳ、ＢＲＡＤＲＳ）が発生していなければ
ならないため、セレクト信号ＳＥＬＡＢ−はＡＬＢＵＦ
１２及びＢＬＢＵＦ１３の読出しイネーブル端子ＲＥＮ
に供給されており、またＡＡＤＲＳ１４及びＢＡＤＲＳ
１５のイネーブル端子ＥＮにも供給されている。端子Ｒ
ＥＮ又はＥＮへの信号供給に応じ、これらＡＬＢＵＦ１
２及びＢＬＢＵＦ１３並びにＡＡＤＲＳ１４及びＢＡＤ
ＡＲＳ１５はデータ又はアドレスを出力できる状態にな
る（イネーブリング）。更に、ＦＭＥＭ１８にビデオ信
号Ａを書込む動作とビデオ信号Ｂを書き込む動作は互い
にことなるタイミングで行われなければならないため、
ビデオ信号Ａに係るＡＬＢＵＦ１２及びＡＡＤＲＳ１４
にはセレクト信号ＳＥＬＡＢ−がインバータ１９を介さ
ないで供給され、ビデオ信号Ｂに係るＢＬＢＵＦ１３及
びＢＡＤＲＳ１５にはインバータ１９を介して供給され
る。

【００１０】図４には、水平同期信号ＡＨＳＹＮ−とＢ
ＨＳＹＮ−が互いに同期している場合の動作タイミング
が示されている。この図では、１ラインが１６のピクセ
ル０〜Ｆを含むものと仮定されている。更に、同一のラ
インバッファに対する書込みと読出しが同時に発生した
場合、ＡＬＢＵＦ１２については水平同期信号ＡＨＳＹ
Ｎ−の前の周期にて書込まれたデータが読み出され、Ｂ
ＬＢＵＦ１３については水平同期信号ＢＨＳＹＮ−の現
在の周期にて書込まれたデータが読み出される。この図
では、また、対応する水平同期信号の前の周期にて書込
まれたデータが斜線にて表されている。具体的には、デ
ータＡＲＤＡＴＡは、水平同期信号ＡＨＳＹＮ−の前の
周期にてＡＬＢＵＦ１２に書き込まれたデータであり、
データＢＲＤＡＴＡは水平同期信号ＢＨＳＹＮ−の現在
の周期にてＢＬＢＵＦ１３に書き込まれたデータであ
る。

【００１１】この図に示される例では、水平同期信号Ａ
ＨＳＹＮ−の１発生周期のうち前半ではビデオ信号Ａに
係るデータＡＲＤＡＴＡがＦＭＥＮ１８上に書込まれ、
後半ではビデオ信号Ｂに係るデータＢＲＤＡＴＡがＦＭ
ＥＮ１８に書き込まれる。この書込みの際のアドレスＡ
ＲＡＤＲＳ及びＢＲＡＤＲＳは、水平同期信号ＡＨＳＹ
Ｎ−をトリガとして開始される読出しクロックＲＣＬＫ
の計数によって生成される。

【００１２】

【発明が解決しようとする課題】しかしながら、このよ
うな構成を有する従来の回路では、水平同期信号ＡＨＳ
ＹＮ−とＢＨＳＹＮ−が非同期である場合に、ＦＭＥＭ
に書き込まれるデータ１ライン中に前周期のデータと現
在の周期のデータが混在してしまい、その結果画面等の
上で垂直方向にずれが生じてしまう。

【００１３】例えば、図５に示されるように、水平同期
信号ＡＨＳＹＮ−に対し水平同期信号ＢＨＳＹＮ−が進
んでいるとする。ＡＬＢＵＦ及びＢＬＢＵＦの内部アド
レスカウンタは対応する水平同期信号ＡＨＳＹＮ−又は
ＢＨＳＹＮ−にてリセットされるから、ＢＬＢＵＦへの
書込みアドレスＢＷＡＤＲＳはＡＬＢＵＦへの書込みア
ドレスＡＷＡＤＲＳよりも早い時点で発生し始める。こ
の図では、ＢＬＢＵＦへの書込みアドレスＢＷＡＤＲＳ
がＡＬＢＵＦへの書込みアドレスＡＷＡＤＲＳに対し書
込み２ピクセル分だけ先行している。

【００１４】一方で、ＡＡＤＲＳ及びＢＡＤＲＳにおけ
る読出しクロックＲＣＬＫの計数、すなわちＸ方向アド
レスの生成処理は、対応する水平同期信号ＡＨＳＹＮ−
又はＢＨＳＹＮ−の発生に同期して始まり、またそのイ
ネーブル端子ＥＮに供給される信号によってイネーブリ
ング／ディスイネーブリングされる。従って、上述のよ
うに水平同期信号ＢＨＳＹＮ−が水平同期信号ＡＨＳＹ
Ｎ−よりも進んでいると、この進み時間に応じた個数の
ピクセルに相当するアドレスＢＲＡＤＲＳが、アドレス
ＡＲＡＤＲＳの発生に先行して開始される。また、アド
レスＡＲＡＤＲＳが生成されている間はセレクト信号Ｓ
ＥＬＡＢ−によってディスイネーブリングされるためＢ
ＡＤＲＳはアドレス生成に係る計数処理を中断する。従
って、この図に示されるように、まず水平同期信号ＢＨ
ＳＹＮ−の発生に同期してＢＡＤＲＳがアドレスＢＲＡ
ＤＲＳを発生させ、その後水平同期信号ＡＨＳＹＮ−が
発生しそれに応じセレクト信号ＳＥＬＡＢ−が立ち上が
った地点でＢＡＤＲＳがアドレス発生を中断しＡＡＤＲ
Ｓがアドレス発生を開始し、セレクト信号ＳＥＬＡＢ−
が立ち下がった時点でＢＡＤＲＳがアドレス生成処理を
再開する、といった手順となる。

【００１５】その際、前述のように、書込みと読出しが
競合した場合にＡＬＢＵＦから読み出されるのは前の周
期のデータでありＢＬＢＵＦから読み出されるのは現在
の周期のデータであるから、図５の例ではＢＲＤＡＴＡ
中に前周期のデータと現周期のデータが混在してしまう
ことになる。このような混在がＦＭＥＭ１８上のデータ
に現れると、当該ＦＭＥＭ上のデータに基づき表示又は
記録等を実行した場合に、Ｙ方向（垂直方向）における
ずれが発生する。

【００１６】このような問題を防ぐためには、水平同期
信号ＡＨＳＹＮ−と水平同期信号ＢＨＳＹＮ−を常に同
期させるようにすればよい。そのためには、ビデオ信号
Ａを発生させるビデオ発生器とビデオ信号Ｂを発生させ
るビデオ発生器とを、外部から共通の水平同期信号を供
給することによって同期させればよい。しかしながら、
このような手段にてビデオ信号Ａ及びＢの同期を確保す
るためには、ビデオ発生器として外部同期信号入出力端
子があるものを用いなければならなくなる。

【００１７】本発明は、このような問題点を解決するこ
とを課題としてなされたものであり、ラインバッファか
らの読出し手順あるいはセレクト信号の生成方法を改良
することにより、外部同期信号入出力端子を備えていな
いビデオ発生器等を使用しながらも、垂直方向における
画像のずれが発生しないようＦＭＥＭ上にデータを書き
込む可能にすることを目的とする。

【００１８】

【課題を解決するための手段】このような目的を達成す
るために、本発明に係るビデオ信号書込回路は、相異な
るｎ種類（ｎ：２以上の整数）のビデオ信号に対応して
設けられ、対応するビデオ信号がそれぞれ所定速度でか
つ互いに非同期で書き込まれるｎ個のラインバッファ
と、ラインバッファへの書込みのｎ倍以上の速度でかつ
書込みと同期して各ラインバッファからビデオ信号を読
み出す手段と、読み出したビデオ信号を単一のフレーム
メモリに書き込む手段と、を備えることを特徴とする。

【００１９】また、本発明は、相異なるｎ種類（ｎ：２
以上の整数）のビデオ信号に対応して設けられ、対応す
るビデオ信号が互いに等速の書込クロックに同期してか
つ互いに非同期で書き込まれるｎ個のラインバッファ
と、セレクト信号によって指定されるラインバッファか
らビデオ信号を読み出し単一のフレームメモリに書き込
む手段と、書込みクロックのｎ倍以上の速度を有する読
出しクロックに同期しかつ上記ｎ種類のビデオ信号のう
ちいずれかの水平走査に同期したセレクト信号を発生さ
せる手段と、を備えることを特徴とする。

【００２０】

【作用】本発明においては、ラインバッファからの読出
しが、このラインバッファへの書き込みと同期して行わ
れる。従って、ラインバッファへの書込みのタイミング
とラインバッファからの読出しのタイミングの差がライ
ン毎に常に一定になるため、フレームメモリ上に書き込
まれたデータ上で垂直方向（Ｙ方向）のずれが発生しな
い。その結果、外部同期信号入出力端子を備えていない
ビデオ信号発生器等からビデオ信号を非同期で入力して
いる場合であっても、好適に、これらのビデオ信号を速
度変換し単一のフレームメモリに書き込むことができ
る。

【００２１】また、本発明においては、このようなタイ
ミングによるビデオ信号の読出しが、セレクト信号によ
って実現される。すなわち、セレクト信号を、書込みク
ロックのｎ倍以上の速度を有する読出しクロックに同期
して、かつ、いずれかのビデオ信号の水平走査に同期し
て生成する。このようなセレクト信号を用いてラインバ
ファからビデオ信号を読出し単一のフレームメモリに書
き込むことにより、本発明においては、ラインバッファ
への書込みのｎ倍の速度でかつ書込みと同期して各ライ
ンバッファからビデオ信号を読み出す処理が好適に実現
される。

【００２２】

【実施例】以下、本発明の好適な実施例について図面に
基づき説明する。

【００２３】図１には、本発明の一実施例に係る回路の
構成が示されている。この実施例においては、図３に示
される従来例と同様、ＡＬＢＵＦ２、ＢＬＢＵＦ３、Ａ
ＡＤＲＡＳ４、ＢＡＤＲＳ５、ＤＳＥＬ６、ＡＳＥＬ
７、ＦＭＥＭ８及びインバータ９が設けられている。こ
れらの部材の機能は前述の従来例におけるそれらと同様
である。この実施例が前述の従来例と相違しているとこ
ろは、ＣＮＴ１がＤフリップフロップを用いて実現され
ていること、またこのＤフリップフロップのプリセット
端子ＰＲに水平同期信号ＡＨＳＹＮ−が供給されている
こと、読出しクロックＲＣＬＫがクロック入力端子ＣＫ
に入力されておりまた出力端子Ｑからセレクト信号ＳＥ
ＬＡＢ−が出力されていること等である。

【００２４】この図に示される回路においては、例えば
図２に示されるように、読出しクロックＲＣＬＫと同期
したセレクト信号ＳＥＬＡＢ−が得られる。すなわち、
セレクト信号ＳＥＬＡＢ−が、読出しクロックＲＣＬＫ
を２分周したデューティ比５０％の信号となる。このよ
うな信号によりＤＳＥＬ６及びＡＳＥＬ７の切換えを実
行すると共に、ＡＬＢＵＦ２、ＢＬＢＵＦ３、ＡＡＤＲ
Ｓ４及びＢＡＤＲＳ５のイネーブリング／ディスイネー
ブリングを実行すれば、図２に示されるように、データ
ＡＲＤＡＴＡとＢＲＤＡＴＡが互いに交互にかつ１ライ
ン中では常に等間隔で生成されることになる。この結
果、１ライン分のデータをＦＭＥＭ８に書き込む動作中
に、データＡＲＤＡＴＡ又はＢＲＤＡＴＡ中に前周期の
データと現周期のデータが混在することがなくなるか
ら、ＦＭＥＭ８上で、ひいては出力される画像又は記録
紙上で、垂直方向のずれは発生しなくなる。

【００２５】なお、以上の説明では、２個のラインバッ
ファを用いた例のみを示したが、本発明はそれ以上の個
数のラインバッファを使用した例にも適用することがで
きる。その場合には、ＣＮＴ１、すなわちＤフリップフ
ロップを用いた分周器乃至カウンタのビット数を増加さ
せる等の変形が必要になるのは言うまでもない。また、
読出しクロックの速度は、書込みクロックのｎ倍（ｎ：
速度変換比）以上の速度とする。

【００２６】

【発明の効果】以上説明したように、本発明によれば、
ラインバッファからのビデオ信号の読出しを当該ライン
バッファへの書込みのｎ倍以上の速度でかつ書込みと同
期して行うようにしたため、１ライン分のビデオ信号を
単一のフレームメモリに書き込む際に、そのラインに前
周期のビデオ信号と現周期のビデオ信号が混在すること
がなくなり、従って垂直方向にずれのない画像データ乃
至画像が得られる。

【００２７】また、本発明によれば、上述の読出しを、
セレクト信号の生成処理の変更により行っているため、
比較的簡素な構成、例えばＤフリップフロップを用いた
回路にて上述の効果を実現することができる。

【図面の簡単な説明】

【図１】 本発明の一実施例に係る回路の構成を示すブ
ロック図である。

【図２】 この実施例の動作及び効果を示すタイミング
チャートである。

【図３】 一従来例に係る回路の構成を示すブロック図
である。

【図４】 この従来例の動作を示すタイミングチャート
である。

【図５】 この従来例の問題点を示すタイミングチャー
トである。

【符号の説明】

１ コントローラ（ＣＮＴ）、２ Ａ側ラインバッファ
（ＡＬＢＵＦ）、３Ｂ側ラインバッファ（ＢＬＢＵ
Ｆ）、４ Ａ側アドレスカウンタ（ＡＡＤＲＳ）、５
Ｂ側アドレスカウンタ（ＢＡＤＲＳ）、６ データセレ
クタ（ＤＳＥＬ）、７ アドレスセレクタ（ＡＳＥ
Ｌ）、８ フレームメモリ（ＦＭＥＭ）、９インバー
タ、ＡＨＳＹＮ−，ＢＨＳＹＮ− 水平同期信号、ＡＶ
ＳＹＮ−，ＢＶＳＹＮ− 垂直同期信号、ＡＷＤＡＴ
Ａ，ＢＷＤＡＴＡ ラインバッファへの書込みデータ、
ＡＷＣＬＫ，ＢＷＣＬＫ ラインバッファへの書込みク
ロック、ＡＷＡＤＲＳ，ＢＷＡＤＲＳ ラインバッファ
の内部書込みアドレス、ＲＣＬＫ読出しクロック、ＡＲ
ＤＡＴＡ，ＢＲＤＡＴＡ ラインバッファからの読出し
データ、ＡＲＡＤＲＳ，ＢＲＡＤＲＳ フレームメモリ
への書込みアドレス、ＳＥＬＡＢ− セレクト信号。

Claims (2)

【特許請求の範囲】
1. 【請求項１】 相異なるｎ種類（ｎ：２以上の整数）の
   ビデオ信号に対応して設けられ、対応するビデオ信号が
   それぞれ所定速度でかつ互いに非同期で書き込まれるｎ
   個のラインバッファと、 ラインバッファへの書込みのｎ倍以上の速度でかつ書込
   みと同期して各ラインバッファからビデオ信号を読み出
   す手段と、 読み出されたビデオ信号を単一のフレームメモリに書き
   込む手段と、 を備えることを特徴とするフレームメモリへのビデオ信
   号書込回路。
2. 【請求項２】 相異なるｎ種類（ｎ：２以上の整数）の
   ビデオ信号に対応して設けられ、対応するビデオ信号が
   互いに等速の書込クロックに同期してかつ互いに非同期
   で書き込まれるｎ個のラインバッファと、 セレクト信号によって指定されるラインバッファからビ
   デオ信号を読み出し単一のフレームメモリに書き込む手
   段と、 書込みクロックのｎ倍以上の速度を有する読出しクロッ
   クに同期しかつ上記ｎ種類のビデオ信号のうちいずれか
   の水平走査に同期したセレクト信号を発生させる手段
   と、 を備えることを特徴とするフレームメモリへのビデオ信
   号書込回路。