JPS5964896A - 表示装置 - Google Patents
表示装置Info
- Publication number
- JPS5964896A JPS5964896A JP57175525A JP17552582A JPS5964896A JP S5964896 A JPS5964896 A JP S5964896A JP 57175525 A JP57175525 A JP 57175525A JP 17552582 A JP17552582 A JP 17552582A JP S5964896 A JPS5964896 A JP S5964896A
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- JP
- Japan
- Prior art keywords
- memory
- signal
- image data
- synchronization signal
- display
- Prior art date
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- Pending
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- Controls And Circuits For Display Device (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明はラスタースキャン方式の陰極線管を用いた表示
装置に関するものである。
装置に関するものである。
従来例の構成とその問題点
陰極線管（以下ＣＲＴと称する）上に表示される画像デ
ータを一時記憶しておくリフレッシュメモリを有し、そ
のメモリにアドレスを与え、順次データを読み出して、
ＣＲＴ表示するための垂直同期信号および水平同期信号
と同期させてＣＲＴ表示回路に出力している。しかし、
複数のリフレッシュメモリヲ有シ、シかもリフレッシュ
メモリ内の画像データの構成がｎ１×ｍ２あるいはｎｊ
Ｘ ｍ２（”１ ｒ ｎ２は１アドレスで処理する画
像データのビット数であり、’Ｊ ＋ ”２はそのアド
レス数である。）のようにリフレッシュメモリ内の画像
データの構成がメモリごとに異なる場合、従来の表示装
置では同−ＣＲＴ上に、それぞれのメモリ内の画像デー
タを交互にあるいは同時には表示できなかった。
ータを一時記憶しておくリフレッシュメモリを有し、そ
のメモリにアドレスを与え、順次データを読み出して、
ＣＲＴ表示するための垂直同期信号および水平同期信号
と同期させてＣＲＴ表示回路に出力している。しかし、
複数のリフレッシュメモリヲ有シ、シかもリフレッシュ
メモリ内の画像データの構成がｎ１×ｍ２あるいはｎｊ
Ｘ ｍ２（”１ ｒ ｎ２は１アドレスで処理する画
像データのビット数であり、’Ｊ ＋ ”２はそのアド
レス数である。）のようにリフレッシュメモリ内の画像
データの構成がメモリごとに異なる場合、従来の表示装
置では同−ＣＲＴ上に、それぞれのメモリ内の画像デー
タを交互にあるいは同時には表示できなかった。
発明の目的
本発明は、メモリ内の画像データの構成が異なる複数の
リフレッシュメモリを有する表示装置において、同−Ｃ
ＲＴ 、Ｊ：にそれぞれのリフレッシュメモリ内の画像
データを交互にあるいは同時に表示可能な表示装置を提
供することを目的とする。
リフレッシュメモリを有する表示装置において、同−Ｃ
ＲＴ 、Ｊ：にそれぞれのリフレッシュメモリ内の画像
データを交互にあるいは同時に表示可能な表示装置を提
供することを目的とする。
発明の構成
本発明は、それぞれ異なる画像データであり、メモリ内
の画像データの構成が異なるリフレッシュメモリを複数
と、それぞれのメモリに対応した制御部、すなわちメモ
リにアドレスを与えるアドレス発生回路とＣＲＴ表示の
ための垂直同期信号および水平同期信号を発生させる同
期信号発生回路とそれらの回路の同期を制御する同期制
御回路とメモリから出力されたデータをシリアルな画像
信号に変換する変換回路より構成される上記制御部を有
し、この制御部の同期制御回路にスタート信号を入力す
る事によりアドレス発生回路及び同期信号発生回路はリ
セットスタートするようにする。すなわち、アドレス発
生回路はＣＲ７画面上に最初に表示されるデータのアド
レスを示し、同期信号発生回路はそのアドレスに同期し
た同期信号を出力する。外部より、同期させたい画像の
データを有するリフレッシュメモリに対応する制御部の
同期制御回路に同時にスタート信号を入力する事で、Ｃ
ＲＴ表示のための同期信号を同期させるようにすること
を特徴とする。
の画像データの構成が異なるリフレッシュメモリを複数
と、それぞれのメモリに対応した制御部、すなわちメモ
リにアドレスを与えるアドレス発生回路とＣＲＴ表示の
ための垂直同期信号および水平同期信号を発生させる同
期信号発生回路とそれらの回路の同期を制御する同期制
御回路とメモリから出力されたデータをシリアルな画像
信号に変換する変換回路より構成される上記制御部を有
し、この制御部の同期制御回路にスタート信号を入力す
る事によりアドレス発生回路及び同期信号発生回路はリ
セットスタートするようにする。すなわち、アドレス発
生回路はＣＲ７画面上に最初に表示されるデータのアド
レスを示し、同期信号発生回路はそのアドレスに同期し
た同期信号を出力する。外部より、同期させたい画像の
データを有するリフレッシュメモリに対応する制御部の
同期制御回路に同時にスタート信号を入力する事で、Ｃ
ＲＴ表示のための同期信号を同期させるようにすること
を特徴とする。
実施例の説明
以下本発明の実施例を添付図面を用いて説明する。第１
図は本発明を実現するためのブロック図であり、第２図
は第１図の制御部７，１００詳細なブロック図であり、
第３図は本発明における同期信号、メモリアクセスクロ
ックおよびアドレス信号のタイムチャートである。なお
実施例の説明は２つの画像データを同期させて同−ＣＲ
Ｔ上に表示する場合について行なう。第１図の１および
２はリフレッシュメモリであり、それぞれ異なる画像デ
ータをメモリ内にもち、メモリ内の画像データの構成も
それぞれｎｌＸｍ１． ｎ２Ｘ ｍ２、すなわち１アド
レスで処理されるデータ数がそれぞれｎ１ビツトであり
、ｍｌ、ｍ２はデータが占めるアドレス数となっている
。第１図の３は画像データの表示回６′ 路への転送りロック信号、４はスタート信号、６゜８は
おのおのリフレッシュメモリ１．２に与えるアドレス信
号、６，９はおのおのリフレッシュメモリ１，２から出
力される画像データ信号、７゜１０はそれぞれのリフレ
ッシュメモｌＪ１，２ＫＪｔ応する制御部、１１．１４
はそれぞれの制御部７゜１０から出力されるＣＲＴ表示
のだめの同期信号、１２．１３はそれぞれの制御部７，
１ｏから出力されるシリアルな画信号データ、１５はＣ
ＲＴ表示部１８に出力する同期信号および画信号データ
を切換あるいは選択する表示用信号切換部、１６はこの
切換部１５から出る表示用の同期信号、１７は画信号、
１８は上記したＣＲＴ表示部である。
図は本発明を実現するためのブロック図であり、第２図
は第１図の制御部７，１００詳細なブロック図であり、
第３図は本発明における同期信号、メモリアクセスクロ
ックおよびアドレス信号のタイムチャートである。なお
実施例の説明は２つの画像データを同期させて同−ＣＲ
Ｔ上に表示する場合について行なう。第１図の１および
２はリフレッシュメモリであり、それぞれ異なる画像デ
ータをメモリ内にもち、メモリ内の画像データの構成も
それぞれｎｌＸｍ１． ｎ２Ｘ ｍ２、すなわち１アド
レスで処理されるデータ数がそれぞれｎ１ビツトであり
、ｍｌ、ｍ２はデータが占めるアドレス数となっている
。第１図の３は画像データの表示回６′ 路への転送りロック信号、４はスタート信号、６゜８は
おのおのリフレッシュメモリ１．２に与えるアドレス信
号、６，９はおのおのリフレッシュメモリ１，２から出
力される画像データ信号、７゜１０はそれぞれのリフレ
ッシュメモｌＪ１，２ＫＪｔ応する制御部、１１．１４
はそれぞれの制御部７゜１０から出力されるＣＲＴ表示
のだめの同期信号、１２．１３はそれぞれの制御部７，
１ｏから出力されるシリアルな画信号データ、１５はＣ
ＲＴ表示部１８に出力する同期信号および画信号データ
を切換あるいは選択する表示用信号切換部、１６はこの
切換部１５から出る表示用の同期信号、１７は画信号、
１８は上記したＣＲＴ表示部である。
第２図に示す制御部７，１０の具体構成においテ、２２
ｉｊ：リフレッシュメモリ１．２に与えるアドレスを
発生させるアドレス発生回路、２３はＣＲＴ表示のため
の同期信号を発生させる同期信号発生回路、２１はアド
レス発生回路２２のアドレスと同期信号の同期を制御す
るだめの同期制御回路、２４はリフレッシュメモリ１．
２からのデータをシリアルな画信号データに変換する変
換回路、壕だ、３１．３２．３３はおのおの各回路への
制御信号である。
ｉｊ：リフレッシュメモリ１．２に与えるアドレスを
発生させるアドレス発生回路、２３はＣＲＴ表示のため
の同期信号を発生させる同期信号発生回路、２１はアド
レス発生回路２２のアドレスと同期信号の同期を制御す
るだめの同期制御回路、２４はリフレッシュメモリ１．
２からのデータをシリアルな画信号データに変換する変
換回路、壕だ、３１．３２．３３はおのおの各回路への
制御信号である。
第３図は本発明における同期信号、メモリアクセスクロ
ック信号およびアドレス信号のタイムチャートである。
ック信号およびアドレス信号のタイムチャートである。
本発明の実施例において、シリアル画信号の転送りロッ
ク信号の周波数ｆｏとし、リフレッシュメモリ内の画像
データの構成が第１メモリ１では”１Ｘ ｍ１＋第２メ
モリ２ではｎ２Ｘｍ２である場合、各リフレッシュメモ
リ１，２をアクセスするクロック信号（制御信号３１で
画像データ転送りロック信号３を分周したもの）の周波
数ｆｔ＋ 、、７’Ｍ２ （ｆＭ＋はメモリ１に、１Ｍ
２はメモリ２に対応する。）は ｆｔ＋ ＝ｆａ ／ ｎ＋ −−−（１）
ｆｕ２＝ｆｏ／ｎ２− （２） となる。また１水平走査信号期間を１Ｈとすると１Ｈ内
に存在するメモリアクセスクロック数ノＭ＋＋１Ｍ２
（Ｊ１ｗ１＋１Ｍ２は正の整数）は、７１′−１ １Ｍ１ °１ＨＸｆＭ１ ・・・・・
・・・・ （３）１Ｍ２−＝ Ｉ ＨＸ １Ｍ２−
−− （４）と々す、１Ｈ内での表示のためのア
ドレス数１１゜１２ ｋＪ−。
ク信号の周波数ｆｏとし、リフレッシュメモリ内の画像
データの構成が第１メモリ１では”１Ｘ ｍ１＋第２メ
モリ２ではｎ２Ｘｍ２である場合、各リフレッシュメモ
リ１，２をアクセスするクロック信号（制御信号３１で
画像データ転送りロック信号３を分周したもの）の周波
数ｆｔ＋ 、、７’Ｍ２ （ｆＭ＋はメモリ１に、１Ｍ
２はメモリ２に対応する。）は ｆｔ＋ ＝ｆａ ／ ｎ＋ −−−（１）
ｆｕ２＝ｆｏ／ｎ２− （２） となる。また１水平走査信号期間を１Ｈとすると１Ｈ内
に存在するメモリアクセスクロック数ノＭ＋＋１Ｍ２
（Ｊ１ｗ１＋１Ｍ２は正の整数）は、７１′−１ １Ｍ１ °１ＨＸｆＭ１ ・・・・・
・・・・ （３）１Ｍ２−＝ Ｉ ＨＸ １Ｍ２−
−− （４）と々す、１Ｈ内での表示のためのア
ドレス数１１゜１２ ｋＪ−。
！＋＜４ｕ ・・・・・・・・・
（５）乃くノＭ２ ・・・・
・・・・・ （６）となる。本発明の実施例における
２つの画像データ１２ 、１３、制御部７，１ｏの同期
時のタイムチャートを第３図に示す。第３図において、
＃１はメモリ１と制御部子に、＃２はメモリ２と制御部
１０にそれぞれ対応している。＃１および＃２のメモリ
アクセスクロック信号の周波数ｆ ｗｌと１Ｍ２は異な
るがこのｆｔ＋と１Ｍ２ の間にＮＭ１／ｆＭ１−ＮＭ
２／ｆＭ２−ＬＭ ・・・・・・・・・ （′７）
という関係が成立する最小の正の整数ＮＭ１ ＋ ＮＭ
２を設定することによす、ｆＭｌと１Ｍ２ の位相が
一致する最小くり返し期間り、 を得る。水平走査信
号期間１ＨごとにｆＭｌと１Ｍ２の位相を一致させるた
めに、 １Ｈ＝ｎＸＬＭ（ｎ：正の整数）・・−・・・（８）と
する。上記のような関係をｆＭｌ １ｆＭ２１ ’ Ｈ
に成立させ、制御部７，１０に同時にスタート信号を入
れ、メモリアクセスクロック信号ｆＭ１と１Ｍ２の立上
り、あるいは立下りをリセットスタート時で一致させる
事により、１Ｈごとの２つのメモリアクセスクロック信
号を同期させる事ができる。水平同期信号は、１Ｈの期
間中のメモリアクセスクロックの数クロックの聞出力し
、それを１Ｈごとにくり返す事により発生でき、＃１．
＃２の水平同期信号は常に同期している。丑た１Ｈ期間
中のリフレッシュメモリ１，２のアクセス回数ハ式（５
）オよび（６）より＃１では１１回、＃２ではめ回であ
り、それぞれ１回のメモリアクセスでは＃１でｌｄｎ＋
ピッｌ−１＄２ではｎ２ビツトの画像データがパラレル
に変換回路２４に入力され、画像データ転送りロック信
号をクロックとするシフトレジスタでパラレル−シリア
ル変換され画像信号として出力される。この画像信号は
メモリアクセスクロックに同期しているので、＃１．＃
２の画像信号は同期している。また表示のためのメモリ
アクセス以外で９− ・ は、ダミーのアドレスをリフレッシュメモリ１゜２に与
え、メモリ１，２からデータを出力させるが、変換回路
２４では同期制御回路２１からの変換回路２４への制御
信号３３によりそのデータは出力しない。第３図におい
て、Ａ、Ｂは前１Ｈ期間の（表示のための最後のアドレ
ス＋１）であり、Ｄはダミーアドレスである。前述のよ
うな事を１Ｈごとにくり返し、またアドレスについては
、メモリ内の画像データのうち最初にＣＲＴ上に表示さ
れる画像データをアドレスφとして、捷た第３図に示す
ように前水平走査信号期間中の表示のだめのアドレスの
最後に続くようにアドレスはカラン１−アップしていき
、それを＃１ではｍ１捷で、＃２ではｍ２までくり返し
、一画面をＣＲ７表示部１８に表示する。前述のように
、第１図の制御部７．１０におけるメモリアクセスクロ
ック信号、表示のだめの同期信号、シリアルな画像デー
タ信号はそれぞれ同期している事がわかる。メモリ１と
制御部７、メモリ２と制御部１０の組合せにより得られ
た２組の同期した画像信号と表示のための同期信号を第
１図の表示用信号切換部１５により、同期信号のどちら
か一方を選択し、画像信号を一方を選択するかあるいは
合成するかして、ＣＲ７表示部１８へ出力する事により
、リフレッシュメモリ１．２内のデータおよびそのメモ
リ構成が異なる画像データを同−ＣＲＴ上に交互にある
いは同時に出力する事ができる。
（５）乃くノＭ２ ・・・・
・・・・・ （６）となる。本発明の実施例における
２つの画像データ１２ 、１３、制御部７，１ｏの同期
時のタイムチャートを第３図に示す。第３図において、
＃１はメモリ１と制御部子に、＃２はメモリ２と制御部
１０にそれぞれ対応している。＃１および＃２のメモリ
アクセスクロック信号の周波数ｆ ｗｌと１Ｍ２は異な
るがこのｆｔ＋と１Ｍ２ の間にＮＭ１／ｆＭ１−ＮＭ
２／ｆＭ２−ＬＭ ・・・・・・・・・ （′７）
という関係が成立する最小の正の整数ＮＭ１ ＋ ＮＭ
２を設定することによす、ｆＭｌと１Ｍ２ の位相が
一致する最小くり返し期間り、 を得る。水平走査信
号期間１ＨごとにｆＭｌと１Ｍ２の位相を一致させるた
めに、 １Ｈ＝ｎＸＬＭ（ｎ：正の整数）・・−・・・（８）と
する。上記のような関係をｆＭｌ １ｆＭ２１ ’ Ｈ
に成立させ、制御部７，１０に同時にスタート信号を入
れ、メモリアクセスクロック信号ｆＭ１と１Ｍ２の立上
り、あるいは立下りをリセットスタート時で一致させる
事により、１Ｈごとの２つのメモリアクセスクロック信
号を同期させる事ができる。水平同期信号は、１Ｈの期
間中のメモリアクセスクロックの数クロックの聞出力し
、それを１Ｈごとにくり返す事により発生でき、＃１．
＃２の水平同期信号は常に同期している。丑た１Ｈ期間
中のリフレッシュメモリ１，２のアクセス回数ハ式（５
）オよび（６）より＃１では１１回、＃２ではめ回であ
り、それぞれ１回のメモリアクセスでは＃１でｌｄｎ＋
ピッｌ−１＄２ではｎ２ビツトの画像データがパラレル
に変換回路２４に入力され、画像データ転送りロック信
号をクロックとするシフトレジスタでパラレル−シリア
ル変換され画像信号として出力される。この画像信号は
メモリアクセスクロックに同期しているので、＃１．＃
２の画像信号は同期している。また表示のためのメモリ
アクセス以外で９− ・ は、ダミーのアドレスをリフレッシュメモリ１゜２に与
え、メモリ１，２からデータを出力させるが、変換回路
２４では同期制御回路２１からの変換回路２４への制御
信号３３によりそのデータは出力しない。第３図におい
て、Ａ、Ｂは前１Ｈ期間の（表示のための最後のアドレ
ス＋１）であり、Ｄはダミーアドレスである。前述のよ
うな事を１Ｈごとにくり返し、またアドレスについては
、メモリ内の画像データのうち最初にＣＲＴ上に表示さ
れる画像データをアドレスφとして、捷た第３図に示す
ように前水平走査信号期間中の表示のだめのアドレスの
最後に続くようにアドレスはカラン１−アップしていき
、それを＃１ではｍ１捷で、＃２ではｍ２までくり返し
、一画面をＣＲ７表示部１８に表示する。前述のように
、第１図の制御部７．１０におけるメモリアクセスクロ
ック信号、表示のだめの同期信号、シリアルな画像デー
タ信号はそれぞれ同期している事がわかる。メモリ１と
制御部７、メモリ２と制御部１０の組合せにより得られ
た２組の同期した画像信号と表示のための同期信号を第
１図の表示用信号切換部１５により、同期信号のどちら
か一方を選択し、画像信号を一方を選択するかあるいは
合成するかして、ＣＲ７表示部１８へ出力する事により
、リフレッシュメモリ１．２内のデータおよびそのメモ
リ構成が異なる画像データを同−ＣＲＴ上に交互にある
いは同時に出力する事ができる。
発明の効果
本発明によって次のような効果がもたらされる。
（１）同−ＣＲＴ上に画像を表示する場合、リフレッシ
ュメモリ内での１アドレスで処理されるデータ数を制限
する必要がなくなる。
ュメモリ内での１アドレスで処理されるデータ数を制限
する必要がなくなる。
（１１）高精細度のＣＲＴ表示装置に高速表示する場合
、リフレッシュメモリ内の１アドレスの処理されるデー
タを多くする事により、リフレッシュメモリのアクセス
タイムが短い必要はなく、パラレル−シリアル変換部の
み高速用にするだけでＣＲＴ表示することができる。
、リフレッシュメモリ内の１アドレスの処理されるデー
タを多くする事により、リフレッシュメモリのアクセス
タイムが短い必要はなく、パラレル−シリアル変換部の
み高速用にするだけでＣＲＴ表示することができる。
第１図は本発明の一実施例における表示装置の１１ど
ブロック図、第２図は第１図における制御部の具体例を
示すブロック図、第３図は本発明の一実施例の動作説明
のためのタイムチャートである。 １．２・・・・・・リフレッシュメモリ、３・・・・・
・画像データ転送りロック信号、４・・・・・・スター
ト信号、５．８・・・・・・アドレス信号、６，９・・
・・・・メモリからのデータ信号、７，１ｏ・・・・・
・制御部、１１．１４・・・・・・表示のための同期信
号、１２．１３・・・・・・シリアル画像データ、１６
・・・・・・表示用信号切換部、１６・・・・・・ＣＲ
７表示部への表示のための同期信号、１７・・・・・・
画像データ信号、１８・・・・・・ＣＲ７表示部。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第２
図 １０ ／２ ／、３ ÷Ｆ
刺テ区 ０つ
示すブロック図、第３図は本発明の一実施例の動作説明
のためのタイムチャートである。 １．２・・・・・・リフレッシュメモリ、３・・・・・
・画像データ転送りロック信号、４・・・・・・スター
ト信号、５．８・・・・・・アドレス信号、６，９・・
・・・・メモリからのデータ信号、７，１ｏ・・・・・
・制御部、１１．１４・・・・・・表示のための同期信
号、１２．１３・・・・・・シリアル画像データ、１６
・・・・・・表示用信号切換部、１６・・・・・・ＣＲ
７表示部への表示のための同期信号、１７・・・・・・
画像データ信号、１８・・・・・・ＣＲ７表示部。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第２
図 １０ ／２ ／、３ ÷Ｆ
刺テ区 ０つ
Claims (1)
- 陰極線管上に表示される一画面分の画像データを一時記
憶しておく第１のメモリを有し、この第１のメモリから
画像データを上記陰極線管へ表示するための垂直同期信
号および水平同期信号に同期させて順次出力させる第１
の制御手段を設け、上記第１のメモリ内のデータとは異
なる構成の画像データを一時記憶しておく第２のメモリ
を有し、この第２のメモリから画像データを上記陰極線
管へ表示するための垂直同期信号および水平同期信号に
同期させて順次出力させる第２の制御手段を設け、上記
第１の制御手段と」二記第２の制御手段の垂直同期信号
および水平同期信号を共通にして同一陰極線管上に第１
のメモリおよび第２のメモリにそれぞれ記憶されている
画像データを交互にあるいは同時に表示する事を特徴と
する表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57175525A JPS5964896A (ja) | 1982-10-05 | 1982-10-05 | 表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57175525A JPS5964896A (ja) | 1982-10-05 | 1982-10-05 | 表示装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5964896A true JPS5964896A (ja) | 1984-04-12 |
Family
ID=15997581
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57175525A Pending JPS5964896A (ja) | 1982-10-05 | 1982-10-05 | 表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5964896A (ja) |
-
1982
- 1982-10-05 JP JP57175525A patent/JPS5964896A/ja active Pending
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