KR20180086650A - 메모리 모듈 - Google Patents

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KR20180086650A KR1020170010339A KR20170010339A KR20180086650A KR 20180086650 A KR20180086650 A KR 20180086650A KR 1020170010339 A KR1020170010339 A KR 1020170010339A KR 20170010339 A KR20170010339 A KR 20170010339A KR 20180086650 A KR20180086650 A KR 20180086650A
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김현석
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에스케이하이닉스 주식회사
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Abstract

메모리 모듈은, 호스트 메모리 콘트롤러로부터 수신되는 호스트 클럭을 이용해 호스트 메모리 콘트롤러로부터 수신되는 커맨드, 어드레스 및 데이터를 직-병렬 변환해 처리 블록으로 전달하는 프론트 사이드 인터페이스; 분주 클럭에 동기해 동작하고, 상기 프론트 인터페이스로부터 전달된 커맨드, 어드레스 및 데이터를 처리해 백 사이드 인터페이스로 전달하는 상기 처리 블록; 상기 호스트 클럭과 다른 주파수를 가지는 미디어 클럭을 생성하기 위한 위상 고정 루프를 포함하고, 상기 미디어 클럭을 이용해 상기 처리 블록으로부터 전달된 커맨드, 어드레스 및 데이터를 병-직렬 변환해 하나 이상의 메모리 장치로 전달하는 상기 백 사이드 인터페이스; 및 상기 미디어 클럭에 동기해 동작하고, 상기 백 사이드 인터페이스로부터 전달된 커맨드 및 어드레스에 의해 제어되고 상기 백 사이드 인터페이스로부터 전달된 데이터가 라이트되는 상기 하나 이상의 메모리 장치를 포함할 수 있다.

Description

메모리 모듈{MEMORY MODULE}
본 특허 문헌은 메모리 모듈에 관한 것이다.
최근 스마트 폰, 태블릿 PC와 같은 이동 통신 단말기의 보급이 대중화되고, 소셜 네트워크 서비스(SNS, Social Network Service), 사물 네트워크(M2M, Machine to Machine), 센서 네트워크(Sensor Network) 등의 사용이 증가함에 따라 데이터의 양, 생성 속도 및 그 다양성이 기하급수적으로 증가하고 있다. 빅 데이터의 처리를 위해서는 메모리의 속도도 중요하지만 메모리 장치 및 이를 포함하는 메모리 모듈의 저장 용량이 매우 클 것이 요구된다.
현재 시스템 메모리로 사용되고 있는 DIMM 타입의 메모리 모듈의 경우에 호스트 측의 동작 속도와 메모리 모듈 내의 메모리 장치의 동작 속도가 동일해야 한다. 그런데 메모리 모듈을 고용량으로 제작할 경우에 메모리 모듈에 포함되는 메모리 장치들의 개수가 많아져 로딩이 증가하고 수많은 신호들의 라우팅(routing)이 어려워지므로 메모리 장치들의 동작 속도를 호스트 측의 동작속도와 동일하게 유지하기 어려워진다.
본 발명의 실시예들은 호스트 측의 동작 속도와 다른 속도로 동작하는 메모리 장치들을 포함하는 메모리 모듈을 제공할 수 있다.
본 발명의 일실시예에 따른 메모리 모듈은, 호스트 메모리 콘트롤러로부터 수신되는 호스트 클럭을 이용해 호스트 메모리 콘트롤러로부터 수신되는 커맨드, 어드레스 및 데이터를 직-병렬 변환해 처리 블록으로 전달하는 프론트 사이드 인터페이스; 분주 클럭에 동기해 동작하고, 상기 프론트 인터페이스로부터 전달된 커맨드, 어드레스 및 데이터를 처리해 백 사이드 인터페이스로 전달하는 상기 처리 블록; 상기 호스트 클럭과 다른 주파수를 가지는 미디어 클럭을 생성하기 위한 위상 고정 루프를 포함하고, 상기 미디어 클럭을 이용해 상기 처리 블록으로부터 전달된 커맨드, 어드레스 및 데이터를 병-직렬 변환해 하나 이상의 메모리 장치로 전달하는 상기 백 사이드 인터페이스; 및 상기 미디어 클럭에 동기해 동작하고, 상기 백 사이드 인터페이스로부터 전달된 커맨드 및 어드레스에 의해 제어되고 상기 백 사이드 인터페이스로부터 전달된 데이터가 라이트되는 상기 하나 이상의 메모리 장치를 포함할 수 있다.
상기 미디어 클럭의 주파수는 상기 호스트 클럭의 주파수보다 낮을 수 있다.
상기 위상 고정 루프는 상기 호스트 클럭을 기준 클럭으로 이용해 상기 미디어 클럭을 생성할 수 있다.
상기 백 사이드 인터페이스는 기준 클럭을 생성하기 위한 오실레이터를 더 포함하고, 상기 위상 고정 루프는 상기 기준 클럭을 이용해 상기 미디어 클럭을 생성할 수 있다.
상기 백 사이드 인터페이스는 상기 미디어 클럭을 분주해 상기 분주 클럭을 생성하기 위한 분주기를 더 포함할 수 있다.
상기 백 사이드 인터페이스는 상기 미디어 클럭을 이용해, 상기 백 사이드 인터페이스로부터 상기 하나 이상의 메모리 장치로 전달되는 데이터를 스트로브하기 위한 제1데이터 스트로브 신호를 생성하기 위한 제1지연 고정 루프를 더 포함할 수 있다.
상기 하나 이상의 메모리 장치 각각은 상기 미디어 클럭을 이용해 상기 하나 이상의 메모리 장치로부터 상기 백 사이드 인터페이스로 전달되는 데이터를 스트로브하기 위한 제2데이터 스트로브 신호를 생성하기 위한 제2지연 고정 루프를 포함할 수 있다.
상기 프론트 사이드 인터페이스는 상기 호스트 클럭을 이용해 상기 프론트 사이드 인터페이스로부터 상기 호스트 메모리 콘트롤러로 전달되는 데이터를 스트로브하기 위한 제3데이터 스트로브 신호를 생성하기 위한 제3지연 고정 루프를 포함할 수 있다.
상기 백 사이드 인터페이스는 상기 하나 이상의 메모리 장치로부터 전달된 데이터를 직-병렬 변환해 상기 처리 블록으로 전달하고, 상기 프론트 사이드 인터페이스는 상기 처리 블록으로부터 전달된 데이터를 병-직렬 변환해 상기 호스트 메모리 콘트롤러로 전달할 수 있다.
상기 메모리 모듈은 상기 프론트 사이드 인터페이스와 상기 처리 블록 간의 도메인 크로싱을 위한 제1도메인 크로싱 회로; 및 상기 처리 블록과 상기 백 사이드 인터페이스 간의 도메인 크로싱을 위한 제2도메인 크로싱 회로를 더 포함할 수 있다.
상기 처리 블록은 제어 신호 처리 블록; 및 데이터 처리 블록을 포함할 수 있다.
상기 제어 신호 처리 블록은 상기 프론트 사이드 인터페이스로부터 전달된 커맨드와 어드레스를 상기 백 사이드 인터페이스로 전달하고, 상기 프론트 사이드 인터페이스로부터 전달된 커맨드와 어드레스에 의해 지시된 동작들 중 상기 처리 블록이 수행해야 하는 동작을 수행할 수 있다.
상기 데이터 처리 블록은 상기 프론트 사이드 인터페이스로부터 전달된 데이터를 이용해 에러 정정 코드를 생성하는 에러 정정 코드 생성 회로; 및 상기 백 사이드 인터페이스로부터 전달된 에러 정정 코드를 이용해 상기 백 사이드 인터페이스로부터 전달된 데이터의 에러를 정정하는 에러 정정 회로를 포함하고, 상기 백 사이드 인터페이스는 상기 처리 블록으로부터 전달된 데이터와 함께 상기 처리 블록으로부터 전달된 에러 정정 코드를 병-직렬 변환하고, 상기 하나 이상의 메모리 장치는 상기 백 사이드 인터페이스로부터 전달된 데이터와 함께 상기 백 사이드 인터페이스로부터 전달된 에러 정정 코드가 라이트될 수 있다.
상기 프론트 사이드 인터페이스, 상기 처리 블록 및 상기 백 사이드 인터페이스는 모듈 콘트롤러에 포함될 수 있다.
본 발명의 다른 실시예에 따른 메모리 모듈은 호스트 메모리 콘트롤러로부터 어드레스와 커맨드를 수신하는 제1커맨드/어드레스 수신부; 상기 호스트 메모리 콘트롤러와 데이터를 송/수신하기 위한 제1데이터 송/수신부; 상기 호스트 메모리 콘트롤러로부터 호스트 클럭을 수신하기 위한 제1클럭 수신부; 및 제1상기 클럭 수신부를 통해 수신된 호스트 클럭을 이용해 상기 제1커맨드/어드레스 수신부를 통해 수신된 커맨드와 어드레스 및 상기 제1데이터 송/수신부를 통해 수신된 데이터를 직-병렬 변환해 처리 블록으로 전달하고, 상기 처리 블록으로부터 전달된 상기 제1데이터 송/수신부로 송신할 데이터를 병-직렬 변환하는 제1직렬 및 병렬 변환 회로를 포함하는 프론트 사이드 인터페이스; 분주 클럭에 동기해 동작하고, 상기 프론트 사이드 인터페이스로부터 전달된 커맨드, 어드레스를 처리해 백 사이드 인터페이스로 전달하는 제어 신호 처리 블록; 및 상기 분주 클럭에 동기해 동작하고, 상기 프론트 사이드 인터페이스로부터 전달된 데이터를 이용해 에러 정정 코드를 생성하고, 백 사이드 인터페이스로부터 전달된 에러 정정 코드를 이용해 상기 백 사이드 인터페이스로부터 전달된 데이터의 에러를 정정하는 데이터 처리 블록을 포함하는 처리 블록; 상기 호스트 클럭과 다른 주파수를 가지는 미디어 클럭을 생성하기 위한 위상 고정 루프; 상기 미디어 클럭을 이용해 상기 처리 블록으로부터 전달된 커맨드, 어드레스, 데이터 및 에러 정정 코드를 병-직렬 변환하고, 하나 이상의 메모리 장치로부터 전달된 데이터 및 에러 정정 코드를 직-병렬 변환하는 제2직렬 및 병렬 변환 회로; 상기 제2직렬 및 병렬 변환 회로로부터 전달된 커맨드와 어드레스를 송신하기 위한 커맨드/어드레스 송신부; 상기 제2직렬 및 병렬 변환 회로와 상기 하나 이상의 메모리 장치 간에 데이터와 에러 정정 코드를 송/수신하기 위한 제2데이터 송/수신부; 및 상기 미디어 클럭을 송신하기 위한 클럭 송신부를 포함하는 백 사이드 인터페이스; 및 상기 미디어 클럭에 동기해 동작하는 하나 이상의 메모리 장치를 포함하고, 상기 하나 이상의 메모리 장치 각각은 상기 클럭 송신부로부터 전달된 미디어 클럭을 수신하는 제2클럭 수신부; 상기 커맨드/어드레스 송신부로부터 전달된 커맨드와 어드레스를 수신하는 제2커맨드/어드레스 수신부; 상기 제2데이터 송/수신부와 데이터와 에러 정정 코드를 송/수신하기 위한 제3데이터 송/수신부를 포함할 수 있다.
상기 미디어 클럭의 주파수는 상기 호스트 클럭의 주파수보다 낮을 수 있다.
상기 백 사이드 인터페이스는 상기 미디어 클럭을 분주해 상기 분주 클럭을 생성하는 분주기를 더 포함할 수 있다.
상기 프론트 사이드 인터페이스는 상기 호스트 클럭을 이용해 상기 제1데이터 송/수신부가 송신할 데이터를 스트로브하기 위한 제1데이터 스트로브 신호를 생성하기 위한 제1지연 고정 루프를 더 포함하고, 상기 백 사이드 인터페이스는 상기 미디어 클럭을 이용해 상기 제2데이터 송/수신부가 송신할 데이터와 에러 정정 코드를 스트로브하기 위한 제2데이터 스트로브 신호를 생성하기 위한 제2지연 고정 루프를 더 포함하고, 상기 하나 이상의 메모리 장치 각각은 상기 미디어 클럭을 이용해 상기 제3데이터 송/수신부가 송신할 데이터와 에러 정정 코드를 스트로브하기 위한 제3데이터 스트로브 신호를 생성하기 위한 제3지연 고정 루프를 더 포함할 수 있다.
상기 프론트 사이드 인터페이스는 상기 프론트 사이드 인터페이스와 상기 처리 블록 간의 도메인 크로싱을 위한 제1도메인 크로싱 회로를 포함하고, 상기 백 사이드 인터페이스는 상기 처리 블록과 상기 백 사이드 인터페이스 간의 도메인 크로싱을 위한 제2도메인 크로싱 회로를 포함할 수 있다.
상기 제어 신호 처리 블록은 상기 프론트 사이드 인터페이스로부터 전달된 커맨드와 어드레스를 상기 백 사이드 인터페이스로 전달하고, 상기 프론트 사이드 인터페이스로부터 전달된 커맨드와 어드레스에 의해 지시된 동작들 중 상기 처리 블록이 수행해야 하는 동작을 수행할 수 있다.
본 발명의 실시예들에 따르면, 메모리 모듈 내의 메모리 장치들을 호스트 측과 다른 동작속도로 동작시킬 수 있다.
도 1은 본 발명의 일실시예에 따른 메모리 시스템(100)의 구성도.
도 2는 본 발명의 다른 실시예에 따른 메모리 시스템(200)의 구성도.
도 3은 데이터 처리 블록(152)의 일실시예 구성도.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성 요소들에 참조 번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
도 1은 본 발명의 일실시예에 따른 메모리 시스템(100)의 구성도이다.
도 1을 참조하면, 메모리 시스템(100)은 호스트 메모리 콘트롤러(110)와 메모리 모듈(120)을 포함할 수 있다.
호스트 메모리 콘트롤러(110)는 제어 버스(CMD/ADD_BUS)를 통해 커맨드(command)와 어드레스(address)를 메모리 모듈(120)로 전송할 수 있다. 그리고 데이터 버스(DATA_BUS)를 통해 메모리 모듈과 데이터를 송/수신할 수 있다. 호스트 메모리 콘트롤러(110)는 메모리 모듈(120)에 커맨드와 어드레스를 인가해 메모리 모듈(120)을 제어하고, 라이트 동작시에는 메모리 모듈(120)에 라이트될 데이터를 송신하고 리드 동작시에는 메모리 모듈로부터 리드된 데이터를 수신할 수 있다. 한편, 호스트 메모리 콘트롤러(110)는 메모리 모듈(120)에서 사용될 호스트 클럭(CLK_HOST)을 전송할 수 있다. 호스트 메모리 콘트롤러(110)와 메모리 모듈(120) 간의 신호 전송은 DFI (DDR PHY Interface) 표준 프로토콜에 따라 이루어질 수 있다.
제어 버스(CMD/ADD_BUS)는 커맨드와 어드레스를 전송하기 위한 다수의 전송 라인들을 포함할 수 있다. 데이터 버스(DATA_BUS)는 데이터(DQ)를 전송하기 위한 다수의 전송 라인들 및 데이터(DQ)를 스트로브하기 위한 데이터 스트로브 신호(DQS, Data Strobe Signal)를 전송하기 위한 다수의 전송 라인들을 포함할 수 있다. 호스트 메모리 콘트롤러(110)로부터 메모리 모듈(120)로 전송되는 호스트 클럭(CLK_HOST)은 싱글-엔디드(single-ended) 방식으로 전송될 수도 있으며, 디퍼런셜(differential) 방식으로 전송될 수도 있다.
메모리 모듈(120)은 모듈 콘트롤러(130) 및 메모리 장치(170)를 포함할 수 있다. 메모리 모듈(120)은 DIMM (Dual In Line Memory Module) 타입일 수 있다.
모듈 콘트롤러(130)는 프론트 사이드 인터페이스(140), 처리 블록(150) 및 백 사이드 인터페이스(160)를 포함할 수 있다.
프론트 사이드 인터페이스(140)는 메모리 모듈(120)과 호스트 메모리 콘트롤러(110) 간의 통신을 위한 인터페이스일 수 있다. 프론트 사이드 인터페이스(140)를 프론트 사이드 파이(Front Side PHY)라고도 한다. 프론트 사이드 인터페이스(140)는 제1커맨드/어드레스 수신부(141), 제1데이터 송/수신부(142), 제1클럭 수신부(143), 제1직렬 및 병렬 변환 회로(144), 제1도메인 크로싱 회로(145) 및 제1지연 고정 루프(146, DLL: Delay Locked Loop)를 포함할 수 있다.
제1클럭 수신부(143)는 호스트 메모리 콘트롤러(110)로부터 전달되는 호스트 클럭(CLK_HOST)을 수신할 수 있다. 제1커맨드/어드레스 수신부(141)는 제어 버스(CMD/ADD_BUS)를 통해 전달되는 커맨드와 어드레스(CMD/ADD)를 수신할 수 있다. 제1커맨드/어드레스 수신부(141)는 호스트 클럭(CLK_HOST)에 동기해 어드레스와 커맨드를 수신할 수 있다. 제1데이터 송/수신부(142)는 데이터 버스(DATA_BUS)를 통해 호스트 메모리 콘트롤러(110)로부터 전달되는 데이터(DQ)를 수신하거나 데이터 버스(DATA_BUS)를 통해 호스트 메모리 콘트롤러(110)로 데이터(DQ)를 송신할 수 있다. 제1데이터 송/수신부(142)는 데이터(DQ)의 수신시에는 데이터(DQ)와 함께 데이터 버스(DATA_BUS)를 통해 수신되는 데이터 스트로브 신호에 동기해 데이터(DQ)를 수신할 수 있다. 또한, 제1데이터 송/수신부(142)는 데이터(DQ)의 송신시에는 제1지연 고정 루프(146)에서 생성된 제1데이터 스트로브 신호(DQS1)에 동기해 데이터(DQ)를 송신하고 데이터 버스(DATA_BUS)를 통해 제1데이터 스트로브 신호(DQS1)를 호스트 메모리 콘트롤러(110)로 송신할 수 있다. 메모리 모듈(120)에는 제1데이터 송/수신부(142)와 호스트 메모리 콘트롤러(110)간에 전달되는 데이터의 버퍼링을 위한 데이터 버퍼(미도시)가 더 포함될 수도 있다.
제1직렬 및 병렬 변환 회로(144)는 제1커맨드/어드레스 수신부(141)를 통해 수신된 커맨드와 어드레스(CMD/ADD)를 직-병렬 변환해 제1도메인 크로싱 회로(145)로 전달할 수 있다. 예를 들어, 제1직렬 및 병렬 변환 회로(144)는 커맨드와 어드레스(CMD/ADD)를 1:4로 직-병렬 변환할 수 있다. 그리고 제1직렬 및 병렬 변환 회로(144)는 제1데이터 송/수신부(142)를 통해 수신된 데이터(DQ)를 직-병렬 변환해 제1도메인 크로싱 회로(145)로 전달할 수 있다. 예를 들어, 제1직렬 및 병렬 변환 회로(144)는 제1데이터 송/수신부(142)를 통해 수신된 데이터(DQ)를 1:4로 직-병렬 변환해 제1도메인 크로싱 회로(145)로 전달할 수 있다. 또한, 제1직렬 및 병렬 변환 회로(144)는 제1도메인 크로싱 회로로부터 전달된 데이터를 병-직렬 변환해 제1데이터 송/수신부(142)로 전달할 수 있다. 예를 들어, 제1직렬 및 병렬 변환 회로(144)는 제1도메인 크로싱 회로로부터 전달된 데이터(DQ)를 4:1로 병-직렬 변환해 제1데이터 송/수신부(142)로 전달할 수 있다. 제1직렬 및 병렬 변환 회로(144)의 직-병렬 변환 동작 및 병-직렬 변환 동작에는 호스트 클럭(CLK_HOST)이 사용될 수 있다. 제1직렬 및 병렬 변환 회로(144)를 SERDES 회로 라고도 한다.
제1지연 고정 루프(146)는 호스트 클럭(CLK_HOST)을 이용해 제1데이터 송/수신부(142)가 송신할 데이터(DQ)를 스트로브하기 위한 제1데이터 스트로브 신호(DQS1)를 생성할 수 있다. 제1지연 고정 루프(146)는 호스트 클럭(CLK_HOST)을 지연시켜 제1데이터 스트로브 신호(DQS1)를 생성하는데, 이에 의해 프론트 사이드 인터페이스(140)에서 발생하는 시간 지연이 보상될 수 있다.
제1도메인 크로싱 회로(145)는 호스트 클럭(CLK_HOST)을 이용해 동작하는 프론트 사이드 인터페이스(140)와 분주 클럭(CLK_DIV)을 이용해 동작하는 처리 블록(150)간에 전송되는 커맨드와 어드레스(CMD/ADD) 및 데이터(DQ)의 도메인 크로싱(domain crossing) 동작을 수행할 수 있다. 제1도메인 크로싱 회로(145)는 프론트 사이드 인터페이스(140)에서 처리 블록(150)으로 커맨드와 어드레스(CMD/ADD) 및 데이터(DQ)를 도메인 크로싱해 전달하기 위한 비동기(asynchronous) FIFO 회로들 및 처리 블록(150)으로부터 프론트 사이드 인터페이스(140)로 데이터(DQ)를 도메인 크로싱해 전달하기 위한 비동기 FIFO들을 포함할 수 있다. 제1직렬 및 병렬 변환 회로(144)로부터 제1도메인 크로싱 회로(145)로의 커맨드와 어드레스(CMD/ADD) 및 데이터(DQ)의 입력 동작 및 제1도메인 크로싱 회로(145)로부터 제1직렬 및 병렬 변환 회로(144)로의 데이터(DQ)의 출력 동작은 호스트 클럭(CLK_HOST)에 동기해 수행될 수 있다. 그리고 제1도메인 크로싱 회로(145)로부터 처리 블록(150)으로의 커맨드와 어드레스(CMD/ADD) 및 데이터(DQ)의 출력 동작 및 처리 블록(150)으로부터 제1도메닝 크로싱 회로(145)로의 데이터(DQ)의 입력 동작은 분주 클럭(CLK_DIV)에 동기해 수행될 수 있다.
처리 블록(150)은 분주 클럭(CLK_DIV)에 동기해 동작하며, 제어 신호 처리 블록(151)과 데이터 처리 블록(152)을 포함할 수 있다.
제어 신호 처리 블록(151)은 프론트 사이드 인터페이스(140)로부터 전달된 커맨드와 어드레스(CMD/ADD)를 백 사이드 인터페이스(160)로 전달할 수 있다. 그리고 커맨드와 어드레스(CMD/ADD)에 의해 지시된 동작들 중 제어 신호 처리 블록(151)이 수행해야 할 동작을 수행할 수 있다. 예를 들어, MRS(Mode Register Setting)와 같은 설정 커맨드에 의해 특정 파라매터가 설정되는 경우에 특정 파라매터의 설정이 메모리 장치(170)가 아닌 메모리 모듈(120) 레벨에서 필요한 경우에 제어 신호 처리 블록(151)이 설정 동작을 수행할 수 있다. 또한, 제어 신호 처리 블록(151)은 백 사이드 인터페이스(160)로 전달될 커맨드와 어드레스(CMD/ADD)의 타이밍 조절이 필요한 경우에 타이밍 조절 동작을 수행할 수 있다.
데이터 처리 블록(152)은 도 3에 도시된 것과 같이 에러 정정 코드 생성 회로(310)와 에러 정정 회로(320)를 포함할 수 있다. 에러 정정 코드 생성 회로는(310) 프론트 사이드 인터페이스(140)로부터 전달된 데이터(DQ)를 이용해 에러 정정 코드(ECC)를 생성할 수 있다. 즉, 에러 정정 코드 생성 회로(310)는 라이트 동작시에 데이터(DQ)를 이용해 에러 정정 코드(ECC)를 생성할 수 있다. 에러 정정 회로(320)는 백 사이드 인터페이스(160)로부터 전달된 에러 정정 코드(ECC)를 이용해 백 사이드 인터페이스(160)로부터 전달된 데이터(DQ)의 에러를 정정해 프론트 사이드 인터페이스(140)로 전달할 수 있다. 즉, 에러 정정 회로(320)는 리드 동작시에 에러 정정 코드(ECC)를 이용해 데이터(DQ)의 에러를 정정할 수 있다. 빅 데이터의 처리를 위해 메모리 모듈(120)의 용량을 늘리면서 비용도 줄이기 위해서는 용량은 크지만 제조 비용이 저렴한, 즉 비교적 낮은 품질의, 메모리 장치(170)를 사용해야 한다. 또한, 고용량의 메모리 장치(170)에서 소모되는 전류를 줄이기 위해서는 메모리 장치(170)의 리프레시(refresh) 주기도 늘려야 하는데, 이 경우 메모리 장치(170)에서는 비교적 많은 에러가 발생할 수밖에 없다. 데이터 처리 블록(152)은 이러한 에러를 정정하기 위해 사용될 수 있다. 도 1의 DQ'는 데이터(DQ)와 에러 정정 코드(ECC)를 하나의 기호로 나타낸 것이다.
백 사이드 인터페이스(160)는 모듈 콘트롤러(130)와 메모리 장치(170) 간의 통신을 위한 인터페이스일 수 있다. 백 사이드 인터페이스(160)를 백 사이드 파이(Back Side PHY)라고도 한다. 백 사이드 인터페이스(160)는 제2도메인 크로싱 회로(161), 제2직렬 및 병렬 변환 회로(162), 위상 고정 루프(163, PLL: Phase Locked Loop), 제2지연 고정 루프(164, DLL: Delay Locked Loop), 분주기(165), 커맨드/어드레스 송신부(166), 제2데이터 송/수신부(167) 및 클럭 송신부(168)를 포함할 수 있다.
위상 고정 루프(163)는 호스트 클럭(CLK_HOST)과 다른 주파수(frequency)를 가지는 미디어 클럭(CLK_MEDIA)을 생성할 수 있다. 위상 고정 루프(163)는 호스트 클럭(CLK_HOST)을 기준 클럭으로 사용해 미디어 클럭(CLK_MEDIA)을 생성할 수 있다. 미디어 클럭(CLK_MEDIA)은 호스트 클럭(CLK_HOST)보다 낮은 주파수를 가질 수 있다. 예를 들어, 미디어 클럭(CLK_MEDIA)은 호스트 클럭(CLK_HOST)의 1/2의 주파수를 가질 수 있다.
분주기(165)는 위상 고정 루프(163)에서 생성된 미디어 클럭(CLK_MEDIA)을 분주해 분주 클럭(CLK_DIV)을 생성할 수 있다. 분주 클럭(CLK_DIV)은 미디어 클럭(CLK_MEDIA)보다 더 낮은 주파수를 가질 수 있다. 예를 들어, 분주 클럭(CLK_DIV)은 미디어 클럭(CLK_MEDIA)의 1/2의 주파수, 즉 호스트 클럭(CLK_HOST)의 1/4의 주파수를 가질 수 있다.
제2도메인 크로싱 회로(161)는 분주 클럭을 이용해 동작하는 처리 블록(150)과 미디어 클럭을 이용해 동작하는 백 사이드 인터페이스(160)간에 전송되는 커맨드와 어드레스(CMD/ADD) 및 데이터와 에러 정정 코드(DQ')의 도메인 크로싱 동작을 수행할 수 있다. 제2도메인 크로싱 회로(161)는 처리 블록(150)에서 백 사이드 인터페이스(160)로 커맨드와 어드레스(CMD/ADD) 및 데이터와 에러 정정 코드(DQ')를 도메인 크로싱해 전달하기 위한 비동기 FIFO 회로들 및 백 사이드 인터페이스(160)로부터 처리 블록(150)으로 데이터와 에러 정정 코드(DQ')를 도메인 크로싱해 전달하기 위한 비동기 FIFO들을 포함할 수 있다. 처리 블록(150)으로부터 제2도메인 크로싱 회로(161)로의 커맨드와 어드레스(CMD/ADD) 및 데이터와 에러 정정 코드(DQ')의 입력 동작 및 제2도메인 크로싱 회로(161)로부터 처리 블록(150)으로의 데이터와 에러 정정 코드(DQ')의 출력 동작은 분주 클럭(CLK_DIV)에 동기해 수행될 수 있다. 그리고 제2도메인 크로싱 회로(161)로부터 제2직렬 및 병렬 변환 회로(162)로의 커맨드와 어드레스(CMD/ADD) 및 데이터와 에러 정정 코드(DQ')의 출력 동작 및 제2직렬 및 병렬 변환 회로(162)로부터 제2도메인 크로싱 회로(161)로의 데이터와 에러 정정 코드(DQ')의 입력 동작은 미디어 클럭(CLK_MEDIA)에 동기해 수행될 수 있다.
제2직렬 및 병렬 변환 회로(162)는 제2도메인 크로싱 회로(161)로부터 전달된 커맨드와 어드레스(CMD/ADD)를 병-직렬 변환해 커맨드/어드레스 송신부(166)로 전달할 수 있다. 예를 들어, 제2직렬 및 병렬 변환 회로(162)는 제2도메인 크로싱 회로(161)로부터 전달된 커맨드와 어드레스(CMD/ADD)를 4:1로 병-직렬 변환해 커맨드/어드레스 송신부(166)로 전달할 수 있다. 그리고, 제2직렬 및 병렬 변환 회로(162)는 제2도메인 크로싱 회로(161)로부터 전달된 데이터와 에러 정정 코드(DQ')를 병-직렬 변환해 제2데이터 송/수신부(167)로 전달할 수 있다. 예를 들어, 제2직렬 및 병렬 변환 회로(162)는 제2도메인 크로싱 회로(161)로부터 전달된 데이터와 에러 정정 코드(DQ')를 4:1로 병-직렬 변환해 제2데이터 송/수신부(167)로 전달할 수 있다. 또한, 제2직렬 및 병렬 변환 회로(162)는 제2데이터 송/수신부(167)로부터 전달된 데이터와 에러 정정 코드(DQ')를 직-병렬 변환해 제2도메인 크로싱 회로(161)로 전달할 수 있다. 예를 들어, 제2직렬 및 병렬 변환 회로(162)는 제2데이터 송/수신부(167)로부터 전달된 데이터와 에러 정정 코드(DQ')를 1:4로 직-병렬 변환해 제2도메인 크로싱 회로(161)로 전달할 수 있다. 제2직렬 및 병렬 변환 회로(162)를 SERDES 회로라고도 한다.
제2지연 고정 루프(164)는 미디어 클럭(CLK_MEDIA)을 이용해 제2데이터 송/수신부(167)가 송신할 데이터와 에러 정정 코드(DQ')를 스트로브하기 위한 제2데이터 스트로브 신호(DQS2)를 생성할 수 있다. 제2지연 고정 루프(164)는 미디어 클럭(CLK_MEDIA)을 지연시켜 제2데이터 스트로브 신호(DQS2)를 생성하는데, 이에 의해 백 사이드 인터페이스(160)에서 발생하는 시간 지연이 보상될 수 있다.
클럭 송신부(168)는 미디어 클럭(CLK_MEDIA)을 메모리 장치(170)로 송신할 수 있다. 커맨드/어드레스 송신부(166)는 제2직렬 및 병렬 변환 회로(162)로부터 전달된 커맨드와 어드레스(CMD/ADD)를 메모리 장치(170)로 송신할 수 있다. 커맨드/어드레스 송신부(166)는 미디어 클럭(CLK_MEDIA)에 동기해 커맨드와 어드레스(CMD/ADD)를 내부 제어 버스(CMD/ADD_BUS_INT)를 통해 메모리 장치(170)로 송신할 수 있다. 제2데이터 송/수신부(167)는 내부 데이터 버스(DATA_BUS_INT)를 통해 메모리 장치(170)로 데이터와 에러 정정 코드(DQ')를 송신하거나 내부 데이터 버스(DATA_BUS_INT)를 통해 메모리 장치(170)로부터 전달되는 데이터와 에러 정정 코드(DQ')를 수신할 수 있다. 제2데이터 송/수신부(167)의 데이터와 에러 정정 코드(DQ')의 수신 동작은 내부 데이터 버스(DATA_BUS_INT)를 통해 수신되는 제3데이터 스트로브 신호(DQS3)에 동기해 수행될 수 있다. 또한, 제2데이터 송/수신부(167)의 데이터와 에러 정정 코드(DQ')의 송신 동작은 제2지연 고정 루프(164)에서 생성된 제2데이터 스트로브 신호(DQS2)에 동기해 수행되고, 제2데이터 스트로브 신호(DQS2)가 데이터와 에러 정정 코드(DQ')와 함께 내부 데이터 버스(DATA_BUS_INT)를 통해 메모리 장치(170)로 송신될 수 있다. 버스들(CMD/ADD_BUS_INT, DATA_BUS_INT)은 메모리 모듈(120) 내부의 버스라는 의미에서 내부(INT)라는 명칭을 병기했다.
메모리 장치(170)는 미디어 클럭(CLK_MEDIA)에 동기되어 동작하고 내부 제어 버스(CMD/ADD_BUS_INT)로 전달되는 커맨드와 어드레스(CMD/ADD)에 의해 제어되고, 내부 데이터 버스(DATA_BUS_INT)를 통해 데이터와 에러 정정 코드(DQ')를 송/수신하며 동작할 수 있다. 메모리 장치(170)는 DRAM 및 다른 ㅈ류의 메모리들 중 하나일 수 있다. 메모리 장치(170)는 제2커맨드/어드레스 수신부(171), 제3데이터 송/수신부(172), 제2클럭 수신부(173) 및 제3지연 고정 루프(174, DLL)를 포함할 수 있다. 이 이외에도 메모리 장치(170)는 셀 어레이, 셀 어레이에 데이터를 리드 및 라이트하기 위한 회로들 및 각종 제어 회로들을 포함할 수 있는데, 이는 본 발명과 직접적인 관련이 없으므로 여기서는 그 도시를 생략했다. 도 1에서는 메모리 장치(170)를 한개만 도시했지만, 이는 설명의 편의를 위한 것이며, 실제의 메모리 시스템(100) 내에 메모리 장치(170)가 다수개 구비될 수 있음은 당연하다.
제2클럭 수신부(173)는 메모리 장치에서 사용할 미디어 클럭(CLK_MEDIA)을 수신할 수 있다. 제2커맨드/어드레스 수신부(171)는 미디어 클럭(CLK_MEDIA)에 동기해 커맨드와 어드레스(CMD/ADD)를 수신할 수 있다.
제3지연 고정 루프(174)는 미디어 클럭(MEDIA_CLK)을 이용해 제3데이터 송/수신부가 송신할 데이터와 에러 정정 코드(DQ')를 스트로브하기 위한 제3데이터 스트로브 신호(DQS3)를 생성할 수 있다. 제3지연 고정 루프(174)는 미디어 클럭을 지연시켜 제3데이터 스트로브 신호(DQS3)를 생성하는데, 이에 의해 메모리 장치(170)에서 발생하는 시간 지연이 보상될 수 있다.
제3데이터 송/수신부(172)는 내부 데이터 버스(DATA_BUS_INT)를 통해 모듈 콘트롤러(130)의 제2데이터 송/수신부(167)와 데이터와 에러 정정 코드(DQ')를 송/수신할 수 있다. 제3데이터 송/수신부(172)의 수신 동작은 내부 데이터 버스(DATA_BUS_INT)를 통해 수신되는 제2데이터 스트로브 신호(DQS2)에 동기해 수행될 수 있다. 또한, 제3데이터 송/수신부(172)의 송신 동작은 제3지연 고정 루프(174)에서 생성된 제3데이터 스트로브 신호(DQS3)에 동기해 수행되고, 제3데이터 스트로브 신호(DQS3)가 데이터와 에러 정정 코드(DQ')와 함께 내부 데이터 버스(DATA_BUS_INT)를 통해 제2데이터 송/수신부(167)로 송신될 수 있다.
도 1의 메모리 시스템(100)에서는 호스트 측, 즉 호스트 메모리 콘트롤러(110), 와 메모리 장치(170)의 동작 속도를 서로 다르게 하는 것이 가능하다. 이에 의해 용량이 크지만 동작 속도가 상대적으로 느린 메모리 장치(170)를 메모리 시스템(100)에서 사용 가능할 수 있다. 또한, 호스트 측에서 바라볼 때 메모리 장치(170)의 각종 레이턴시가 고정된 값으로 보이도록 하는 것도 가능할 수 있다.
도 2는 본 발명의 다른 실시예에 따른 메모리 시스템(200)의 구성도이다.
도 2의 메모리 시스템(200)에서는 메모리 시스템(100) 대비 백 사이드 인터페이스(160)에 기준 클럭(CLK_REF)을 생성하기 위한 오실레이터(269)가 더 추가될 수 있다. 도 1의 위상 고정 루프(163)는 호스트 클럭(CLK_HOST)을 기준 클럭으로 사용해 미디어 클럭(CLK_MEDIA)을 생성했지만, 도 2의 위상 고정 루프(163)는 오실레이터(269)에서 생성된 기준 클럭(CLK_REF)을 기준 클럭으로 사용해 미디어 클럭(CLK_MEDIA)을 생성할 수 있다. 위상 고정 루프(163)가 사용하는 기준 클럭이 무엇이냐만 다를 뿐 도 1의 메모리 시스템(100)과 도 2의 메모리 시스템(200)은 동일하게 구성되고 동일하게 동작할 수 있다.
본 발명은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술사상의 범위 내에서 다양한 실시예가 가능함을 알 수 있을 것이다.
100: 메모리 시스템 110: 호스트 메모리 콘트롤러
120: 메모리 모듈 130: 모듈 콘트롤러
170: 메모리 장치

Claims (20)

  1. 호스트 메모리 콘트롤러로부터 수신되는 호스트 클럭을 이용해 호스트 메모리 콘트롤러로부터 수신되는 커맨드, 어드레스 및 데이터를 직-병렬 변환해 처리 블록으로 전달하는 프론트 사이드 인터페이스;
    분주 클럭에 동기해 동작하고, 상기 프론트 인터페이스로부터 전달된 커맨드, 어드레스 및 데이터를 처리해 백 사이드 인터페이스로 전달하는 상기 처리 블록;
    상기 호스트 클럭과 다른 주파수를 가지는 미디어 클럭을 생성하기 위한 위상 고정 루프를 포함하고, 상기 미디어 클럭을 이용해 상기 처리 블록으로부터 전달된 커맨드, 어드레스 및 데이터를 병-직렬 변환해 하나 이상의 메모리 장치로 전달하는 상기 백 사이드 인터페이스; 및
    상기 미디어 클럭에 동기해 동작하고, 상기 백 사이드 인터페이스로부터 전달된 커맨드 및 어드레스에 의해 제어되고 상기 백 사이드 인터페이스로부터 전달된 데이터가 라이트되는 상기 하나 이상의 메모리 장치
    를 포함하는 메모리 모듈.
  2. 제 1항에 있어서,
    상기 미디어 클럭의 주파수는 상기 호스트 클럭의 주파수보다 낮은
    메모리 모듈.
  3. 제 1항에 있어서,
    상기 위상 고정 루프는 상기 호스트 클럭을 기준 클럭으로 이용해 상기 미디어 클럭을 생성하는
    메모리 모듈.
  4. 제 1항에 있어서,
    상기 백 사이드 인터페이스는 기준 클럭을 생성하기 위한 오실레이터를 더 포함하고,
    상기 위상 고정 루프는 상기 기준 클럭을 이용해 상기 미디어 클럭을 생성하는
    메모리 모듈.
  5. 제 1항에 있어서
    상기 백 사이드 인터페이스는 상기 미디어 클럭을 분주해 상기 분주 클럭을 생성하기 위한 분주기를 더 포함하는
    메모리 모듈.
  6. 제 1항에 있어서,
    상기 백 사이드 인터페이스는
    상기 미디어 클럭을 이용해, 상기 백 사이드 인터페이스로부터 상기 하나 이상의 메모리 장치로 전달되는 데이터를 스트로브하기 위한 제1데이터 스트로브 신호를 생성하기 위한 제1지연 고정 루프를 더 포함하는
    메모리 모듈.
  7. 제 6항에 있어서,
    상기 하나 이상의 메모리 장치 각각은
    상기 미디어 클럭을 이용해 상기 하나 이상의 메모리 장치로부터 상기 백 사이드 인터페이스로 전달되는 데이터를 스트로브하기 위한 제2데이터 스트로브 신호를 생성하기 위한 제2지연 고정 루프를 포함하는
    메모리 모듈.
  8. 제 7항에 있어서,
    상기 프론트 사이드 인터페이스는
    상기 호스트 클럭을 이용해 상기 프론트 사이드 인터페이스로부터 상기 호스트 메모리 콘트롤러로 전달되는 데이터를 스트로브하기 위한 제3데이터 스트로브 신호를 생성하기 위한 제3지연 고정 루프를 포함하는
    메모리 모듈.
  9. 제 1항에 있어서,
    상기 백 사이드 인터페이스는 상기 하나 이상의 메모리 장치로부터 전달된 데이터를 직-병렬 변환해 상기 처리 블록으로 전달하고,
    상기 프론트 사이드 인터페이스는 상기 처리 블록으로부터 전달된 데이터를 병-직렬 변환해 상기 호스트 메모리 콘트롤러로 전달하는
    메모리 모듈.
  10. 제 1항에 있어서,
    상기 프론트 사이드 인터페이스와 상기 처리 블록 간의 도메인 크로싱을 위한 제1도메인 크로싱 회로; 및
    상기 처리 블록과 상기 백 사이드 인터페이스 간의 도메인 크로싱을 위한 제2도메인 크로싱 회로를 더 포함하는
    메모리 모듈.
  11. 제 1항에 있어서,
    상기 처리 블록은
    제어 신호 처리 블록; 및
    데이터 처리 블록을 포함하는
    메모리 모듈.
  12. 제 11항에 있어서,
    상기 제어 신호 처리 블록은
    상기 프론트 사이드 인터페이스로부터 전달된 커맨드와 어드레스를 상기 백 사이드 인터페이스로 전달하고, 상기 프론트 사이드 인터페이스로부터 전달된 커맨드와 어드레스에 의해 지시된 동작들 중 상기 처리 블록이 수행해야 하는 동작을 수행하는
    메모리 모듈.
  13. 제 11항에 있어서,
    상기 데이터 처리 블록은
    상기 프론트 사이드 인터페이스로부터 전달된 데이터를 이용해 에러 정정 코드를 생성하는 에러 정정 코드 생성 회로; 및
    상기 백 사이드 인터페이스로부터 전달된 에러 정정 코드를 이용해 상기 백 사이드 인터페이스로부터 전달된 데이터의 에러를 정정하는 에러 정정 회로를 포함하고,
    상기 백 사이드 인터페이스는 상기 처리 블록으로부터 전달된 데이터와 함께 상기 처리 블록으로부터 전달된 에러 정정 코드를 병-직렬 변환하고,
    상기 하나 이상의 메모리 장치는 상기 백 사이드 인터페이스로부터 전달된 데이터와 함께 상기 백 사이드 인터페이스로부터 전달된 에러 정정 코드가 라이트되는
    메모리 모듈.
  14. 제 1항에 있어서,
    상기 프론트 사이드 인터페이스, 상기 처리 블록 및 상기 백 사이드 인터페이스는 모듈 콘트롤러에 포함되는
    메모리 모듈.
  15. 호스트 메모리 콘트롤러로부터 어드레스와 커맨드를 수신하는 제1커맨드/어드레스 수신부; 상기 호스트 메모리 콘트롤러와 데이터를 송/수신하기 위한 제1데이터 송/수신부; 상기 호스트 메모리 콘트롤러로부터 호스트 클럭을 수신하기 위한 제1클럭 수신부; 및 제1상기 클럭 수신부를 통해 수신된 호스트 클럭을 이용해 상기 제1커맨드/어드레스 수신부를 통해 수신된 커맨드와 어드레스 및 상기 제1데이터 송/수신부를 통해 수신된 데이터를 직-병렬 변환해 처리 블록으로 전달하고, 상기 처리 블록으로부터 전달된 상기 제1데이터 송/수신부로 송신할 데이터를 병-직렬 변환하는 제1직렬 및 병렬 변환 회로를 포함하는 프론트 사이드 인터페이스;
    분주 클럭에 동기해 동작하고, 상기 프론트 사이드 인터페이스로부터 전달된 커맨드, 어드레스를 처리해 백 사이드 인터페이스로 전달하는 제어 신호 처리 블록; 및 상기 분주 클럭에 동기해 동작하고, 상기 프론트 사이드 인터페이스로부터 전달된 데이터를 이용해 에러 정정 코드를 생성하고, 백 사이드 인터페이스로부터 전달된 에러 정정 코드를 이용해 상기 백 사이드 인터페이스로부터 전달된 데이터의 에러를 정정하는 데이터 처리 블록을 포함하는 처리 블록;
    상기 호스트 클럭과 다른 주파수를 가지는 미디어 클럭을 생성하기 위한 위상 고정 루프; 상기 미디어 클럭을 이용해 상기 처리 블록으로부터 전달된 커맨드, 어드레스, 데이터 및 에러 정정 코드를 병-직렬 변환하고, 하나 이상의 메모리 장치로부터 전달된 데이터 및 에러 정정 코드를 직-병렬 변환하는 제2직렬 및 병렬 변환 회로; 상기 제2직렬 및 병렬 변환 회로로부터 전달된 커맨드와 어드레스를 송신하기 위한 커맨드/어드레스 송신부; 상기 제2직렬 및 병렬 변환 회로와 상기 하나 이상의 메모리 장치 간에 데이터와 에러 정정 코드를 송/수신하기 위한 제2데이터 송/수신부; 및 상기 미디어 클럭을 송신하기 위한 클럭 송신부를 포함하는 백 사이드 인터페이스; 및
    상기 미디어 클럭에 동기해 동작하는 하나 이상의 메모리 장치를 포함하고,
    상기 하나 이상의 메모리 장치 각각은 상기 클럭 송신부로부터 전달된 미디어 클럭을 수신하는 제2클럭 수신부; 상기 커맨드/어드레스 송신부로부터 전달된 커맨드와 어드레스를 수신하는 제2커맨드/어드레스 수신부; 상기 제2데이터 송/수신부와 데이터와 에러 정정 코드를 송/수신하기 위한 제3데이터 송/수신부를 포함하는
    메모리 모듈.
  16. 제 15항에 있어서,
    상기 미디어 클럭의 주파수는 상기 호스트 클럭의 주파수보다 낮은
    메모리 모듈.
  17. 제 15항에 있어서,
    상기 백 사이드 인터페이스는 상기 미디어 클럭을 분주해 상기 분주 클럭을 생성하는 분주기를 더 포함하는
    메모리 모듈.
  18. 제 15항에 있어서,
    상기 프론트 사이드 인터페이스는 상기 호스트 클럭을 이용해 상기 제1데이터 송/수신부가 송신할 데이터를 스트로브하기 위한 제1데이터 스트로브 신호를 생성하기 위한 제1지연 고정 루프를 더 포함하고,
    상기 백 사이드 인터페이스는 상기 미디어 클럭을 이용해 상기 제2데이터 송/수신부가 송신할 데이터와 에러 정정 코드를 스트로브하기 위한 제2데이터 스트로브 신호를 생성하기 위한 제2지연 고정 루프를 더 포함하고,
    상기 하나 이상의 메모리 장치 각각은 상기 미디어 클럭을 이용해 상기 제3데이터 송/수신부가 송신할 데이터와 에러 정정 코드를 스트로브하기 위한 제3데이터 스트로브 신호를 생성하기 위한 제3지연 고정 루프를 더 포함하는
    메모리 모듈.
  19. 제 15항에 있어서,
    상기 프론트 사이드 인터페이스는 상기 프론트 사이드 인터페이스와 상기 처리 블록 간의 도메인 크로싱을 위한 제1도메인 크로싱 회로를 포함하고,
    상기 백 사이드 인터페이스는 상기 처리 블록과 상기 백 사이드 인터페이스 간의 도메인 크로싱을 위한 제2도메인 크로싱 회로를 포함하는
    메모리 모듈.
  20. 제 15항에 있어서,
    상기 제어 신호 처리 블록은
    상기 프론트 사이드 인터페이스로부터 전달된 커맨드와 어드레스를 상기 백 사이드 인터페이스로 전달하고, 상기 프론트 사이드 인터페이스로부터 전달된 커맨드와 어드레스에 의해 지시된 동작들 중 상기 처리 블록이 수행해야 하는 동작을 수행하는
    메모리 모듈.
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