KR20050106912A

KR20050106912A - 직렬 입/출력 인터페이스를 가진 멀티-포트 메모리 소자

Info

Publication number: KR20050106912A
Application number: KR1020040031980A
Authority: KR
Inventors: 이일호
Original assignee: 주식회사 하이닉스반도체
Priority date: 2004-05-06
Filing date: 2004-05-06
Publication date: 2005-11-11
Also published as: CN100452240C; TWI254943B; US7089465B2; JP4711646B2; US20050251713A1; KR100609038B1; JP2005322375A; TW200537513A; CN1694180A

Abstract

본 발명은 제한된 외부 핀을 통해 내부의 커맨드/어드레스 생성 경로와 충돌 없이 동작 테스트가 가능한 직렬 입/출력 인터페이스를 가진 멀티-포트 메모리 소자를 제공하는데 그 목적이 있다. 본 발명의 일 측면에 따르면, 직렬 입/출력 인터페이스를 지원하는 다수의 포트 - 송신 패드 및 수신 패드를 구비함 - 를 구비하는 멀티-포트 메모리 소자에 있어서, 메모리 코어; 상기 다수의 포트에 패킷 형태로 입력된 커맨드 및 어드레스를 이용하여 상기 커맨드에 대응하는 상기 메모리 코어의 동작에 필요한 내부 커맨드 신호, 내부 어드레스 신호, 제어신호를 생성하기 위한 중재수단; 및 다수의 모드 선택 패드에 인가된 신호를 조합하여 테스트모드 플래그신호를 생성하기 위한 모드 선택수단을 구비하여, 상기 테스트모드 플래그신호에 응답하여 테스트 모드에서 상기 송신 패드 및 수신 패드에 할당된 입/출력 데이터는 상기 포트를 통해 상기 메모리 코어와 교환하고, 테스트 모드에서 상기 송신 패드 및 수신 패드에 할당된 커맨드, 어드레스 및 제어신호는 상기 포트 및 상기 중재수단에서 바이패스 되어 상기 메모리 코어에 제공되도록 하는 직렬 입/출력 인터페이스를 가진 멀티-포트 메모리 소자가 제공된다.

Description

직렬 입/출력 인터페이스를 가진 멀티-포트 메모리 소자{MULTI-PORT MEMORY DEVICE HAVING SERIAL I/O INTERFACE}

본 발명은 반도체 메모리 설계 기술에 관한 것으로, 특히 직렬 입/출력 인터페이스를 가진 멀티-포트 메모리 소자의 테스트 관련 기술에 관한 것이다.

RAM(Random Access Memory)을 비롯한 대부분의 메모리 소자는 하나의 포트 - 하나의 포트에 다수의 입/출력핀 세트가 존재함 - 를 구비한다. 즉, 칩셋과의 데이터 교환을 위한 하나의 포트만을 구비하고 있다. 그러나, 최근에는 칩셋과 메모리의 기능 구분이 모호해지고 있으며, 칩셋과 메모리의 통합이 고려되고 있다. 이러한 추세에 비추어 주변의 그래픽 디바이스, CPU 등과 직접 데이터를 교환할 수 있는 멀티-포트 메모리 소자가 요구되고 있다. 그런데, 이와 같은 멀티-포트 메모리 소자를 구현하기 위해서는 다수의 포트 중 어느 포트에서도 모든 메모리 셀에 대한 액세스가 가능해야 한다.

RAM을 비롯한 대부분의 메모리 소자는 병렬 입/출력 인터페이스를 사용하고 있다. 즉, RAM은 다수의 입/출력핀(DQ)을 통해 외부와 데이터를 병렬적으로 교환한다.

입/출력 인터페이스는 서로 다른 기능단위를 신호선으로 연결하여 통신을 처리할 때 그 송/수신 정보가 정확히 상대에게 전달 되도록 하기 위한 전기적, 기계적 취급 방법이며, 이 신호선을 통합하여 버스(bus)라고 한다. 버스에는 데이터 버스, 제어 버스, 그라운드 버스 등이 있으며, 버스의 라인수는 인터페이스에 따라 다르므로 일정하지는 않다.

병렬 입/출력 인터페이스의 경우, 여러 개의 라인을 통해 동시에 여러 비트의 데이터를 보낼 수 있어 확실히 효율(속도)이 좋은 반면, 라인수가 많아지므로 거리가 길어지면 전송 코스트가 높아지게 된다. 이러한 이유로 병렬 입/출력 인터페이스는 빠른 속도를 요하는 짧은 거리 전송에 주로 이용되고 있다.

직렬 입/출력 인터페이스(Serial I/O Interface)의 경우, 하나의 라인을 통해 데이터를 주고 받게 된다. 따라서, 병렬 입/출력 인터페이스에 비해서는 속도 상에서 불리한 측면이 있는 반면, 그 하드웨어 측면 및 제어 측면에서 보다 단순하다는 장점이 있다. 그러나, 직렬전송 방식이 병렬전송 방식 보다 느리다는 것이 항상 옳은 얘기는 아니다.

한편, 전술한 바와 같은 병렬 입/출력 인터페이스의 단점을 고려하여 기존의 병렬 입/출력 인터페이스 디바이스를 직렬 입/출력 인터페이스로 전환하려는 노력이 계속되고 있으며, 또한 다른 직렬 입/출력 인터페이스 디바이스와의 호환성 확장 등을 고려하여 RAM의 인터페이스 또한 직렬 입/출력 인터페이스로의 전환이 요구되고 있다. 뿐만 아니라, 전술한 멀티 포트 메모리 소자의 경우, 포트가 다수이기 때문에 병렬 입/출력 인터페이스를 사용하게 되면, 패드와 핀의 수가 포트의 수에 비례하여 증가하기 때문에 패키징에 어려움이 따를 수 밖에 없다. 따라서, 멀티 포트 메모리 소자에서는 직렬 입/출력 인터페이스를 채용하는 것이 유리하다.

이에 본 발명의 출원인은 직렬 입/출력 인터페이스를 가진 멀티-포트 메모리 소자의 아키텍쳐를 제안한 바 있다(2003년 12월 17일자 출원된 대한민국 특허출원 제2003-92375호 참조).

도 1은 대한민국 특허출원 제2003-92375호에 따른 256M 멀티-포트 DRAM의 아키텍쳐를 나타낸 도면이다.

도 1을 참조하면, 제안된 256M 멀티-포트 DRAM은, 각각 다수의 메모리 셀과 로우 디코더(RDEC)를 포함하며, 코어 영역을 4분할하고 있는 각 사분면에 일정 갯수만큼 로우 방향(도면에서는 좌우 방향)으로 배치된 다수의 뱅크(bank0∼bank15)와, 1, 3사분면과 2, 4사분면 사이에 코어 영역을 양분하도록 배치되어 인가된 커맨드, 어드레스 등을 이용하여 내부 커맨드 신호, 내부 어드레스 신호, 제어신호를 생성하여 메모리 소자를 이루는 각 구성 요소들의 동작을 중재하기 위한 중재부(100)와, 각 사분면의 가장자리에 배치되어 각각 다른 타겟 디바이스와 독립적인 통신을 수행하기 위한 다수의 포트(port0∼port7)와, 각 사분면에 대응하는 뱅크와 포트 사이에 로우 방향으로 배치되어 병렬 데이터 전송을 수행하기 위한 제1 내지 제4 글로벌 데이터 버스(GIO_LU, GIO_RU, GIO_LD, GIO_RD)와, 로우 방향으로 인접한 두 글로벌 데이터 버스 사이에 배치되어 두 글로벌 데이터 버스를 선택적으로 연결하기 위한 제1 및 제2 글로벌 데이터 버스 연결부(PR_U, PR_D)와, 각 뱅크의 컬럼 방향(도면에서는 상하 방향)으로 배치되어 뱅크 내부의 데이터 전송을 수행하기 위한 다수의 트랜스퍼 버스(TB)와, 컬럼 방향으로 인접한 두 뱅크 사이에 배치되어 두 뱅크 각각의 트랜스퍼 버스(TB)를 선택적으로 연결하기 위한 다수의 트랜스퍼 버스 연결부(TG)와, 각 뱅크와 해당 뱅크가 속한 사분면의 글로벌 데이터 버스 사이에 배치되어 각 트랜스퍼 버스(TB)와 해당 글로벌 데이터 버스 사이의 데이터 교환을 수행하기 위한 다수의 버스 연결부(TL)와, 각 포트와 그 포트가 속한 사분면의 글로벌 데이터 버스 사이에 배치되어 해당 포트와 글로벌 데이터 버스 사이의 데이터 송수신을 수행하기 위한 다수의 데이터 전달부(QTRX)를 구비한다.

이하, 상기와 같은 256M 멀티-포트 DRAM의 세부 구성을 살펴본다.

16개의 뱅크(bank0∼bank15) 각각은 16M(8k 로우×2k 컬럼)의 DRAM 셀과 로우 디코더(RDEC)를 포함하며, 각 뱅크 내부에는 통상의 DRAM 코어 영역에서 필수적인 비트라인 감지증폭기, 이퀄라이져 등의 코어 회로를 구비한다. 뱅크(bank0∼bank15)는 코어 영역을 4분할하고 있는 각 사분면에 4개씩 로우 방향으로 배치된다. 구체적으로, 코어 영역의 1사분면(좌측위)에는 뱅크0, 뱅크2, 뱅크4, 뱅크6가, 2사분면(우측위)에는 뱅크8, 뱅크10, 뱅크12, 뱅크14가, 3사분면(좌측아래)에는 뱅크1, 뱅크3, 뱅크5, 뱅크7이, 4사분면(우측아래)에는 뱅크9, 뱅크11, 뱅크13, 뱅크15가 각각 배치된다. 한편, 로우 디코더(RDEC)는 각 뱅크의 일측에 인접 뱅크의 로우 디코더(RDEC)와 짝을 이루도록 배치하는 것이 바람직하다. 그리고, 하나의 페이지(컬럼)는 4개의 세그먼트(각 세그먼트는 512 개의 셀로 이루어짐)로 구분된다.

또한, 중재부(100)는 패킷 형태로 전송된 커맨드, 어드레스 등을 이용하여 내부 활성화 커맨드 신호(ACT), 내부 비활성화 커맨드 신호(PCG), 내부 리드 커맨드 신호(RD), 내부 라이트 커맨드 신호(WD) 등의 내부 커맨드 신호와, 활성화 어레이 어드레스(AAA), 비활성화 어레이 어드레스(PAA), 리드 어레이 어드레스(RAA), 라이트 어레이 어드레스(WAA), 로우 어드레스(RA), 리드 세그먼트 어드레스(RSA), 라이트 세그먼트 어드레스(WSA) 등의 내부 어드레스 신호와, 트랜스퍼 게이트 제어신호(TGC), 포트/파이프 레지스터 플래그 신호(PRFG), 포트/파이프 레지스터 데이터 구동신호(DP), DRAM 코어 테스트 모드 플래그 신호(DTM) 등의 제어신호를 생성하며, 메모리 소자를 이루는 각 구성 요소들의 동작을 중재하는 컨트롤 블럭이다.

또한, 포트(port0∼port7)는 각 사분면의 다이(die) 가장자리 부분(해당 사분면의 모든 뱅크가 공유하는 장축변 부분)에 각각 두개씩 배치된다. 구체적으로, 1사분면에는 port0, port2가, 2사분면에는 port4, port6이, 3사분면에는 port1, port3이, 4사분면에는 port5, port7이 각각 배치된다. 각 포트는 직렬 I/O 인터페이스를 지원하며, 각각 다른 타겟 디바이스(예컨대, 칩셋, 그래픽 칩 등)와 독립적인 통신을 수행한다. 한편, 포트(port0∼port7)가 직렬 입/출력 인터페이스를 지원하도록 하는 경우, 각 포트(port0∼port7)는 데이터, 어드레스, 커맨드 등에 대응하는 다수의 패드와, 패드에 전달된 송/수신 신호를 버퍼링하기 위한 패드 버퍼(리드 버퍼, 라이트 버퍼)와, 수신된 데이터를 디코딩하기 위한 디코더와, 송신할 데이터를 인코딩하기 위한 인코더와, 수신된 직렬 데이터를 병렬 데이터로 변환하고 송신할 병렬 데이터를 직렬 데이터로 변환하기 위한 데이터 변환기 등을 구비한다.

또한, 1사분면의 뱅크와 포트 사이에는 제1 글로벌 데이터 버스(GIO_LU)가, 2사분면에는 제2 글로벌 데이터 버스(GIO_RU)가, 3사분면에는 제3 글로벌 데이터 버스(GIO_LD)가, 4사분면에는 제4 글로벌 데이터 버스(GIO_RD)가 배치된다. 제1 내지 제4 글로벌 데이터 버스(GIO_LU, GIO_RU, GIO_LD, GIO_RD)는 각각 해당 사분면의 뱅크, 포트 및 글로벌 데이터 버스 연결부(PR_U, PR_D)와 접속되는 양방향 데이터 버스(512 비트)이다.

한편, 제1 글로벌 데이터 버스(GIO_LU)와 제2 글로벌 데이터 버스(GIO_RU)는 제1 글로벌 데이터 버스 연결부(PR_U)를 통해 연결될 수 있으며, 제3 글로벌 데이터 버스(GIO_LD)와 제4 글로벌 데이터 버스(GIO_RD)는 제2 글로벌 데이터 버스 연결부(PR_D)를 통해 연결될 수 있다. 제1 및 제2 글로벌 데이터 버스 연결부(PR_U, PR_D)는 글로벌 데이터 버스의 라인수(512 개)에 대응하는 양방향 파이프 레지스터를 구비한다.

또한, 트랜스퍼 버스(TB)는 각 뱅크의 비트라인 감지증폭기와 해당 뱅크에 대응하는 버스 연결부(TL)를 연결하는 로컬 데이터 버스이다. 트랜스퍼 버스(TB)의 라인수는 하나의 세그먼트에 해당하는 셀의 수(예컨대, 512 개)와 동일하며, 차동 버스로 구현된다.

또한, 트랜스퍼 버스 연결부(TG)는 트랜스퍼 버스(TB)의 라인수 만큼의 모스 트랜지스터로 구현할 수 있다. 트랜스퍼 버스(TB)가 차동 버스이므로, 하나의 트랜스퍼 버스 연결부(TG)는 총 512쌍의 모스 트랜지스터로 구현할 수 있다. 이러한 이유로 트랜스퍼 버스 연결부(TG)를 트랜스퍼 게이트로 칭하기로 한다.

또한, 버스 연결부(TL)는 512개의 트랜스퍼 래치가 1세트이고 총 16세트가 구비된다. 각 트랜스퍼 래치는 리드용 버스 연결회로(DRAM의 IO 감지증폭기에 해당함)와 라이트용 버스 연결회로(DRAM의 라이트 드라이버에 해당함)로 구성된다. 여기서, 리드용 버스 연결회로는 트랜스퍼 버스(TB)에 실린 리드 데이터를 감지하여 래치하기 위한 리드 감지증폭기 및 래치된 데이터를 해당 뱅크가 속한 사분면의 글로벌 데이터 버스로 드라이빙하기 위한 리드 드라이버를 구비한다. 또한, 라이트용 버스 연결회로는 글로벌 데이터 버스에 실린 라이트 데이터를 감지하여 래치하기 위한 라이트 래치와, 트랜스퍼 버스(TB)로 라이트 데이터를 드라이빙하기 위한 라이트 드라이버를 구비한다.

또한, 데이터 전달부(QTRX)는 그에 대응하는 포트에 인가된 라이트 데이터를 글로벌 데이터 버스로 전달하기 위한 512개의 송신기(QTx)와 글로벌 데이터 버스로부터 인가된 리드 데이터를 수신하여 해당 포트로 전달하기 위한 512개의 수신기(QRx)를 구비한다.

이외에도 도시되지는 않았으나, 제안된 256M 멀티-포트 DRAM은 다이의 각 모서리 부분에 배치되며, 외부 전압을 인가 받아 내부 전압을 생성하기 위한 전압 생성기, 1사분면 및 2사분면에 대응하는 포트 사이 그리고 3사분면 및 4사분면에 대응하는 포트 사이에 배치된 테스트 로직, 다이의 가장자리에 배치된 클럭 패드를 비롯한 각종 패드 등을 더 구비한다.

또한, 각 사분면에는 중재부(100)로부터 뱅크에 이르는 커맨드 라인(ACT, PCG, RD, WD)과, 중재부(100)로부터 뱅크에 이르는 어드레스 라인(AAA<0:1>, PAA<0:1>, RAA<0:1>, WAA<0:1>, RA<0:12>, RSA<0:1>, WSA<0:1>)이 구비된다. 그리고, 중재부(100) 좌우측에는 각각 중재부(100)로부터 트랜스퍼 버스 연결부(TG)에 이르는 트랜스퍼 게이트 제어라인(TGC<0:3>)이 구비된다.

도 2는 상기 도 1에 도시된 256M 멀티-포트 DRAM의 컬럼 구성 단위인 세그먼트와 트랜스퍼 버스(TB)의 관계를 설명하기 위한 도면이다.

도 2를 참조하면, 제안된 256M 멀티-포트 DRAM은 기존의 일반적인 DRAM과 같이 다수의 메모리 셀 어레이(200)와 비트라인 감지증폭기 어레이(210)를 구비한다. 하나의 메모리 셀 어레이(200)를 기준으로 보면, 한쌍의 트랜스퍼 버스(TB<0>, TBb<0>)는 메모리 셀 어레이(200) 상하부에 배치된 4개의 비트라인 감지증폭기(BLSA)와 연결된다(박스 A 참조). 이 4개의 비트라인 감지증폭기(BLSA)는 각각 다른 세그먼트 선택신호(SGS<0:3>) - 기존의 일반적인 DRAM의 컬럼선택신호(Yi)에 대응하는 신호임 - 에 제어 받는다. 따라서, 2k 컬럼의 경우, 하나의 로우와 하나의 세그먼트가 선택되면 동시에 512개의 셀이 선택되어 그에 대응하는 512 비트의 트랜스퍼 버스(TB<0:511>)와 데이터 교환이 이루어지게 된다.

한편, 1사분면의 각 뱅크에 대응하는 트랜스퍼 버스(TB)는 동일 컬럼축 상에 배치된 3사분면의 각 뱅크에 대응하는 트랜스퍼 버스(TB)와 트랜스퍼 게이트(TG)를 통해 연결될 수 있다(512개의 TG가 1세트로 구성되며, 총 8세트임). 즉, 트랜스퍼 게이트(TG)는 동일 컬럼축 상에 배치된 두 뱅크(이를 어레이라 정의함)에 대응하는 트랜스퍼 버스(TB) 사이에 배치되어 두 트랜스퍼 버스(TB)를 선택적으로 연결한다. 트랜스퍼 게이트(TG)를 제어하기 위한 제어신호(TGC)는 중재부(100)에서 생성된다.

이하, 상기와 같이 구성된 256M 멀티-포트 DRAM의 동작을 살펴본다.

도 3a는 상기 도 2에 도시된 256M 멀티-포트 DRAM의 노말 리드 경로를 나타낸 도면이며, 도 3b는 노말 라이트 경로를 나타낸 도면이다.

우선, 포트 port0를 통해 뱅크 bank0에 있는 특정 세그먼트의 데이터(512 비트)를 리드하는 경우를 가정한다.

도 3a를 참조하면, 포트 port0을 통해 리드 동작과 관련된 커맨드, 어드레스 등이 패킷 형태로 인가되면, 중재부(100)는 먼저 뱅크 bank0에 대한 내부 활성화 커맨드 신호(ACT), 활성화 어레이 어드레스(AAA) 및 로우 어드레스(RA)를 생성하여 특정 로우(워드라인, WL)를 활성화시키고, 이어서 뱅크 bank0에 대한 내부 리드 커맨드 신호(RD), 리드 어레이 어드레스(RAA) 및 리드 세그먼트 어드레스(RSA)를 생성한다. 이에 따라, 비트라인 감지증폭기(BLSA)는 리드 세그먼트 어드레스(RSA)에 대응하는 세그먼트의 512 비트 데이터를 감지증폭하여 트랜스퍼 버스(TB, TBb)로 구동한다. 한편, 뱅크 bank0의 버스 연결부(TL)는 뱅크 bank0의 트랜스퍼 버스(TB, TBb)에 실린 리드 데이터를 감지하여 제1 글로벌 데이터 버스(GIO_LU)로 데이터를 구동한다. 이어서, 제1 글로벌 데이터 버스(GIO_LU)에 전달된 리드 데이터는 포트 port0에 대응하는 데이터 전달부(QTRX)의 수신기(Rx)를 거쳐 포트 port0 내의 리드 버퍼에 저장되고, 리드 버퍼에 저장된 데이터는 일정단위의 패킷으로 변환되어 직렬 데이터 형태로 포트 port0와 연결된 타겟 디바이스에 전송된다. 이후, 중재부(100)는 내부 비활성화 커맨드 신호(PCG), 비활성화 어레이 어드레스(PAA)를 생성하여 해당 어레이의 로우를 비활성화시킨다. 이때, 해당 어레이의 트랜스퍼 버스 연결부(TG)는 스위치-오프 상태가 되어 뱅크 bank0의 트랜스퍼 버스(TB, TBb)와 동일 어레이 내의 뱅크 bank1의 트랜스퍼 버스(TB, TBb) 사이의 연결이 끊어지도록 한다. 미설명 도면 부호 'BL, BLb'는 비트라인 쌍, 'T'는 셀 트랜지스터, 'C'는 셀 캐패시터를 각각 나타낸 것이다.

다음으로, 포트 port0를 통해 뱅크 bank0에 있는 특정 세그먼트에 데이터(512 비트)를 라이트하는 경우를 가정한다.

도 3b를 참조하면, 포트 port0을 통해 라이트 동작과 관련된 커맨드, 어드레스, 데이터 등이 패킷 형태로 인가되면, 중재부(100)는 먼저 뱅크 bank0에 대한 내부 활성화 커맨드 신호(ACT), 활성화 어레이 어드레스(AAA) 및 로우 어드레스(RA)를 생성하여 특정 로우(워드라인, WL)를 활성화시키고, 이어서 뱅크 bank0에 대한 내부 라이트 커맨드 신호(WT), 라이트 어레이 어드레스(WAA) 및 라이트 세그먼트 어드레스(WSA)를 생성한다. 이때, 중재부(100)의 스케쥴링에 의해 포트 port0의 라이트 버퍼에 저장된 512 비트 데이터가 라이트 세그먼트 어드레스(WSA)에 대응하는 세그먼트(512 개의 메모리 셀)에 기록된다. 포트 port0에서 병렬 데이터로 변환된 데이터는 데이터 전달부(QTRX)의 송신기(Tx)를 거쳐 제1 글로벌 데이터 버스(GIO_LU)에 로딩되고, 뱅크 bank0의 버스 연결부(TL)를 통해 다시 뱅크 bank0의 트랜스퍼 버스(TB, TBb)로 구동되며, 뱅크 bank0의 트랜스퍼 버스(TB, TBb)에 로딩된 데이터는 라이트 세그먼트 어드레스(WSA)에 대응하는 비트라인 감지증폭기(BLSA)를 통해 512개의 메모리 셀에 저장된다. 이후, 중재부(100)는 내부 비활성화 커맨드 신호(PCG), 비활성화 어레이 어드레스(PAA)를 생성하여 해당 어레이의 로우를 비활성화시킨다.

도 4a는 상기 도 2에 도시된 256M 멀티-포트 DRAM의 크로스 리드 경로를 나타낸 도면이며, 도 4b는 크로스 라이트 경로를 나타낸 도면이다.

우선, 포트 port1을 통해 뱅크 bank0에 있는 특정 세그먼트의 데이터(512 비트)를 리드하는 경우를 가정한다.

도 4a를 참조하면, 전반적인 동작은 전술한 노멀 리드시와 거의 유사하나, 해당 어레이의 트랜스퍼 버스 연결부(TG)가 스위치-온 상태가 되어 뱅크 bank0의 트랜스퍼 버스(TB, TBb)와 동일 어레이 내의 뱅크 bank1의 트랜스퍼 버스(TB, TBb)가 서로 연결되도록 하는 것이 다르다. 한편, 뱅크 bank1의 트랜스퍼 버스(TB, TBb)에 로딩된 데이터는 뱅크 bank1에 대응하는 버스 연결부(TL), 제3 글로벌 데이터 버스(GIO_LD), 포트 port1에 대응하는 데이터 전달부(QTRX), 포트 port1을 거쳐 타겟 디바이스로 전달된다.

다음으로, 포트 port1을 통해 뱅크 bank0에 있는 특정 세그먼트에 데이터(512 비트)를 라이트하는 경우를 가정한다.

도 4b를 참조하면, 전반적인 동작은 전술한 노멀 라이트시와 거의 유사하나, 역시 해당 어레이의 트랜스퍼 버스 연결부(TG)가 스위치-온 상태가 되어 뱅크 bank0의 트랜스퍼 버스(TB, TBb)와 동일 어레이 내의 뱅크 bank1의 트랜스퍼 버스(TB, TBb)가 서로 연결되도록 하는 것이 다르다. 이 경우, 포트 port1에 인가된 데이터는 포트 port1에 대응하는 데이터 전달부(QTRX), 제3 글로벌 데이터 버스(GIO_LD), 뱅크 bank1에 대응하는 버스 연결부(TL)를 거쳐 뱅크 bank0의 트랜스퍼 버스(TB, TBb)로 로딩되며, 이후의 과정은 전술한 노멀 라이트시와 동일하다.

한편, 제1 글로벌 데이터 버스(GIO_LU)와 제2 글로벌 데이터 버스(GIO_RU) 사이에 데이터 교환이 필요한 경우에는 제1 글로벌 데이터 버스 연결부(PR_U)를 통해 두 글로벌 데이터 버스를 연결하고, 제3 글로벌 데이터 버스(GIO_LD)와 제4 글로벌 데이터 버스(GIO_RD) 사이에 데이터 교환이 필요한 경우에는 제2 글로벌 데이터 버스 연결부(PR_D)를 통해 두 글로벌 데이터 버스를 연결하면 된다.

전술한 바와 같이 제안된 멀티-포트 DRAM은 모든 포트(port0∼port7)에서 칩 내의 모든 세그먼트를 액세스할 수 있으며, 다수의 포트를 통해 독립적인 액세스가 가능하기 때문에 - 글로벌 데이터 버스가 중복 사용되지 않는 범위에서 - 동시에 멀티 액세스가 가능하다. 또한, 새로운 아키텍쳐의 적용을 통해 코어 영역의 각 사분면에서 512 비트의 데이터를 병렬로 처리할 수 있으며, 포트에서는 직렬로 데이터를 입/출력할 수 있다. 따라서, 레이아웃 면적 증가를 최소화하고, 패키징이 용이하며, 데이터 버스에서의 데이터 선로간 스큐 문제를 유발하지 않으면서 밴드폭을 크게 증가시킬 수 있다.

도 5는 상기 도 1에 도시된 256M 멀티-포트 DRAM의 커맨드 및 데이터 전달구조를 나타낸 도면이다.

도 5를 참조하면, 전술한 바와 같이 중재기는 DRAM에서 사용되는 모든 커맨드신호를 발생시켜 DRAM의 동작을 제어하는 블록으로, 일종의 DRAM 컨트롤러와 같다고 생각해도 된다. 즉, 제안된 멀티-포트 DRAM은 DRAM 컨트롤러가 칩 내부에 존재한다고 할 수 있다.

한편, 전술한 바와 같이 포트는 직렬 입/출력 인터페이스를 지원하는데, 마치 통신 인터페이스처럼 시리얼 패킷 단위로 입/출력을 처리한다. 단위 패킷에는 데이터, 어드레스, 커맨드가 포함되어 있다. 포트 내에 위치한 패킷 번역기로부터 추출된 커맨드는 중재기에 전달되며, 중재기는 해당 커맨드의 수행해 필요한 커맨드신호, 어드레스신호 및 제어신호를 생성한다.

포트와 연결된 송신 패드(TX-, TX+)는 데이터 출력을 위한 패드이며, 수신 패드(RX-, RX+)는 데이터, 어드레스, 커맨드의 입력을 위한 패드이다. 즉, 데이터 입/출력 패드가 분리되어 있고 입/출력이 차동쌍으로 구성되어 고속 동작에 유리하도록 구성되어 있다. 한편, 송신 패드(TX-, TX+)와 수신 패드(RX-, RX+) 외에 클럭 패드(CLK-, CLK+)가 구비되어 칩 내부에 사용되는 클럭을 공급하고, Test_en 패드, CS_L 패드, MDIO 패드, MDCK 패드 등이 구비되어 칩의 동작 모드를 전환할 수 있도록 한다.

전술한 바와 같이 포트 내부의 패킷 번역기는 중재기로 커맨드를 보내고, 포트에서 처리된 데이터는 데이터 전달부(QTRX)를 거쳐 글로벌 데이터 버스(GIO)에 실리고, 다시 버스 연결부(TL)를 거쳐 뱅크 내부의 트랜스퍼 버스(TB)를 통해 셀 매트릭스로 전달된다.

한편, 중재기는 포트 커맨드(port_cmd)를 받아서 DRAM 동작에 필요한 DRAM 커맨드(dram_cmd), 어드레스 및 제어신호를 생성한다. DRAM 커맨드(dram_cmd)는 입력버퍼를 통해 뱅크 내부로 인가되는데, 입력버퍼는 일종의 레벨 쉬프터로서 버퍼링 역할을 수행한다.

도 6은 상기 도 1에 도시된 256M 멀티-포트 DRAM를 간략화시켜 나타낸 도면이다.

도 6을 참조하면, 256M 멀티-포트 DRAM은 중재기를 중심으로 하여 배치된 4개의 사분면(Quarter_lu, Quarter_ru, Quarter_ld, Quarter_rd)을 구비하고 있다. 하나의 사분면은 마치 하나의 DRAM처럼 독립적으로 동작한다. 한편, 앞서 설명한 바와 같이 트랜스퍼 버스 연결부(TG) 및 글로벌 데이터 버스 연결부(PR_U, PR_D)를 통해 포트가 위치하는 사분면의 위치와 무관하게 모든 셀에 대한 액세스가 가능하다.

기존의 일반적인 DRAM의 경우, 병렬 인터페이스를 사용하기 때문에 각각의 패드의 고유 기능을 그대로 이용하여 테스트가 가능하다. 그러나, 멀티-포트 DRAM의 경우, 직렬 방식으로 입력되는 데이터를 판단해 DRAM을 테스트해야 하므로, 기존의 테스트 방식을 적용하는 것은 불가능하다.

본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 제한된 외부 핀을 통해 내부의 커맨드/어드레스 생성 경로와 충돌 없이 동작 테스트가 가능한 직렬 입/출력 인터페이스를 가진 멀티-포트 메모리 소자를 제공하는데 그 목적이 있다.

상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 직렬 입/출력 인터페이스를 지원하는 다수의 포트 - 송신 패드 및 수신 패드를 구비함 - 를 구비하는 멀티-포트 메모리 소자에 있어서, 메모리 코어; 상기 다수의 포트에 패킷 형태로 입력된 커맨드 및 어드레스를 이용하여 상기 커맨드에 대응하는 상기 메모리 코어의 동작에 필요한 내부 커맨드 신호, 내부 어드레스 신호, 제어신호를 생성하기 위한 중재수단; 및 다수의 모드 선택 패드에 인가된 신호를 조합하여 테스트모드 플래그신호를 생성하기 위한 모드 선택수단을 구비하여, 상기 테스트모드 플래그신호에 응답하여 테스트 모드에서 상기 송신 패드 및 수신 패드에 할당된 입/출력 데이터는 상기 포트를 통해 상기 메모리 코어와 교환하고, 테스트 모드에서 상기 송신 패드 및 수신 패드에 할당된 커맨드, 어드레스 및 제어신호는 상기 포트 및 상기 중재수단에서 바이패스 되어 상기 메모리 코어에 제공되도록 하는 직렬 입/출력 인터페이스를 가진 멀티-포트 메모리 소자가 제공된다.

바람직하게, 본 발명의 멀티-포트 메모리 소자는, 테스트 모드에서 신뢰성 테스트를 제공하기 위한 MRS 커맨드에 할당된 엔트리 입력 패드와, 상기 엔트리 입력 패드에 인가된 상기 MRS 커맨드 및 상기 중재수단에서 바이패스된 어드레스에 응답하여 상기 메모리 코어에 대한 다수의 테스트 모드를 제공하기 위한 테스트 로직을 더 구비한다.

바람직하게, 본 발명의 멀티-포트 메모리 소자는, 상기 테스트모드 플래그신호에 응답하여 테스트 모드에서 상기 중재수단에서 바이패스된 상기 커맨드 및 어드레스를 합산함으로써 바이패스 안정성을 체크하기 위한 합산 로직을 더 구비한다.

바람직하게, 본 발명의 멀티-포트 메모리 소자는, 상기 합산 로직의 출력을 외부로 인출하기 위한 웨이퍼 테스트용 패드를 더 구비한다.

바람직하게, 상기 중재수단은, 테스트 모드에서 상기 송신 패드 및 수신 패드에 할당된 커맨드, 어드레스 및 제어신호를 바이패스하는 과정에서 버퍼링을 수행하여 해당 커맨드에 대해 동시에 사용되지 않는 내부 커맨드 신호, 내부 어드레스 신호 및 내부 제어신호로서 상기 메모리 코어에 제공한다.

이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기로 한다.

도 7은 상기 도 1에 도시된 256M 멀티-포트 DRAM의 메모리 코어에 제공되는 모든 신호를 예시한 도면이다.

도 7을 참조하면, 포트측에서는 64비트의 데이터 마스크 신호(DMm<0:63)와 라이트 데이터 WDATAm<0:511>가 메모리 코어측으로 제공된다.

그리고, 중재기에서는 내부 활성화 커맨드 신호(ACT), 내부 비활성화 커맨드 신호(PCG), 내부 리드 커맨드 신호(RD), 내부 라이트 커맨드 신호(WD) 등의 내부 커맨드 신호와, 활성화 어레이 어드레스(AAA), 비활성화 어레이 어드레스(PAA), 리드 어레이 어드레스(RAA), 라이트 어레이 어드레스(WAA), 로우 어드레스(RA), 리드 세그먼트 어드레스(RSA), 라이트 세그먼트 어드레스(WSA) 등의 내부 어드레스 신호와, 트랜스퍼 게이트 제어신호(TGC), 포트/파이프 레지스터 플래그 신호(PRFG), 포트/파이프 레지스터 데이터 구동신호(DP), DRAM 코어 테스트 모드 플래그 신호(DTM) 등의 제어신호와, 내부 클럭(iCLK)를 생성한다.

직렬 입/출력 인터페이스를 가진 멀티-포트 DRAM을 테스트하기 위해서는 이처럼 이미 중재기라는 블럭이 DRAM에 필요한 어드레스 및 커맨드를 모두 공급하고 있는 상황에서, 외부의 제한된 핀을 통해서 4개의 사분면에 대해 각각 40개 정도의 많은 라인의 커맨드 및 어드레스를 어떻게 공급할 것인지 해결해야 한다.

도 8은 본 발명에 따른 직렬 입/출력 인터페이스를 가진 멀티-포트 DRAM의 테스트 모드시의 커맨드 전달구조를 개념적으로 나타낸 도면이다.

도 8을 참조하면, 모드 선택기는 Test_en 패드, CS_L 패드, MDIO 패드로 인가된 신호를 조합하여 DRAM의 동작 모드를 결정하게 된다. 테스트 모드에서 모드 선택기는 DRAM 코어 테스트 모드 플래그 신호(DTM)를 생성한다. DRAM 코어 테스트 모드 플래그 신호(DTM)는 테스트 모드에서 논리레벨 하이로 활성화되는 신호이다.

DRAM 코어 테스트 모드 플래그 신호(DTM)는 포트에 인가되어 외부 핀(TX+, TX-, RX+, RX-)과 연결된 포트 내부의 경로를 바이패스(A) 시켜서, 외부 핀을 통해서 인가된 신호들이 포트 커맨드(port_cmd) 라인으로 로딩되도록 한다. 또한, DRAM 코어 테스트 모드 플래그 신호(DTM)는 중재기에 인가되어 포트 커맨드(port_cmd) 라인에 로딩된 신호들은 중재기에서 선택적으로 바이패스(B) 되어 DRAM 커맨드(dram_cmd)로서 출력된다.

이와 같은 바이패스 과정으로 송수신 패드(TX+, TX-, RX+, TX-)에 인가된 신호가 DRAM 커맨드(dram_cmd)로서 메모리 코어 내부로 제공될 수 있다. 이러한 바이패스 과정에서 포트와 중재기는 노말 모드에서의 기본적인 동작을 수행하지 않고 인가된 신호에 대해 버퍼링하는 정도의 역할만을 수행한다.

이러한 개념의 도입으로 핀 입력을 조절하여 DRAM을 테스트할 수 있는 근거를 마련하였다. 그런데, 직렬 입/출력 인터페이스의 특성 상 극히 제한된 수의 패드 만을 가질 수 밖에 없으므로 적은 수의 핀으로 많은 동작을 구현하기 위해서는 효율적인 패드 배치가 이루어져야 한다.

도 9는 본 발명의 일 실시예에 따른 256M 멀티-포트 DRAM의 테스트 모드를 위한 패드 배치를 나타낸 도면이다.

도 9를 참조하면, 각 사분면마다 2개의 포트가 배치되며, 각 포트에는 4개의 송수신 패드(TX+, TX-, RX+, TX-)가 구비된다. 본 실시예에 따르면, 테스트 모드에서는 각 사분면마다 하나의 데이터 입/출력 패드(DQ0, DQ1, DQ2, DQ4)와 하나의 데이터 마스크 신호 입력 패드(DM0, DM1, DM2, DM3)가 구비된다. 나머지 패드는 사분면의 구별없이 DRAM 셀을 선택하기 위한 어드레스 패드(A0∼A16)와 커맨드 패드(WT, RD, ACT, PCG)와 제어신호 패드(TGC, ALLQ, ALLB)로 할당한다.

한편, 본 실시예에 따른 256M 멀티-포트 DRAM은 신뢰성 테스트 및 번인(burn-in) 테스트를 위해 각 사분면의 중재기와 뱅크영역 사이에 배치되어 중재기에서 바이패스된 어드레스를 입력 받아 DRAM의 신뢰성 테스트 및 번인 테스트를 위한 플래그신호(D)를 생성하기 위한 DFT 로직을 더 구비한다.

여기서, A는 포트에서 바이패스된 커맨드/어드레스, B는 중재기에서 바이패스된 커맨드/어드레스, C는 중재기에서 바이패스된 어드레스를 나타낸다.

전술한 바와 같이 포트와 별도로 클럭 패드(CLK-, CLK+)와, Test_en 패드, CS_L 패드, MDIO 패드, MDCK 패드 등의 모드 결정 패드가 존재한다. 이들 패드에는 테스트 모드에서도 노말 모드시와 동일한 신호가 그대로 인가되는데, 다만 테스트 모드와 관계 없는 MDCK 패드는 테스트 모드에서 신뢰성 테스트를 제공하기 위한 엔트리 입력 패드인 MRS 패드로 사용한다.

한편, 설명되지 않은 AOC 패드는 패키지 패드가 아닌 웨이퍼용 패드로서, 포트와 중재기에서 바이패스된 외부 핀 입력(C, 커맨드 및 어드레스)들이 무사히 중재기의 출력으로 나오는지를 체크하기 위해 추가된 패드이다.

이하, 테스트 모드에서의 중재기의 바이패스 방식에 대해 보다 자세히 설명한다.

예컨대, 테스트 모드에서 활성화 커맨드(ACT)를 패드에 인가하면 중재기에서는 이 신호를 버퍼링하여 각 사분면에 대응하는 4개의 DRAM 커맨드(ACT_lu, ld, ru, rd)를 생성한다. 어드레스 A<1:0>의 경우, 커맨드에 따라 리드 세그먼트 어드레스 RSA<1:0>, 라이트 세그먼트 어드레스 WSA<1:0>, 로우 어드레스 RA<1:0>로서 출력된다. 이들은 각 커맨드 별로 동시에 사용되는 일이 없기 때문에 패드를 공유하여 사용해도 되며, 이러한 방식으로 핀이 제한된 환경을 극복할 수 있다.

이 외에도 패드에 인가된 라이트 커맨드(WT)는 테스트 모드시 중재기에서 버퍼링되어 라이트 세그먼트 어드레스 인에이블신호(WSAE), 포트/파이프레지스터 구동 제어신호 DP<0>로서 출력된다. 그리고, 패드에 인가된 ALLB 신호 및 ALLQ 신호는 테스트 모드시 중재기에서 버퍼링되어 포트/파이프레지스터 구동 제어신호 DP<2> 및 DP<1>로서 출력된다. 또한, 패드에 인가된 리드 커맨드(RD)는 테스트 모드시 중재기에서 버퍼링되어 리드 세그먼트 어드레스 인에이블신호(RSAE), 포트/파이프레지스터 플래그신호 PRFG<0>로서 출력된다. 또한, 패드에 인가된 어드레스 A<16:15>의 경우, 테스트 모드에서 포트/파이프레지스터 플래그신호 PRFG<2:1>로서 출력된다.

도 10은 상기 도 9의 MRS 및 AOC 패드의 연결 상태를 나타낸 도면이다.

도 10을 참조하면, MRS 커맨드는 각 사분면의 DFT 로직에 입력되어 중재기에서 바이패스된 어드레스와 함께 DRAM 테스트를 위한 각종 플래그신호를 생성하는데 사용된다.

상기 도 9에는 도시되지 않았으나, 본 실시예에 따른 멀티-포트 DRAM은 DRAM 코어 테스트 모드 플래그 신호(DTM)에 응답하여 중재기에서 바이패스된 커맨드 및 어드레스 신호를 합산함으로써 바이패스 안정성을 체크하기 위한 AOC 합산 로직을 더 구비한다. AOC 합산 로직의 출력은 AOC 패드로 출력되어 외부에서 내부의 바이패스 상태를 확인할 수 있다.

도 11은 MRS 커맨드를 이용한 DFT 플래그신호 생성시의 타이밍 다이어그램이다.

도 11을 참조하면, MRS 커맨드와 중재기에서 바이패스된 어드레스 A0∼A6 및 어드레스 A7∼A10를 이용하여 테스트 아이템을 결정하는 상태를 예시하고 있다.

도 12는 상기 도 10의 AOC 합산 로직을 예시한 도면이다.

도 12를 참조하면, AOC 합산 로직은, 활성화 커맨드(ACT)와 DRAM 코어 테스트 모드 플래그 신호(DTM)를 입력으로 하는 낸드게이트(ND1)와, 비활성화 커맨드(PCG)와 DRAM 코어 테스트 모드 플래그 신호(DTM)를 입력으로 하는 낸드게이트(ND2)와, 리드 커맨드(RD)와 DRAM 코어 테스트 모드 플래그 신호(DTM)를 입력으로 하는 낸드게이트(ND3)와, 라이트 커맨드(WT)와 DRAM 코어 테스트 모드 플래그 신호(DTM)를 입력으로 하는 낸드게이트(ND4)와, 낸드게이트 ND1 및 ND2의 출력신호를 입력으로 하는 낸드게이트(ND5)와, 낸드게이트 ND3 및 ND4의 출력신호를 입력으로 하는 낸드게이트(ND6)와, 낸드게이트 ND5 및 ND6의 출력신호를 입력으로 하는 노아게이트(NOR)와, 노아게이트(NOR)의 출력신호를 입력으로 하는 인버터(INV1)와, 인버터(INV1)의 출력신호를 입력으로 하는 인버터(INV2)와, 인버터(INV2)의 출력신호를 입력으로 하여 AOC 신호를 출력하기 위한 인버터(INV3)를 구비한다.

여기서, 활성화 커맨드(ACT), 비활성화 커맨드(PCG), 리드 커맨드(RD), 라이트 커맨드(WT) 중 어느 하나라도 활성화되면 AOC 신호가 활성화된다.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

예컨대, 전술한 실시예에서 사용된 포트의 수, 뱅크의 수 등도 메모리 소자의 용량에 따라 변경될 수 있다.

전술한 본 발명은 직렬 입/출력 인터페이스를 지원하는 멀티-포트 메모리 소자의 제한된 핀의 한계를 극복하여 메모리 코어에 대한 다양한 테스트를 수행할 수 있도록 하며, 이로 인하여 직렬 입/출력 인터페이스를 지원하는 멀티-포트 메모리 소자의 신뢰도를 확보할 수 있다.

도 1은 대한민국 특허출원 제2003-92375호에 따른 256M 멀티-포트 DRAM의 아키텍쳐를 나타낸 도면.

도 2는 상기 도 1에 도시된 256M 멀티-포트 DRAM의 컬럼 구성 단위인 세그먼트와 트랜스퍼 버스(TB)의 관계를 설명하기 위한 도면.

도 3a는 상기 도 2에 도시된 256M 멀티-포트 DRAM의 노말 리드 경로를 나타낸 도면.

도 3b는 상기 도 2에 도시된 256M 멀티-포트 DRAM의 노말 라이트 경로를 나타낸 도면.

도 4a는 상기 도 2에 도시된 256M 멀티-포트 DRAM의 크로스 리드 경로를 나타낸 도면.

도 4b는 상기 도 2에 도시된 256M 멀티-포트 DRAM의 크로스 라이트 경로를 나타낸 도면.

도 5는 상기 도 1에 도시된 256M 멀티-포트 DRAM의 커맨드 및 데이터 전달구조를 나타낸 도면.

도 6은 상기 도 1에 도시된 256M 멀티-포트 DRAM를 간략화시켜 나타낸 도면.

도 7은 상기 도 1에 도시된 256M 멀티-포트 DRAM의 메모리 코어에 제공되는 모든 신호를 예시한 도면.

도 8은 본 발명에 따른 직렬 입/출력 인터페이스를 가진 멀티-포트 DRAM의 테스트 모드시의 커맨드 전달구조를 개념적으로 나타낸 도면.

도 9는 본 발명의 일 실시예에 따른 256M 멀티-포트 DRAM의 테스트 모드를 위한 패드 배치를 나타낸 도면.

도 10은 상기 도 9의 MRS 및 AOC 패드의 연결 상태를 나타낸 도면.

도 11은 MRS 커맨드를 이용한 DFT 플래그신호 생성시의 타이밍 다이어그램.

도 12는 상기 도 10의 AOC 합산 로직을 예시한 도면.

* 도면의 주요 부분에 대한 부호의 설명

QTRX : 데이터 전달부

TL : 버스 연결부

Claims

직렬 입/출력 인터페이스를 지원하는 다수의 포트 - 송신 패드 및 수신 패드를 구비함 - 를 구비하는 멀티-포트 메모리 소자에 있어서,

메모리 코어;

상기 다수의 포트에 패킷 형태로 입력된 커맨드 및 어드레스를 이용하여 상기 커맨드에 대응하는 상기 메모리 코어의 동작에 필요한 내부 커맨드 신호, 내부 어드레스 신호, 제어신호를 생성하기 위한 중재수단; 및

다수의 모드 선택 패드에 인가된 신호를 조합하여 테스트모드 플래그신호를 생성하기 위한 모드 선택수단을 구비하여,

상기 테스트모드 플래그신호에 응답하여 테스트 모드에서 상기 송신 패드 및 수신 패드에 할당된 입/출력 데이터는 상기 포트를 통해 상기 메모리 코어와 교환하고, 테스트 모드에서 상기 송신 패드 및 수신 패드에 할당된 커맨드, 어드레스 및 제어신호는 상기 포트 및 상기 중재수단에서 바이패스 되어 상기 메모리 코어에 제공되도록 하는 직렬 입/출력 인터페이스를 가진 멀티-포트 메모리 소자.
제1항에 있어서,

테스트 모드에서 신뢰성 테스트를 제공하기 위한 MRS 커맨드에 할당된 엔트리 입력 패드와,

상기 엔트리 입력 패드에 인가된 상기 MRS 커맨드 및 상기 중재수단에서 바이패스된 어드레스에 응답하여 상기 메모리 코어에 대한 다수의 테스트 모드를 제공하기 위한 테스트 로직을 더 구비하는 것을 특징으로 하는 직렬 입/출력 인터페이스를 가진 멀티-포트 메모리 소자.
제1항에 있어서,

상기 테스트모드 플래그신호에 응답하여 테스트 모드에서 상기 중재수단에서 바이패스된 상기 커맨드 및 어드레스를 합산함으로써 바이패스 안정성을 체크하기 위한 합산 로직을 더 구비하는 것을 특징으로 하는 직렬 입/출력 인터페이스를 가진 멀티-포트 메모리 소자.
제3항에 있어서,

상기 합산 로직의 출력을 외부로 인출하기 위한 웨이퍼 테스트용 패드를 더 구비하는 것을 특징으로 하는 직렬 입/출력 인터페이스를 가진 멀티-포트 메모리 소자.
제1항 내지 제4항 중 어느 한 항에 있어서,

상기 중재수단은,

테스트 모드에서 상기 송신 패드 및 수신 패드에 할당된 커맨드, 어드레스 및 제어신호를 바이패스하는 과정에서 버퍼링을 수행하여 해당 커맨드에 대해 동시에 사용되지 않는 내부 커맨드 신호, 내부 어드레스 신호 및 내부 제어신호로서 상기 메모리 코어에 제공하는 것을 특징으로 하는 직렬 입/출력 인터페이스를 가진 멀티-포트 메모리 소자.