TWI254943B - Multi-port memory device having serial I/O interface - Google Patents

Description

1254943 九、發明說明： . 【發明所屬之技術領域】 本發明係有關於一種半導體記憶體設計技術，以及特別 是有關於一種具有一串列I / 0介面之多埠記憶體裝置的測 試相關技術。 【先前技術】 大部分的記憶體裝置（包括一隨機存取記憶體（random access memory，RAM)具有一個璋。而一個ί阜具有複數個輸 入/輸出接腳組。換句話說，上述記憶體裝置只具有一個做 馨 爲與晶片組交換資料用之埠。然而，在最近幾年中，上述 記憶體裝置與上述晶片組間之功能區分已變得模糊不淸， 而且已考慮將上述晶片與上述記億體裝置整合在一起。此 . 技術需要一多埠記憶體裝置，其可直接與周邊圖形裝置 (peripheral graphic devices)、CPU 等交換資料。爲了 達成此 一多埠記憶體裝置，複數個埠中之任何一個埠必須能提供 對所有記憶體單元之存取。 大部分的記憶體裝置（包括RAM)使用並列輸入/輸出介 面。換句話說，經由複數個輸入/輸出接腳（DQ)以並列方式 與外部電路交換資料。 上述輸入/輸出介面係一電性及機械性處理方法，用以在 藉由將一不同功能單元連接至一信號線來進行通訊時正確 地傳送傳輸/接收資訊。上述信號線稱爲一匯流排。上述匯 流排包括一資料匯流排、一控制匯流排、一接地匯流排等。 匯流排線之數目係依據一介面來改變。 因爲一並列輸入/輸出介面可同時經由幾條線來傳送幾 1254943 個位兀資料’所以有絕佳的效率（速率），然而會增加線的 - 數目。因此’如果距離是長的情況，會增加傳送成本。基 於此理由，上述並列輸入/輸出介面係廣泛地使用於需要快 速率之短距離傳輸中。 一串列輸入/輸出介面經由一條線來傳輸/接收資料。因 此’相較於上述並列輸入/輸出介面，雖然上述串列輸入/ 輸出介面具有一速率方面之缺點，但是具有硬體及控制之 簡化的優點。然而，相較於上述並列傳輸方法，上述串列 傳輸方法並非總是緩慢的。 · 同時，考慮到上述並列輸入/輸出介面之缺點，不斷地企 圖想將上述並列輸入/輸出介面改變成爲上述串列輸入/輸 出介面。同樣地，考慮到與其它串列I/O介面裝置之相容 . 性的擴充，需將RAM之介面改變成爲上述串列輸入/輸出 介面。上述多埠記憶體裝置具有複數個埠。因此，如果使 用上述並列輸入/輸出介面，墊片及接腳之數目會以正比於 埠之數目來增加，結果導致封裝困難。因此，上述多埠記 憶體裝置採用上述串列輸入/輸出介面是比較有利的。 · 第1圖係描述一 256M多埠動態隨機存取記憶體（25 6M multi-port DRAM)之架構的一方塊圖，其係揭露於2003年 12月17日由相同申請人所提出之韓國專利申請案第 2003-92375 號中。 參考第1圖，上述25 6M多埠動態隨機存取記憶體包括 複數個記憶體單元及複數個列解碼器RDEC。上述25 6M多 埠動態隨機存取記憶體包括複數個排組bank0-bankl5 、一 控制方塊100、複數個埠P〇rt0-p〇rt7、第一至第四總體資料 1254943 匯流排GI〇_UL、GI〇_UR、GI〇_DL、GI〇_DR、第一及至第 * 二總體資料匯流排連接方塊、複數個傳送匯流排TB、複數 個傳送匯流排連接方塊TG、複數個匯流排連接方塊TL以 及複數個資料傳送方塊QTRX。 在一列方向（圖式中之右左方向）將多達一預先數目之上 述複數個排組bankO-bankl5配置於一核心區域（core area) 之四個分割區（quarters)中。 上述控制方塊100係配置於上述第一 /第三分割區與上 述第二/第四分割區之間，用以將上述核心區域分割成兩個 ® 區。上述控制方塊100使用一輸入命令、位域等以產生一 內部指命信號、一內部位址信號及一控制信號，以及控制 上述記憶體裝置之個別元件。 . 上述複數個埠P〇rt0-port7係配置在上述個別分割區之 邊緣部分，以及用以與不同目標裝置單獨通訊。 上述第一至第四總體資料匯流排 GI〇_UL、GI〇_UR、 GI〇_DL、GI〇_DR係朝著一列方向配置於對應個別分割區 之每一排組與每一埠之間，以及實施一並列資料傳送。 β 上述第一及第二總體資料匯流排連接方塊PR_U及PR_D 係設置於兩個在列方向彼此相鄰的總體資料匯流排之間， 以及用以選擇性地連接上述兩個總體資料匯流排。 上述複數個傳送匯流排TB係朝每一排組之行方向（圖中 之上下方向）來配置，以及用以在上述複數個排組內部實施 一資料傳送。 上述複數個傳送匯流排連接方塊TG係朝著一行方向配 置於兩個彼此相鄰的排組之間，以及選擇性地連接上述兩 1254943 個傳送匯流排TB。 上述複數個匯流排連接方塊TL係配置於上述分割區中 之每一排組與每一總體資料匯流排之間（其中上述分割區 用以容納上述每一排組），以及用以在上述對應傳送匯流排 ΤΒ與上述對應總體資料匯流排之間實施資料交換。 上述複數個資料傳送方塊QTRX係設置於上述分割區中 之每一埠與每一總體資料匯流排之間（其中上述分割區係 用以容納上述每一埠），以及用以在上述對應埠與上述對應 總體資料匯流排之間實施資料傳送/接收。 現將描述上述25 6Μ多埠動態隨機存取記憶體之詳細結 構。 上述1 6個排組b a n k 0 - b a n k 1 5之每一排組包括1 6 Μ動態 隨機存取記憶體單元（8k(列）x2k(行））及上述列解碼器 RDEC。每一排組包括在一典型動態隨機存取記憶體核心中 所需之核心電路（例如：一位元線感測放大器及等化器 (equalizer))。上述排組bankO-bankl5係配置於四個區中， 每一區包括四個在一列方向上之排組。詳而言之，上述排 組bankO、 bank2、 bank4、 bank6係配置於上述核心區域之 第一區（左上區）中，以及上述排組bank8、banklO、bankl2、 bankl4係配置於上述核心區域之第二區（右上區）中。同樣 地，上述排組bankl、 bank3、 bank5、 bank7係配置於上述 核心區域之第三區（左下區）中，以及上述排組 bank9、 bankll、bankl3、bankl5係配置於上述核心區域之第四區（右 下區）中。同時，最好將在每一排組之一側上的每一列解碼 器RDEC與一相鄰排組之列解碼器RDEC配成一對。將每一 1254943 頁（行）分割成爲四個區段，每一區段係由512個單元所組 · 成。 上述控制方塊1 00使用以一封包形式傳送之命令與位址 來產生內部命令信號、內部位址信號及控制信號，以及控 制上述記憶體裝置之個別元件。在此，上述內部命令信號 包括一內部啓動命令信號（ACT)、一內部非啓動命令信號 (PCG)、一內部讀取命令信號（RD)、一內部寫入命令信號（WD) 等。上述內部位址信號包括一啓動陣列位址（AAA)、一非啓 動陣列位址（PAA)、一讀取陣列位址（RAA)、一寫入陣列位 ® 址（WAA)、一列位址（RA)、一讀取區段位址（RS A)、一寫入 區段位址（WSA)等。上述控制信號包括一傳送閘控制信號 (TGC)——管線暫存器旗標信號（PRFG)——管線暫存器資料 · 驅動信號（DP)、一 DRAM核心測試模式旗標信號（DTM)等。 上述複數個埠P〇rt9-pc^t7係配置在上述個別區之晶粒 邊緣部分，每一區包括兩個埠。上述晶粒邊緣部分代表一 主軸部分，其由上述對應區之所有排組所共用。詳而言之， 上述ί阜portO及port2係配置在上述第一區中，以及上述璋 · P〇rt4及port6係配置在上述第二區中。上述埠port 1及port3 係配置在上述第三區中，以及上述埠P〇rt5及P〇rt7係配置 在上述第四區中。每一璋支援一串列I/O介面，以及用以 與不同目標裝置（例如：晶片組、圖形晶片等）單獨通訊。同 時，在上述埠P〇rt0-port7係配置成用以支援上述串列1/〇 介面之情況中，上述埠port0-p〇rt7之每一埠包括複數個對 應於資料、位址及命令之墊片、一用以緩衝傳送至上述墊 片之傳輸/接收信號的墊片緩衝器（一讀取緩衝器及一寫入 1254943 緩衝器）、一用以解碼上述所要接收之資料的解碼器、一用 _ 以編碼上述所要傳送之資料的編碼器以及一用以將一接收 侣號資料轉換成爲一並列資料及將一所要傳送之並列資料 轉換成爲一串列資料之資料轉換器。 上述第一總體資料匯流排Gio — ul係配置於上述第一區 之排組與埠之間，以及上述第二總體資料匯流排gio_ur 係配置於上述第二區中。上述第三總體資料匯流排gi〇_dl 係配置於上述第三區中，以及上述第四總體資料匯流排 GIO — DR係配置於上述第四區中。上述第一至第四總體資料鲁 匯流排GIO-UL、GI〇_UR、GIO — DL及GIO-DR係雙向資料 匯流排（5 1 2-位元）’其分別連接至上述對應區之排組、埠及 總體資料匯流排連接方塊PR_U及PR_D。 同時，上述第一及第二總體資料匯流排GIOJL及 GI〇 —UR可經由上述第一總體資料匯流排連接方塊pR_u而 彼此連接，以及上述第三及第四總體資料匯流排GIO_DL 及GIO —DR可經由上述第二總體資料匯流排連接方塊pr_d 而彼此連接。上述第一及第二總體資料匯流排連接方塊 鲁 PR-U及PR_D包括複數個雙向管線暫存器，其與上述總體 資料匯流排之線的數目（5 12)—致。 同樣地，上述傳送緩衝器TB係區域資料匯流排，用以 連接上述對應排組之位元線感測放大器及匯流排連接方塊 TL。上述傳送匯流排TB之線的數目相同於對應一區段之 單元的數目（例如：5 12)，以及上述傳送匯流排TB係以差動 匯流排（differential bus)來配置。 上述傳送匯流排連接方塊TG可以複數個MOS電晶體來 -10- 1254943 配置，其中上述MOS電晶體之數目相同於上述傳送匯流排 TB之線的數目。因爲上述傳送匯流排TB係差動匯流排， 所以一*傳送匯流排連接方塊TG能以512¾彳之M〇S電晶體 來配置。爲了此理由，將上述傳送匯流排連接方塊TG稱之 爲一傳送閘（transfer gate)。 同樣地，上述匯流排連接方塊TL總共包括1 6組，每一 組係5 1 2個傳送鎖存器。每一傳送鎖存器具有一讀取匯流 排連接電路（DRAM之一 I/O感測放大器）以及一寫入匯流排 連接電路（DRAM之一寫入驅動器）。在此，上述讀取匯流排 連接電路包括一用以感測及鎖存施加至上述傳送匯流排之 一讀取資料的讀取感測放大器以及一用以將上述鎖存資料 驅動至上述對應排組所屬之區的總體資料匯流排。上述寫 入匯流排連接電路包括一用以感測及鎖存施加至上述總體 資料匯流排之一寫入資料的寫入鎖存器以及一用以將上述 寫入資料驅動至上述傳送匯流排TB之寫入驅動器。 上述資料傳送方塊TR包括512個用以將施加至一對應 埠之寫入資料傳送至上述總體資料匯流排之發送器（Tx) 以及5 1 2個用以接收來自上述總體資料匯流排所施加之讀 取資料並將上述讀取資料傳送至一對應埠之接收器（RX)。 雖然未顯示於圖中，但是256M多埠DRAM更包括一電 壓產生器，一測試邏輯電路以及各種墊片。上述電壓產生 器係設置在上述晶粒之每一邊緣部分上以及配置成用以接 收一外部電壓，以產生一內部電壓。上述測試電路係配置 於對應上述第一及第二區之埠間及對應於上述第三及第四 區之埠間。上述墊片包括一配置在上述晶粒之邊緣部分上 -11 - 1254943 之時鐘墊片（clockpad)。 ‘ 從上述控制方塊1 00延伸至上述對應排組之命令線 (ACT、PCG、RD、WD)及位址線（ΑΑΑ<0:1>、ΡΑΑ<0··1>、 RAA<0:l>、RA<0:12>、RSA<(hl>)係提供於上述個別區中。 從上述控制方塊1 00延伸至上述傳送匯流排連接方塊TG之 傳送閘控制線（T G C < 0: 3 >)係提供於上述控制方塊1 〇 〇之右 側及左側。 第2圖係描述第1圖之25 6M多埠DRAM中之區段及傳 送匯流排TB的方塊圖。 Φ 參考第2圖，如同一般DRAM，上述25 6M多璋DRAM 包括複數個記憶體單元陣列200及複數個位元線感測放大 器陣列2 1 0。有鑑於一記憶體單元陣列2 0 0，對一對傳送匯 和 流排 ΤΒ<0>及 TBb<0>連接至四個位元線感測放大器 BLSA，其中上述四個位元線感測放大器BLSA係配置在上 述記憶體單元陣列200之上下部分中（參考一方框A)。上述 四個位元線感測放大器BLSA係藉由不同區段選擇信號 SGS<0:3>所控制。上述區段選擇信號係一對應於上述一般 · DRAM之行選擇信號（Υ〇的信號。在2k行之情況中，如果 選擇一列及一區段，則同時選擇5丨2個單元，以便可完成 與上述對應512-位元傳送匯流排TB<0:5 11 >之資料交換。 同時，對應於上述第一區之每一排組的傳送匯流排TB 可經由上述傳送閘TG連接至對應於上述第三區之每一排 組的傳送匯流排TB，其中上述每一排組係配置在相同的行 軸（將5 1 2個傳送閘TG配置成一組，以及總共提供8組）。 換句話說，上述傳送閘TG係配置在對應於設置在相同行軸 -12- 1254943 之排組（其定義成一陣列）的傳送匯流排TB之間，以及選擇 性地連接兩個傳送匯流排ΤΒ。從上述控制方塊1 〇〇產生一 用以控制上述傳送閘TG之控制信號TGC。 現將描述上述2 5 6Μ多埠DRAM之操作。 第3A及3B圖分別描述第2圖所示之25 6M多埠DRAM 之一正規讀取路徑及一正規寫入路徑。 首先，將描述一從上述排組b a n k 0之一特定區段經由上 述埠portO讀取512-位元資料之操作。 參考第3A圖，如果以一封包形式經由上述璋poMO施加 相關於一讀取操作之命令及位址，則上述控制方塊1 00針 對上述排組bankO產生一內部啓動命令信號（ACT)、一啓動 陣列位址（AAA)以及一列位址（RA)及啓動一特定列（字元線 (WL))。然後，上述控制方塊100針對上述排組bankO產生 一內部讀取命令信號（RD)、一讀取陣列位址（RAA)以及一讀 取區段位址（RSA)。上述位元線感測放大器BLSA感測及放 大一對應於上述讀取區段位址（RSA)之區段的 512-位元資 料，藉此驅動上述傳送匯流排TB及TBb。同時，上述排組 bankO之匯流排連接方塊TL感測一施加至上述排組bankO 之傳送匯流排TB的讀取資料以及將資料驅動至上述第一 總體資料匯流排GI0_UL。然後，將傳送至上述第一總體資 料匯流排GI0_UL之讀取資料經由對應於上述埠port〇之資 料傳送方塊QTRX的接收器（Rx)儲存在上述埠port〇之讀取 緩衝器中。將儲存在上述讀取緩衝器中之資料轉換成爲一 預疋卓兀之封包以及以串列方式傳送至連接上述璋p0rt〇 之目標裝置。之後，上述控制方塊1 〇 〇產生一內部非啓動 1254943 命令信號（PC G)及一非啓動陣列位址（PA A)，以不啓動上述 對應陣列之列。在此時，上述對應陣列之傳送匯流排連接 方塊TG變成一關閉狀態，以便上述排組bankO之傳送匯流 排TB及TBb與設置於上述相同陣列中之排組bankl的傳送 匯流排TB及TBb斷接。元件符號nBL”及"BLb”代表位元線 對，一元件符號ΠΤ”代表一單元電晶體，以及一元件符號nCn 代表一單元電容器。 接下來，將描述一使512-位元資料經由上述埠port〇寫 入上述排組bankO之一特定區段的操作。 參考第3B圖，如果以一封包形式經由上述埠portO施加 有關於一寫入操作之命令、位址及資料，則上述控制方塊 100針對上述排組bankO產生一內部啓動命令信號（ACT)、 一啓動陣列信號（AAA)及一列位址（RA)，以及啓動一特定列 (字元（WL))。然後，上述控制方塊100針對上述排組bankO 產生一內部寫入命令信號（WT)、一寫入陣列位址（W A A)以 及一寫入區段位址（WS A)。在此時，藉由一排程將儲存在上 述埠portO之寫入緩衝器中的512-位元資料寫入對應於上 述寫入區段位址（WSA)之一區段（512個記憶體單元）。將在 上述埠portO上轉換成上述並列資料之資料經由上述資料 傳送方塊TR之發送器（Tx)載入上述第一總體資料匯流排 GI〇_UL，並且將其經由上述排組bankO之匯流排連接方塊 TL驅動至上述排組bankO之傳送匯流排TB及TBb。將載 入上述排組bankO之傳送匯流排TB及TBb的資料經由對應 於上述寫入區段位址（WSA)之位元線感測放大器BLSA儲存 在5 1 2個記憶體單元中。之後，上述控制方塊1 00產生一 -14- 1254943 內部非啓動命令信號（PCG)以及一非啓動陣列位址（PAA)， . 以不啓動上述對應陣列之列。 第4A及4B圖分別描述第2圖之256M多埠DRAM的一 交互讀取路徑（cross read path)及一交互寫入路徑（cross write path) 〇 首先，將描述一從上述排組bankO之一特定區段經由上 述埠portl讀取512-位元資料之操作。 參考第4A圖，所有操作係相似於上述正規讀取操作。 不同之處在於：上述對應陣列之傳送匯流排連接方塊TG係 鲁 處於打開狀態，以便在相同陣列中上述排組bankO之傳送 匯流排TB及TBb連接至上述排組bankl之傳送匯流排TB 及 TBb。 同時，將位於上述排組bankl之傳送匯流排TB及TBb 的資料依序經由上述排組bankl之匯流排傳送方塊TL、上 述第三總體資料匯流排GIO_DL、上述埠portl之資料傳送 方塊TR及上述埠port 1傳送至上述目標裝置。 接下來’將描述一將512-位元資料經由上述埠port 1寫 鲁 入上述排組bankO之一特定區段的操作。 參考第4B圖，所有操作相似於上述正規寫入操作。不 同之處在於：上述對應陣列之傳送匯流排連接方塊TG係處 方々 打開狀悲’以便在相同陣列中上述排組b a n k 0之傳送 匯流排TB及TBb連接至上述排組bankl之傳送匯流排TB 及TBb °在此情況中，將供應至上述埠p〇rtl之資料依序經 由上述埠port 1之匯流排傳送方塊tr、上述第三總體資料 匯流排GIO-DL及上述排組bankl之匯流排連接方塊TL載 -15- 1254943 入至上述排組bankO之傳送匯流排TB及TBb。下面程序係 . 相同於上述正規寫入操作。 同時，在需要在上述第一總體資料匯流排GIO_UL及上 述第二總體資料匯流排GIO_UR間交換資料的情況中，上 述兩個總體資料匯流排係經由上述第一總體資料匯流排連 接方塊PR_U來連接。在需要在上述第三總體資料匯流排 GI〇_DL及上述第四總體資料匯流排GIO_DR間交換資料的 情況中，上述兩個總體資料匯流排線係經由上述第二總體 資料匯流排連接方塊PR_D來連接。 φ 因爲上述所提出之25 6M多埠DRAM可在所有埠portO-port7上存取所有區段以及亦可經由複數個埠來提供一單 獨存取，所以可在一範圍內有多個存取，其中在上述範圍 _ 中不會重複使用上述總體資料匯流排。同樣地，上述25 6M 多埠DRAM可在上述核心區域之個別區中經由上述新架再 之應用以並列方式來處理5 1 2 -位元資料，以及在上述複數 個埠上以串列方式來輸入/輸出資料。因此，使一佈置區域 之增加爲最小化，使封裝簡單化，以及大大地增加頻寬， 馨 而不會在資料匯流排上之資料線間造成偏斜。 第5圖係描述第1圖所示之2 5 6M多埠DRAM之一命令 及資料傳輸結構的方塊圖。 參考第5圖，上述控制方塊產生上述DRAM用之所有命 令信號及控制上述DRAM之操作。換句話說，上述控制方 塊係一種DRAM控制器，可這樣說：上述所提出之多埠 DRAM在上述晶片中具有上述DRAM控制器。 如上所述，如同一通訊介面，上述埠支援上述串列輸入 -16- 1254943 /輸出介面及藉由一串列封包單元來處理輸入/輸出。上述單 元封包包括資料、位址及命令。將一從設置在上述埠中之 一封包解譯器（packet interpreter)所擷取的命令傳送至上述 控制方塊，以及上述控制方塊產生一命令信號、一位址信 號及一控制信號，其中上述信號係用以執行一對應命令所 需。 連接至上述璋之傳輸墊片TX-及TX +係用以輸出資料之 埠，以及接收墊片RX-及RX +係用以輸入資料、位址及命 令之埠。換句話說，上述資料輸入/輸出墊片彼此分離，以 及輸入/輸出係以一對差分信號來配置，以便具有一高速度 操作之優點。同時，除了上述傳輸墊片TX-及TX +以及上 述接收墊片RX-及RX +之外，提供時鐘墊片CLK-及CLK+， 以供應一上述晶片內部所使用之時鐘信號。同樣地，提供 一 Teslen 墊片、一 CS_L 墊片、一 MDIO 墊片及一 MDCK 墊片，以便可切換上述晶片之操作模式。 如上所述，上述封包解譯器將上述命令傳送至上述控制 器。上述埠上所處理之資料經由上述資料傳送方塊QTRX 供應至上述總體資料匯流排 GIO，及通過上述匯流排連接 方塊TL，然後經由一傳送匯流排TB傳送至一單元矩陣。 同時，上述控制方塊接收一璋命令port_cmd及產生一 DRAM命令dram_cmd、一位址及一控制信號。上述DRAM 命令 dram_cmd經由一輸入緩衝器供應至上述排組之內 部。上述輸入緩衝器係一種位準移位器（level shifter)及用 -17- 1254943 以實施一緩衝操作。 第6圖係第1圖所示之2 5 6M多埠DRAM之方塊圖。 參考第6圖，上述25 6M多埠DRAM包括在上述控制方 塊周圍之 4 個分割區 Quarterju、Quarter —ru、Quarter_ld 及Quarter jd。如上所述，可經由上述傳送匯流排連接方塊 TG及上述總體資料匯流排連接方塊PR_U及PR_D來存取 所有單元，而無論設置有上述埠之分割區的位置爲何。 因爲上述傳統DRAM使用上述並列介面，所以可使用每 一墊片之固有功能來實施上述測試。然而，因爲上述多埠 DRAM必須藉由確定以上述串列模式所輸入之資料來測試

DRAM，所以現有測試方法係無法應用於上述多埠DRAM 〇 【發明內容】 因此，本發明之一目的在於提供一種具有一串列輸入/ 輸出介面之多埠記憶體裝置，其能提供一操作測試，而不 會有經由一限制外部接腳與一內部命令/位址產生路徑有 任何碰撞。 在本發明之一觀點中，提供一種多璋記憶體裝置，其包 括複數個用以支援一串列輸入/輸出介面之埠，上述複數個 瑋包括一傳輸墊片及一接收墊，上述多璋記憶體裝置包括： 一記憶體核心電路；一控制裝置，使用以一封包形式輸入至 上述複數個璋之命令及位址，以產生對應於上述命令及上 述記憶體核心電路之操作所需之一內部命令信號、一內部 位址及一控制信號；以及一模式選擇裝置，用以結合供應至 -18 - 1254943 複數個模式選擇墊片之信號及產生一測試模式旗標信號， 其中在一測試模式中分配至上述傳輸墊片及接收墊片之輸 入/輸出資料經由上述複數個埠與上述記憶體核心電路交 換，以及在上述測試模式中分配至上述傳輸墊片及接收墊 片之上述命令、位址及控制信號繞過上述控制裝置及提供 至上述記憶體核心電路。 最好’上述多埠記憶體裝置更包括：一入口輸入墊片，分 配有一 MRS命令，用以在上述測試模式中提供一可靠測試； 以及一測試邏輯電路，用以針對上述記憶體核心電路提供 · 複數個測試模式，以回應供應至上述入口輸入墊片之MRD 命令及繞過上述控制裝置之位址。 最好，上述多埠記憶體裝置更包括一總和邏輯電路，用 以在上述測試模式中總和繞過上述控制裝置之命令及位 址，以回應上述測試模式旗標信號，以便檢查旁路穩定性 ’ (bypass stability) 〇 最好，上述多璋記憶體裝置更包括一晶圓測試墊片，用 以將上述總和邏輯電路之輸出輸出至外部。 φ 最好，上述控制裝置在使上述測試模式中分配至上述傳 輸墊片及接收墊片之命令、位址及控制信號繞道而行的過 程期間實施一緩衝操作，及提供上述緩衝信號，以做爲上 述記憶體核心電路用之一內部命令信號、一內部位址信號 及一內部控制信號，其中不會在同一時間使用上述內部位 址信號及內部控制信號。 從下面較佳實施例之說明並配合所附圖式可更了解本發 明之上述及其它目的以及特徵。 •19 - 1254943 【實施方式】 以下，將配合所附圖式來詳細說明本發明。 第7圖描述提供至第1圖所示之256M多ί阜DRAM的一 記憶體核心電路之所有信號； 參考第7圖，將64-位元資料遮罩信號（64-bit data mask slgnals)DMm<0:63> 及 512-位元寫入資料 WDATAm<0:511> 從一埠緩衝器提供至一記憶體核心電路。 一控制方塊產生複數個內部命令信號、複數個內部位址 信號、複數個控制信號及一內部時鐘信號iCLK。在此，上 春 述複數個內部命令信號包括一內部啓動命令信號ACT、一 內部非啓動命令信號PCG、一內部讀取命令信號RD、一內 部寫入命令信號WD等。上述複數個內部位址信號包括一 · 啓動陣列位址AAA、一非啓動陣列位址PAA、一讀取陣列 位址RAA、一寫入陣列位址WAA、一列位址RA、一讀取 區段位址RSA、一寫入區段位址WSA等。上述複數個控制 信號包括一傳送閘控制信號TGC、一埠/管線暫存器旗標信 號PRFG、一埠/管線暫存器資料驅動信號DP、一 DRAM核 φ 心測試模式旗標信號DTM等。 爲了測試上述具有串列輸入/輸出介面之多埠DRAM，必 須在以上述控制方塊供應上述DRAM所需之位址及命令的 情況來提供一相對於 4個分割區經由外部限制接腳 (external limited pins)供應大約40條線之命令及位址的方 法。 第8圖係依據本發明在具有串列輸入/輸出介面之多埠 DRAM的測試模式中一命令傳輸結構之槪念圖。 -20- 1254943 參考第8圖’一模式選擇器結合供應至上述Test_en墊 · 片、CS_L墊片及MDIO墊片之信號及決定上述DRAM之操 作模式。在上述測試模式中，上述模式選擇器產生上述 DRAM核心測試模式旗標信號DTM。上述DRAM核心測試 模式旗標信號DTM係一在上述測試模式中會被啓動至高邏 輯位準之信號。 上述DRAM核心測試模式旗標信號DTM係供應至上述 埠及繞過上述埠（上述埠連接至上述外部接腳TX+、 TX-、 RX +及RX-)的內部之一條路徑，以便將經由上述外部接腳 ® 所供應之信號載入上述埠命令（p〇rt_cmd)線。而且，上述 DRAM核心測試模式旗標信號DTM係供應至上述控制信 號，以及載入上述埠命令（p〇rt_cmd)線之信號選擇性地繞過 -上述控制方塊及輸出以做爲上述DRAM命令dram_cmd。 在此一旁路過程中，可將供應至上述傳輸/接收墊片 TX+、TX-、RX +及RX-及之信號提供至上述記憶體核心電 路，以做爲上述DRAM命令dram_cmd。同樣地，上述瑋及 控制方塊實施對上述所供應之信號的緩衝，而並未實施一 0 正常模式之基本操作。 由於此觀念之引入，因而準備藉由控制接腳輸入以測試 DRAM之基礎。因爲上述串列輸入/輸出介面之特性而使其 具有上述限制數目之接腳，所以必須有效地配置上述複數 個接腳，以便使用少數接腳來實施許多操作。 第 9圖描述依據本發明一實施例針對上述25 6M多埠 DRAM之一測試模式之接腳配置。 參考第9圖，在每一分割區中配置兩個埠，以及每一分 -21 - 1254943 割區包括4個傳輸/接收墊片TX+、ΤΧ-、RX +及RX-。依據 — 本發明，在上述測試模式中，每一分割區包括一資料輸入/ 輸出墊片及一資料遮罩信號輸入墊片。上述剩餘墊片係分 配做爲用以選擇DRAM單兀之位址塾片A0-A16、命令塾片 WT、RD、ACT及PCG及控制信號墊片TGC、ALLQ及ALLB， 而無關於上述複數個分割區之區分 同時，依據本發明之25 6M多璋DRAM更包括一 DFT邏 輯電路，其設置於每一分割區之控制方塊及上述記憶體組 之間。上述DFT邏輯電路接收繞過上述控制方塊之位址及 鲁 產生一旗標信號D，以便能有可靠測試及產品老化測試 (burn-in test) 〇 在此，”A”代表一繞過上述埠之命令/位址，"B"代表一繞 . 過上述控制方塊之命令/位址，以及"C "代表一繞過上述控 制方塊之位址。 如上所述，除上述埠以外，提供模式決定墊片（例如：時 鐘信號墊片CLK-及CLK+、一 TEST_en墊片、一匸3_乙墊 片、一MDIO墊片一 MDCK墊片）。在上述測試模式中，將 馨 相同於上述正常模式之信號供應至這些墊片上。然而，與 上述測試模式無關之MDCK係用以做爲一 MRS，其係一入 口輸入墊片，用以提供在上述測試模式中之可靠測試。 同時，針對一晶圓測試墊片（而非一封裝墊片）使用一 A〇C墊片。上述所加入之AOC墊片係一用以檢查是否產生 繞過上述埠及控制方塊之外部接腳輸入（C、命令及位址）， 以做爲上述控制方塊之輸出。 現將詳細描述在上述測試模式中上述控制方塊之旁路 -22- 1254943 方法。 例如：如果在上述測試模式中將上述啓動命令ACT供應 至上述墊片，則上述控制方塊緩衝上述啓動命令ACT及產 生 4 個 DRAM 命令 ACT_lu、ACT_ld、ACT —ru、ACT-rd’ 其 分別對應於個別分割區。依據上述命令，輸出上述位址 A<1:0>，以做爲上述讀取區段位址RSA<1:0>、上述寫入區 段位址WSA<1:0>及上述列位址RA<1:0>。因爲依據上述個 別命令不會同時使用這些信號，所以可共用上述複數個墊 片。在此方式中，可克服接腳數受限制之情況。 同樣地，供應至上述墊片之寫入命令WT在上述測試模 式中以上述控制方塊來緩衝及產生用以做爲上述寫入區段 位址致能信號 WSAE及上述埠/管線暫存器驅動控制信號 DP<0> 〇供應至上述墊片之ALLB信號及ALLQ信號在上述 測試模式中以上述控制方塊來緩衝及輸出用以做爲上述埠 /管線暫存器驅動控制信號0?<2>及DP<1>。此外，供應至 上述墊片之讀取命令RD在上述測試模式中以上述控制方 塊來緩衝及輸出用以做爲上述讀取區段位址致能信號 RSAE及上述埠/管線暫存器旗標信號PRFG<0>。在上述測 試模式中，上述位址A< 16:1 5>係輸出用以做爲上述埠/管線 暫存器旗標信號PRFG<2:1>。 第10圖係描述第9圖之MRS墊片及AOC墊片的連接狀 態之方塊圖。 參考第10圖，上述MRS命令係輸入至每一分割區之DFT 邏輯電路及產生上述DRAM測試用之各種旗標信號及繞過 上述控制方塊之位址。 -23- 1254943 雖然未顯不於第9圖，但是依據本發明一實施例上述多 埠D R A Μ更包括一 A 0 C總和邏輯電路，用以檢查上述旁路 穩定性。上述AOC總和邏輯電路將繞過上述控制方塊之命 令及位址加總，以回應上述DRAM核心測試模式旗標信號 DTM。將上述AOC總和邏輯電路之輸出傳送至一 AOC墊 片，以便可在外部檢查一內部旁路狀態。 第11圖係在使用上述MRS命令以產生上述DFT旗標信 號時之情況的時序圖。 在第11圖中，使用上述MRS命令、上述位址A0-A6及 鲁 繞過上述控制方塊之位址A7-A10來決定測試時間。 第12圖係第10圖所示之一 AOC總和邏輯電路之電路 圖。

參考第12圖，上述AOC總和邏輯電路包括——NAND閘 ND1’配置用以接收上述啓動命令ACT及上述DRAM核心 測試模式旗標信號DTM;— NAND閘ND2，配置用以接收上 述非啓動命令PCG及上述DRAM核心測試模式旗標信號 DTM;— NAND閘ND3，配置用以接收上述讀取命令RD及 上述DRAM核心測試模式旗標信號DTM;— NAND閘ND4， 配置用以接收上述寫入命令WT及上述DRAM核心測試模 式旗標信號DTM;— NAND閘ND5,配置用以接收上述NAND 閘ND1及ND2之輸出；一 NAND閘ND6，配置用以接收上 述NAND閘ND 3及ND4之輸出；一 NOR閘NOR，配置用以 接收上述NAND閘ND5及ND5之輸出；一反向器INV1，配 置用以接收上述NOR閘NOR之輸出；一反向器INV2，配置 用以接收上述反向器IN VI之輸出；以及一反向器IN V3，配 -24- 1254943 置用以接收上述反向器INV2之輸出及輸出上述a〇C信 藏0 在此，當啓動上述啓動命令ACT、上述非啓動命令pC G、 上述讀取命令RD及上述寫入命令WT中之一時，啓動上述 A〇C信號。 在上述實施例中，埠之數目及記憶體組之數目可依據上 述記憶體裝置之容量來改變。 依據本發明，上述支援串列輸入及輸出介面之多埠記憶 體裝置可克服上述受限接腳之限制，以便可確保上述支援 串列輸入及輸出介面之多埠記憶體裝置之可靠性。 本專利申請案包含有關於2004年5月6日在韓國專利 局所提出之韓國專利申請案第2004-3 1 980號之標的，在此 以提及方式倂入上述專利申請案之整個內容。 雖然以特定實施例來描述本發明，但是熟知該項技藝者 可明顯了解到，在不脫離所附申請專利範圍所界定之本發 明的精神及範圍內，可做各種變化及修飾。 【圖式簡單說明】 第1圖描述韓國專利申請案第2003-923 75號所揭露之一 256M多埠DRAM的架構； 第2圖係描述在第！圖之2 5 6M多埠DRAM中一區段及 一傳送匯流排T B的方塊圖； 第3A圖描述第2圖所述之2 5 6M多埠DRAM的一正規讀 取路徑； 第3B圖描述第2圖所述之2 5 6M多埠DRAM的一正規寫 入路徑； -25- 1254943 第4A圖描述第2圖所述之2 5 6M多埠DRAM的一交互讀 取路徑； 第4B圖描述第2圖所述之256M多璋DRAM的一*交互寫 入路徑； 第5圖係描述第1圖所示之2 5 6M多埠DRAM的命令及 資料傳輸結構之方塊圖； 第6圖係第1圖所示之25 6M多埠DRAM的方塊圖； 第7圖描述提供至第1圖所示之2 5 6M多埠DRAM的一 記憶體核心電路之所有信號； 第8圖係依據本發明在具有一串列輸入/輸出介面之多 埠DRAM的測試模式中一命令傳輸結構之槪念圖； 第9圖描述依據本發明一實施例上述25 6M多埠DRAM 之一測試模式用之接腳配置； 第10圖係描述第9圖之一 MRS墊片及一 AOC墊片的連 接狀態之方塊圖； 第1 1圖係在使用一 MRS命令以產生一 DFT旗標信號時 之情況的時序圖；以及 第12圖係第10圖所示之一 AOC總和邏輯電路之電路 圖。 【主要元件符號說明】 100···控制方塊 200···記憶體單元陣列 2 1 0…位元線感測放大器陣列 A0-A16…位址墊片 AAA…啓動陣歹！J位址 1254943 ACT…內部啓動命令信號 ALLB…控制信號墊片 ALLQ…控制信號墊片 A〇C…墊片 bankO-bank 1 5 …排組 BL，BLb…位元線對 BLS A…位元線感測放大器 C···單元電容器 CLK +，CLK-…時鐘墊片 CS_L···墊片 DMm 64-…位元資料遮罩信號 DP…埠/管線暫存器資料驅動信號 DQ…輸入/輸出接腳 dram__cmd …DRAM 命令 DTM DRAM…核心測試模式旗標信號 GI〇_LD…總體資料匯流排 GI〇_LU…總體資料匯流排 GIO_RD···總體資料匯流排 GI〇_RU···總體資料匯流排 iCLK…內部時鐘信號 INV1-INV3…反向器 MDCK…墊片 MDIO…墊片 MRS…命令 ND1-ND6...NAND 閘 1254943 NOR…NOR閘 PA A···非啓動陣歹!J f立址 P a d s…墊片 PC G…內部非啓動命令信 P〇rt0-port7 …±阜 port_cmd···璋命令 PRFG…管線暫存器旗標信號 PR_D···第二總體資料匯流排連接方塊 PR_U···第一總體資料匯流排連接方塊 QTRX…資料傳送方塊

Quarter_ld…分割區

Quarter_lu…分割區

Quarter_rd…分割區

Quarter_ru…分割區 R A…列位址 RD…內部讀取命令信號 RDEC···列解碼器 RSA…讀取區段位址 RX + , RX-…接收墊片 SGS…區段選擇信號 T…單元電晶體 TB···傳送匯流排 TBb…傳送匯流排 T e s t —en…墊片 TG…傳送匯流排連接方塊 -28- 1254943 TGC…傳送閘控制信號 - TL···匯流排連接方塊 ΤΧ + ,ΤΧ — ·傳輸墊片 WAA…寫入陣歹(1位址 WDATAm 512-…位元寫入資料 WL…字元線 WSA…寫入區段位址 WT…內部寫入命令信號

-29-

Claims (1)

1254943 十、申請專利範圍： 1· 一種多埠記憶體裝置，包括複數個支援一串列輸入/輸出 介面之埠’該複數個埠包括一傳輸墊片及一接收墊片， 該多埠記憶體裝置包括： 一記憶體核心電路； 一控制裝置，使用以一封包形式輸入至該複數個埠之 命令及位址，以產生對應於命令及該記憶體核心電路之 操作所需之一內部命令、一內部位址及一控制信號；以及 一模式選擇裝置，用以結合供應至複數個模式選擇墊 41 片之信號及產生一測試模式旗標信號， 其中在一測試模式中分配至該傳輸墊片及該接收墊片 以回應該測試模式旗標信號之輸入/輸出資料經由該等 . 埠與該記憶體核心電路交換資料，以及在上述測試模式 中分配至該傳輸墊片及該接收墊片之命令、位址及控制 信號係繞過該控制裝置及提供至該記憶體核心電路。 2.如申請專利範圍第1項之多埠記億體裝置，更包括： 一入口輸入墊片，分配至一 MRS命令，用以在該測試 模式中提供一可靠性測試；以及 一測試邏輯電路，用以針對該記憶體核心電路提供複數 個測試模式，以回應供應至該入口輸入墊之MRS命令及 繞過該控制裝置之位址。 3 .如申請專利範圍第1項之多埠記憶體裝置，更包括一總 和邏輯電路，用以將在該測試模式中繞過該控制裝置之 命令及位址加總，以回應該測試模式旗標信號，以便檢 查一旁路穩定性。 -30- 1254943 4.如申請專利範圍第3項之多埠記憶體裝置，更包括一晶 圓測試墊片，用以將該總和邏輯電路之輸出輸出至外 部。 5 .如申請專利範圍第1項之多埠記憶體裝置，其中該控制 裝置在該測試模式中分配至該傳輸墊片及接收墊片之命 令、位址及控制信號繞道而行的期間實施一緩衝操作， 及提供該等緩衝信號至該記憶體核心電路，以做爲一內 部命令信號、一內部位址信號及一內部控制信號，其中 不會同時使用該內部命令信號、該內部位址信號及該內 部控制信號。

-31 -