CN105609128A - 半导体存储装置及包括其的系统 - Google Patents

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Abstract

一种半导体存储装置，包括：DBI计算块、反相锁存块、反相数据选择输出块以及管道锁存块。DBI计算块执行DBI计算并基于DBI计算的结果来输出DBI结果信号。反相锁存块在DBI使能信号被使能时将数据反相并输出反相的数据。反相数据选择输出块响应于DBI结果信号和管道输入信号来输出反相的数据作为数据反相信号。管道锁存块接收未反相的数据和反相的数据，并根据DBI计算的结果来将数据和反相的数据中的一个输出。

Description

半导体存储装置及包括其的系统
相关申请的交叉引用
本申请要求于2014年11月17日向韩国知识产权局提交的申请号为10-2014-0160074的韩国专利申请的优先权，其全部公开内容通过引用整体合并于此。
技术领域
本发明的实施例总体而言涉及一种集成电路，更具体地，在一个或更多个实施例中，涉及一种半导体存储装置及使用其的系统。
背景技术
努力减小数据总线处的功耗已经导向采用数据总线反相(DBI)。DBI可以对要经数据总线传输的数据之中的逻辑高电平(或逻辑低电平)的数目计数，然后判定在传输之前将一些位或所有的位反相在功耗方面是否将是有利的。
例如，假定低电平信号传输将比高电平信号传输消耗更多的功率，则如果数据中的低电平位的数目比数据中的高电平位的数目大，则传输反相的数据将是有利的。使用DBI的半导体存储装置或系统也可以在输出数据时减小功耗。
DBI需要半导体存储装置或系统计算低电平数据位和高电平数据位的数目以判定是否要将数据反相，而这可以导致延迟。
发明内容
在本发明的一实施例中，半导体存储装置可以包括：反相锁存块，被配置为在DBI使能信号被使能时将数据反相并锁存以及将锁存的数据输出作为反相的数据；反相数据选择输出块，被配置为响应于DBI结果信号和管道输入信号来输出反相的数据作为数据反相信号；以及管道锁存块，被配置为响应于管道输入信号、管道输出信号和数据反相信号来接收并锁存数据以及将锁存的数据输出。。
在本发明的一实施例中，半导体存储装置可以包括：反相锁存块，被配置为响应于第一管道输入信号、第二管道输入信号和DBI使能信号来将数据反相并锁存以及输出锁存的数据作为反相的数据；反相数据选择输出块，被配置为响应于DBI结果信号、第一管道输入脉冲、第二管道输入脉冲和DBI使能信号来将反相的数据输出作为第一数据反相信号和第二数据反相信号中的一种；第一管道锁存块，被配置为响应于第一管道输入信号而接收并锁存数据，响应于第一数据反相信号来反相或保持锁存的数据，以及响应于第一管道输出信号来输出锁存的数据；以及第二管道锁存块，被配置为响应于第二管道输入信号来接收并锁存数据，响应于第二数据反相信号来反相或保持锁存的数据，以及响应于第二管道输出信号来输出锁存的数据。
附图说明
图1是图示根据本发明的一实施例的半导体存储装置的示例的配置图。
图2是图示图1中示出的反相锁存块的示例的配置图。
图3是图示图1中示出的反相数据选择输出块的示例的配置图。
图4是图示图1中示出的第一管道锁存块的示例的配置图。
具体实施方式
图1是图示根据本发明的一实施例的半导体存储装置的示例的配置图。
如图1中所示，根据本发明的一实施例的半导体存储装置包括：反相锁存块100、反相数据选择输出块200、第一管道锁存块300、第二管道锁存块400、脉冲发生块500和DBI计算块600。
反相锁存块100可以将数据DATA反相并输出反相的数据D_inv。例如，反相锁存块100可以响应于DBI使能信号DBI_EN来将数据DATA反相，并根据第一管道输入信号PIN<0>和第二管道输入信号PIN<1>来输出反相的数据D_inv。例如，当第一管道输入信号PIN<0>或第二管道输入信号PIN<1>被使能时，反相锁存块100响应于DBI使能信号DBI_EN而将数据DATA反相并储存反相的数据D_inv，然后输出反相的数据D_inv。
反相数据选择输出块200可以通过使用反相的数据D_inv来产生第一数据反相信号和第二数据反相信号D_invs<0:1>。例如，反相数据选择输出块200可以响应于DBI结果信号DBI_cal、DBI使能信号DBI_EN以及第一管道输入信号和第二管道输入信号PIN<0:1>来输出反相的数据D_inv作为第一数据反相信号D_invs<0>和第二数据反相信号D_invs<1>中的一个。例如，当DBI使能信号DBI_EN、DBI结果信号DBI_cal被使能，且第一管道输入信号PIN<0>和第二管道输入信号PIN<1>中的一个被禁止时，反相数据选择输出块200可以输出反相的数据D_inv作为第一数据反相信号D_invs<0>和第二数据反相信号D_invs<1>中的一个。当DBI使能信号DBI_EN、DBI结果信号DBI_cal和第一管道输入脉冲P_pin<0>被使能时，反相数据选择输出块200可以输出反相的数据D_inv作为第一数据反相信号D_invs<0>。当DBI使能信号DBI_EN、DBI结果信号DBI_cal和第二管道输入脉冲P_pin<1>被使能时，反相数据选择输出块200可以输出反相的数据D_inv作为第二数据反相信号D_invs<1>。第一管道输入脉冲P_pin<0>是在第一管道输入信号PIN<0>被禁止时被使能的脉冲，而第二管道输入脉冲P_pin<1>是在第二管道输入信号PIN<1>被禁止时被使能的脉冲。
第一管道锁存块300可以响应于第一管道输入信号PIN<0>、第一管道输出信号POUT<0>和第一数据反相信号D_invs<0>来接收并储存数据DATA，以及将储存的数据输出。例如，第一管道锁存块300可以响应于第一管道输入信号PIN<0>来接收并储存数据DATA，以及响应于第一管道输出信号POUT<0>和第一数据反相信号D_invs<0>来输出储存的数据。例如，第一管道锁存块300可以在第一管道输入信号PIN<0>被使能时储存数据DATA、响应于第一数据反相信号D_invs<0>来将储存的数据反相或保持储存的数据以及在第一管道输出信号POUT<0>被使能时将反相的数据或保持的数据输出。
第二管道锁存块400可以响应于第二管道输入信号PIN<1>、第二管道输出信号POUT<1>和第二数据反相信号D_invs<1>来接收并储存数据DATA以及输出储存的数据。例如，第二管道锁存块400可以响应于第二管道输入信号PIN<1>来接收并储存数据DATA，以及响应于第二管道输出信号POUT<1>和第二数据反相信号D_invs<1>来输出储存的数据。例如，第二管道锁存块400可以在第二管道输入信号PIN<1>被使能时储存数据DATA、响应于第二数据反相信号D_invs<1>来将储存的数据反相或保持锁存的数据以及在第二管道输出信号POUT<1>被使能时将反相的数据或保持的数据输出。
脉冲发生块500可以响应于第一管道输入信号PIN<0>和第二管道输入信号PIN<1>来产生第一管道输入脉冲P_pin<0>和第二管道输入脉冲P_pin<1>。例如，脉冲发生块500可以产生在第一管道输入信号PIN<0>和第二管道输入信号PIN<1>被禁止时被使能的第一管道输入脉冲P_pin<0>和第二管道输入脉冲P_pin<1>。例如，脉冲发生块500可以产生在第一管道输入信号PIN<0>被禁止时被使能的第一管道输入脉冲P_pin<0>。脉冲发生块500可以产生在第二管道输入信号PIN<1>被禁止时被使能的第二管道输入脉冲P_pin<1>。
DBI计算块600可以在DBI使能信号DBI_EN被使能时响应于数据DATA而执行DBI计算，并将其结果输出作为DBI结果信号DBI_cal。
如图2中所示，反相锁存块100可以包括：数据反相单元110、锁存时钟发生单元120和数据储存单元130。
数据反相单元110可以在DBI使能信号DBI_EN被使能时将数据DATA反相。
数据反相单元110可以包括接收DBI使能信号DBI_EN和数据DATA的第一与非(NAND)门ND1。
锁存时钟发生单元120可以产生在第一管道输入信号PIN<0>和第二管道输入信号PIN<1>中的任意一个被使能时被使能的锁存时钟L_clk。例如，当第一管道输入信号PIN<0>被使能时或者当第二管道输入信号PIN<1>被使能时，锁存时钟发生单元120可以使能锁存时钟L_clk。
锁存时钟发生单元120可以包括第一或非(NOR)门NOR1和第一反相器IV1。第一NOR门NOR1可以接收第一管道输入信号PIN<0>和第二管道输入信号PIN<1>。第一反相器IV1可以接收第一NOR门NOR1的输出，并输出锁存时钟L_clk。
数据储存单元130可以在锁存时钟L_clk被使能时接收并储存数据反相单元110的输出信号，并将储存的信号输出作为反相的数据D_inv。数据储存单元130可以包括触发器。
如图3中所示，反相数据选择输出块200可以包括：开关控制单元210以及第一开关220和第二开关230。
当DBI使能信号DBI_EN被使能而第一管道输入信号PIN<0>和第二管道输入信号PIN<1>中的一个被禁止时，开关控制单元210可以响应于DBI结果信号DBI_cal来使能第一开关使能信号Sw_en<0>和第二开关使能信号Sw_en<1>中的一个。在本发明的一实施例中，第一管道输入脉冲P_pin<0>可以在第一管道输入信号PIN<0>被禁止时被使能，而第二管道输入脉冲P_pin<1>可以在第二管道输入信号PIN<1>被禁止时被使能。例如，当DBI使能信号DBI_EN被使能而第一管道输入信号PIN<0>被禁止(例如，第一管道输入脉冲P_pin<0>被使能)时，开关控制单元210可以响应于DBI结果信号DBI_cal来产生第一开关使能信号Sw_en<0>。当DBI使能信号DBI_EN被使能而第二管道输入信号PIN<1>被禁止(例如，第二管道输入脉冲P_pin<1>被使能)时，开关控制单元210可以响应于DBI结果信号DBI_cal来产生第二开关使能信号Sw_en<1>。开关控制单元210可以在DBI使能信号DBI_EN被使能、第一管道输入脉冲P_pin<0>被使能且DBI结果信号DBI_cal被使能时使能第一开关使能信号Sw_en<0>。开关控制单元210可以在DBI使能信号DBI_EN被使能、第二管道输入脉冲P_pin<1>被使能且DBI结果信号DBI_cal被使能时使能第二开关使能信号Sw_en<1>。当DBI使能信号DBI_EN、第一管道输入脉冲P_pin<0>和DBI结果信号DBI_cal中的至少一个被禁止时，开关控制单元210可以禁止第一开关使能信号Sw_en<0>。当DBI使能信号DBI_EN、第二管道输入脉冲P_pin<1>和DBI结果信号DBI_cal中的至少一个被禁止时，开关控制单元210可以禁止第二开关使能信号Sw_en<1>。
开关控制单元210可以包括：第二NAND门ND2和第三NAND门ND3以及第二反相器IV2和第三反相器IV3。第二NAND门ND2可以接收DBI使能信号DBI_EN、DBI结果信号DBI_cal和第一管道输入脉冲P_pin<0>。第三NAND门ND3可以接收DBI使能信号DBI_EN、DBI结果信号DBI_cal和第二管道输入脉冲P_pin<1>。第二反相器IV2可以接收第二NAND门ND2的输出信号，并输出第一开关使能信号Sw_en<0>。第三反相器IV3可以接收第三NAND门ND3的输出信号，并输出第二开关使能信号Sw_en<1>。
第一开关220可以在第一开关使能信号Sw_en<0>被使能时输出反相的数据D_inv作为第一数据反相信号D_invs<0>。
第二开关230可以在第二开关使能信号Sw_en<1>被使能时输出反相的数据D_inv作为第二数据反相信号D_invs<1>。
第一管道锁存块300和第二管道锁存块400的配置除了输入到其的信号和从其输出的信号不同之外是相同的。因此，对第一管道锁存块300的配置的描述也可以适用于第二管道锁存块400。
如图4中所示，第一管道锁存块300可以包括：第三开关310、锁存单元320和驱动器330。
当第一管道输入信号PIN<0>被使能时，第三开关310可以接收数据DATA并将数据DATA传送到锁存单元320。
锁存单元320可以储存从第三开关310传送来的数据DATA，并响应于第一数据反相信号D_invs<0>来反相或保持储存的数据。例如，当锁存单元320储存高电平数据时，如果第一数据反相信号D_invs<0>是低电平，则锁存单元320可以将高电平数据反相并储存低电平数据。
当第一管道输出信号POUT<0>被使能时，驱动器330可以放大并/或传送储存在锁存单元320中的数据，并将输出数据DQ输出。
以下将描述根据本发明的实施例的半导体存储装置的操作。
当DBI未被执行时，DBI使能信号DBI_EN被禁止。
参见图1，如果DBI使能信号DBI_EN被禁止，则反相锁存块100、反相数据选择输出块200和DBI计算块600全都被去激活。
如果DBI使能信号DBI_EN被禁止，则反相锁存块100不储存数据DATA、反相数据选择输出块200不产生第一数据反相信号D_invs<0>和第二数据反相信号D_invs<1>、且DBI计算块600不执行DBI计算。
第一管道锁存块300可以在第一管道输入信号PIN<0>被使能时储存数据DATA，以及在第一管道输出信号POUT<0>被使能时输出储存的数据。
同样，第二管道锁存块400可以在第二管道输入信号PIN<1>被使能时储存数据DATA，以及在第二管道输出信号POUT<1>被使能时输出储存的数据。
当DBI被执行时，DBI使能信号DBI_EN被使能。
参见图1，如果DBI使能信号DBI_EN被使能，则反相锁存块100、反相数据选择输出块200和DBI计算块600被激活。
如果第一管道输入信号PIN<0>被使能，则第一管道锁存块300可以接收并储存数据DATA。
在DBI使能信号DBI_EN被使能的同时，如果第一管道输入信号PIN<0>被使能，则反相锁存块100可以将数据DATA反相并输出反相的数据D_inv。例如，如果第一管道输入信号PIN<0>被使能，则反相锁存块100可以储存数据DATA的反相的数据。这里，数据DATA可以与储存在第一管道锁存块300中的数据相同。
DBI计算块600可以响应于数据DATA来执行DBI计算(例如，数据的低电平位的数目与高电平位的数目之间的比较)，并将DBI计算的结果输出作为DBI结果信号DBI_cal。
脉冲发生块500可以产生在第一管道输入信号PIN<0>被禁止时被使能的第一管道输入脉冲P_pin<0>。
反相数据选择输出块200可以响应于DBI结果信号DBI_cal和第一管道输入脉冲P_pin<0>来输出反相的数据D_inv作为第一数据反相信号D_invs<0>。当DBI使能信号DBI_EN被使能时，反相数据选择输出块200可以在第一管道输入脉冲P_pin<0>和DBI结果信号DBI_cal被使能时输出反相的数据D_inv作为第一数据反相信号D_invs<0>。当预期传输要被储存在第一管道锁存块300中的反相的数据将减小功耗时可以使能DBI结果信号DBI_cal。可以基于数据的低电平位的数目与高电平位的数目之间的比较来判定是否使能DBI结果信号DBI_cal。
在第一管道输入信号PIN<0>被使能时储存数据DATA的第一管道锁存块300可以在第一数据反相信号D_invs<0>输入时将储存的数据反相。
第一管道锁存块300可以在第一管道输出信号POUT<0>被使能时输出储存的数据或反相的数据。
如果第二管道输入信号PIN<1>被使能，则第二管道锁存块400可以接收并储存数据DATA。
如果第二管道输入信号PIN<1>被使能，则反相锁存块100可以将数据DATA反相。如果第二管道输入信号PIN<1>被使能，则反相锁存块100可以储存数据DATA的反相的数据(其要被储存在第二管道锁存块400中)。
DBI计算块600可以响应于数据DATA来执行DBI计算，并将其结果输出作为DBI结果信号DBI_cal。
脉冲发生块500可以产生在第二管道输入信号PIN<1>被禁止时被使能的第二管道输入脉冲P_pin<1>。
反相数据选择输出块200可以响应于DBI结果信号DBI_cal和第二管道输入脉冲P_pin<1>来输出反相的数据D_inv作为第二数据反相信号D_invs<1>。当DBI使能信号DBI_EN被使能时，反相数据选择输出块200可以在第二管道输入脉冲P_pin<1>和DBI结果信号DBI_cal被使能时输出反相的数据D_inv作为第二数据反相信号D_invs<1>。当预期传输要被储存在第二管道锁存块400中的反相的数据将减小功耗时可以使能DBI结果信号DBI_cal。
在第二管道输入信号PIN<1>被使能时储存数据DATA的第二管道锁存块400可以在第二数据反相信号D_invs<1>输入时将储存的数据反相。
第二管道锁存块400可以在第二管道输出信号POUT<1>被使能时将储存的数据或反相的数据输出。
第一管道锁存块300和第二管道锁存块400可以接收未反相的数据DATA和从数据DATA反相来的数据反相信号D_invs<0:1>，并根据DBI计算的结果来将数据DATA和数据反相信号D_invs<0:1>中的一种输出。
在根据本发明的一实施例的半导体存储装置或系统中，当管道输入信号被使能时，管道锁存块可以储存数据，同时反相锁存块可以将数据反相并储存反相的数据。同样，当管道输入信号被禁止时，通过根据DBI结果信号而是否将储存在反相锁存块中的反相的数据输入到管道锁存块来判定是反相还是保持储存在管道锁存块中的数据，所述DBI结果信号是基于数据的低电平位的数目与高电平位的数目之间的比较而产生的。在本发明的一实施例中，可以根据DBI结果来判定是保持还是反相储存在管道锁存块中的数据，所述DBI结果可以在管道输入信号的一个循环(其间管道输入信号被使能和禁止)期间确定。因此，由于DBI计算导致的延迟可以减小。此外，半导体存储装置或系统可以使用DBI而无在DBI计算期间延迟数据输入的延迟电路。此外，由于不使用延迟电路，故可以减少由于工艺、电压和温度(PVT)的变化导致的延迟时间的变化而引起的错误。
虽然以上已经描述了各种实施例，但本领域技术人员将理解，所描述的实施例仅作为示例。相应地，本文中描述的半导体存储装置和系统不应基于所描述的实施例而受限制。
通过以上实施例可以看出，本申请提供了以下的技术方案。
技术方案1.一种半导体存储装置，包括：
DBI计算块，被配置为执行DBI计算并基于DBI计算的结果来输出DBI结果信号；
反相锁存块，被配置为在DBI使能信号被使能时将数据反相并输出反相的数据；
反相数据选择输出块，被配置为响应于DBI结果信号和管道输入信号来将反相的数据输出作为数据反相信号；以及
管道锁存块，被配置为：接收未反相的数据和反相的数据，并根据DBI计算的结果来将数据和反相的数据中的一种输出。
技术方案2.如技术方案1所述的半导体存储装置，其中，反相锁存块在管道输入信号和DBI使能信号被使能时将数据反相并输出反相的数据。
技术方案3.如技术方案2所述的半导体存储装置，其中，反相锁存块包括：
数据反相单元，被配置为在DBI使能信号被使能时将数据反相；
锁存时钟发生单元，被配置为产生在管道输入信号被使能时被使能的锁存时钟；以及
数据储存单元，被配置为：在锁存时钟被使能时接收并储存数据反相单元的输出信号，以及将储存的信号输出作为反相的数据。
技术方案4.如技术方案1所述的半导体存储装置，其中，当DBI使能信号被使能而管道输入信号被禁止时，反相数据选择输出块响应于DBI结果信号而输出反相的数据作为数据反相信号。
技术方案5.如技术方案4所述的半导体存储装置，其中，反相数据选择输出块包括：
开关控制单元，被配置为在DBI使能信号被使能而管道输入信号被禁止时响应于DBI结果信号来产生开关使能信号；以及
开关，被配置为在开关使能信号被使能时输出反相的数据作为数据反相信号。
技术方案6.如技术方案1所述的半导体存储装置，其中，管道锁存块在管道输入信号被使能时接收并储存数据，响应于数据反相信号而反相储存的数据或保持储存的数据，以及在管道输出信号被使能时将反相的数据或保持的数据输出。
技术方案7.如技术方案6所述的半导体存储装置，其中，管道锁存块包括：
开关，被配置为在管道输入信号被使能时接收数据；
锁存单元，被配置为：储存所述开关的输出信号，以及响应于数据反相信号来反相或保持储存的数据；以及
驱动器，被配置为响应于管道输出信号而放大并输出锁存单元的输出信号。
技术方案8.一种半导体存储装置，包括：
DBI计算块，被配置为执行DBI计算并基于DBI计算的结果来输出DBI结果信号；
反相锁存块，被配置为响应于第一管道输入信号、第二管道输入信号和DBI使能信号来将数据反相并输出反相的数据；
反相数据选择输出块，被配置为响应于DBI结果信号、第一管道输入脉冲、第二管道输入脉冲和DBI使能信号来将反相的数据输出作为第一数据反相信号和第二数据反相信号中的一种；
第一管道锁存块，被配置为：响应于第一管道输入信号而接收并储存数据，响应于第一数据反相信号而反相或保持储存的数据，以及响应于第一管道输出信号而将反相的数据或保持的数据输出；以及
第二管道锁存块，被配置为：响应于第二管道输入信号而接收并储存数据，响应于第二数据反相信号而反相或保持储存的数据，以及响应于第二管道输出信号而将反相的数据或保持的数据输出。
技术方案9.如技术方案8所述的半导体存储装置，还包括：
脉冲发生块，被配置为：产生在第一管道输入信号被禁止时被使能的第一管道输入脉冲，以及产生在第二管道输入信号被禁止时被使能的第二管道输入脉冲。
技术方案10.如技术方案8所述的半导体存储装置，其中，当DBI使能信号被使能时，DBI计算块响应于数据来执行DBI计算。
技术方案11.如技术方案8所述的半导体存储装置，其中，当DBI使能信号被使能时，反相锁存块在第一管道输入信号和第二管道输入信号中的一种被使能时将数据反相并输出反相的数据。
技术方案12.如技术方案11所述的半导体存储装置，其中，反相锁存块包括：
数据反相单元，被配置为在DBI使能信号被使能时将数据反相；
锁存时钟发生单元，被配置为产生在第一管道输入信号和第二管道输入信号中的一种被使能时被使能的锁存时钟；以及
数据储存单元，被配置为在锁存时钟被使能时接收并储存数据反相单元的输出信号以及输出储存的信号作为反相的数据。
技术方案13.如技术方案9所述的半导体存储装置，
其中，当DBI使能信号和第一管道输入脉冲被使能时，反相数据选择输出块响应于DBI结果信号而输出反相的数据作为第一数据反相信号，以及
其中，当DBI使能信号和第二管道输入脉冲被使能时，反相数据选择输出块响应于DBI结果信号而输出反相的数据作为第二数据反相信号。
技术方案14.如技术方案13所述的半导体存储装置，其中，反相数据选择输出块包括：
开关控制单元，被配置为：在DBI使能信号和第一管道输入脉冲被使能时响应于DBI结果信号而产生第一开关使能信号，以及在DBI使能信号和第二管道输入脉冲被使能时响应于DBI结果信号而产生第二开关使能信号；
第一开关，被配置为在第一开关使能信号被使能时输出反相的数据作为第一数据反相信号；以及
第二开关，被配置为在第二开关使能信号被使能时输出反相的数据作为第二数据反相信号。
技术方案15.如技术方案8所述的半导体存储装置，其中，第一管道锁存块和第二管道锁存块中的每个包括：
开关，被配置为在第一管道输入信号和第二管道输入信号中的每个被使能时接收数据；
锁存单元，被配置为：储存开关的输出信号，以及响应于第一数据反相信号和第二数据反相信号中的每个来反相或保持储存的数据；以及
驱动器，被配置为响应于第一管道输出信号和第二管道输出信号中的每个来放大并输出锁存单元的输出信号。

Claims (10)

1.一种半导体存储装置，包括：
DBI计算块，被配置为执行DBI计算并基于DBI计算的结果来输出DBI结果信号；
反相锁存块，被配置为在DBI使能信号被使能时将数据反相并输出反相的数据；
反相数据选择输出块，被配置为响应于DBI结果信号和管道输入信号来将反相的数据输出作为数据反相信号；以及
管道锁存块，被配置为：接收未反相的数据和反相的数据，并根据DBI计算的结果来将数据和反相的数据中的一种输出。
2.如权利要求1所述的半导体存储装置，其中，反相锁存块在管道输入信号和DBI使能信号被使能时将数据反相并输出反相的数据。
3.如权利要求2所述的半导体存储装置，其中，反相锁存块包括：
数据反相单元，被配置为在DBI使能信号被使能时将数据反相；
锁存时钟发生单元，被配置为产生在管道输入信号被使能时被使能的锁存时钟；以及
数据储存单元，被配置为：在锁存时钟被使能时接收并储存数据反相单元的输出信号，以及将储存的信号输出作为反相的数据。
4.如权利要求1所述的半导体存储装置，其中，当DBI使能信号被使能而管道输入信号被禁止时，反相数据选择输出块响应于DBI结果信号而输出反相的数据作为数据反相信号。
5.如权利要求4所述的半导体存储装置，其中，反相数据选择输出块包括：
开关控制单元，被配置为在DBI使能信号被使能而管道输入信号被禁止时响应于DBI结果信号来产生开关使能信号；以及
开关，被配置为在开关使能信号被使能时输出反相的数据作为数据反相信号。
6.如权利要求1所述的半导体存储装置，其中，管道锁存块在管道输入信号被使能时接收并储存数据，响应于数据反相信号而反相储存的数据或保持储存的数据，以及在管道输出信号被使能时将反相的数据或保持的数据输出。
7.如权利要求6所述的半导体存储装置，其中，管道锁存块包括：
开关，被配置为在管道输入信号被使能时接收数据；
锁存单元，被配置为：储存所述开关的输出信号，以及响应于数据反相信号来反相或保持储存的数据；以及
驱动器，被配置为响应于管道输出信号而放大并输出锁存单元的输出信号。
8.一种半导体存储装置，包括：
DBI计算块，被配置为执行DBI计算并基于DBI计算的结果来输出DBI结果信号；
反相锁存块，被配置为响应于第一管道输入信号、第二管道输入信号和DBI使能信号来将数据反相并输出反相的数据；
反相数据选择输出块，被配置为响应于DBI结果信号、第一管道输入脉冲、第二管道输入脉冲和DBI使能信号来将反相的数据输出作为第一数据反相信号和第二数据反相信号中的一种；
第一管道锁存块，被配置为：响应于第一管道输入信号而接收并储存数据，响应于第一数据反相信号而反相或保持储存的数据，以及响应于第一管道输出信号而将反相的数据或保持的数据输出；以及
第二管道锁存块，被配置为：响应于第二管道输入信号而接收并储存数据，响应于第二数据反相信号而反相或保持储存的数据，以及响应于第二管道输出信号而将反相的数据或保持的数据输出。
9.如权利要求8所述的半导体存储装置，还包括：
脉冲发生块，被配置为：产生在第一管道输入信号被禁止时被使能的第一管道输入脉冲，以及产生在第二管道输入信号被禁止时被使能的第二管道输入脉冲。
10.如权利要求8所述的半导体存储装置，其中，当DBI使能信号被使能时，DBI计算块响应于数据来执行DBI计算。
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