TWI840894B - 存儲電路、數據傳輸電路和記憶體 - Google Patents

Abstract

本公開涉及半導體電路設計領域，特別涉及一種存儲電路、數據傳輸電路和記憶體，包括：平行於數據傳輸區域設置的至少一個存儲結構，每一存儲結構包括在第一方向上相鄰設置的第一存儲陣列和第二存儲陣列，第一存儲陣列與數據傳輸區域的距離小於第二存儲陣列與數據傳輸區域的距離，第一方向為靠近數據傳輸區域的方向；第一存儲陣列中包含讀寫模組和轉發模組，第二存儲陣列中包含讀寫模組，第一存儲陣列基於第一存儲陣列中的讀寫模組與數據傳輸區域進行數據交互，第二存儲陣列基於第二存儲陣列中的讀寫模組和第一存儲陣列中的轉發模組與數據傳輸區域進行數據傳輸，以提高記憶體的讀寫數據傳輸效率，並保證數據傳輸的準確性。

Description

存儲電路、數據傳輸電路和記憶體

本公開涉及半導體電路設計領域，特別涉及存儲電路、數據傳輸電路和記憶體。

動態隨機存儲記憶體（Dynamic Random Access Memory，DRAM）具有數據非揮發性、省電、體積小，以及無機械結構等特性，適宜作為移動設備的存儲設備。

隨著技術的進步，消費者對移動設備的性能要求越來越高，使得存儲設備傳輸速率成為評判存儲設備優良的關鍵參數，如何提高記憶體的數據傳輸效率，是當下技術人員亟待解決的問題。有鑑於此，本發明提出以下技術方案，以解決上述問題。

本公開實施例提供一種存儲電路、數據傳輸電路和記憶體，以提高記憶體的讀寫數據傳輸效率，並保證數據傳輸的準確性。

本公開實施例提供了一種存儲電路，相鄰於數據傳輸區域設置，包括：平行於數據傳輸區域設置的至少一個存儲結構，每一存儲結構包括在第一方向上相鄰設置的第一存儲陣列和第二存儲陣列，第一存儲陣列與數據傳輸區域的距離小於第二存儲陣列與數據傳輸區域的距離，第一方向為靠近數據傳輸區域的方向；第一存儲陣列中包含讀寫模組和轉發模組，第二存儲陣列中包含讀寫模組，第一存儲陣列基於第一存儲陣列中的讀寫模組與數據傳輸區域進行數據交互，第二存儲陣列基於第二存儲陣列中的讀寫模組和第一存儲陣列中的轉發模組與數據傳輸區域進行數據傳輸。

通過轉發模組的設置，對第二存儲陣列的數據讀寫避免了數據經過第一存儲陣列的讀寫模的轉發，從而將第一存儲陣列和第二存儲陣列的數據傳輸路徑分離，後續可以實現交替讀寫第一存儲陣列和第二存儲陣列中的數據，從而減小不同存儲陣列數據讀出延時的差值，避免延遲較長的讀出數據截短延遲較短的讀出數據，提升數據傳輸裕度；另外，通過將第一存儲陣列和第二存儲陣列的數據傳輸路徑分離，在進行數據讀寫的過程中，只需判斷數據屬於寫入過程或讀出過程，即可確認數據的傳輸方向，避免了使用同一數據傳輸路徑時，繁雜的數據通路判斷過程，從而達到更高的數據傳輸速率，和數據傳輸的準確性。

另外，第一存儲陣列和第二存儲陣列中，包括：在第一方向上連續設置的偶數個存儲塊，且相鄰每兩個不重複的存儲塊共用一讀寫模組，讀寫模組設置於對應的兩個存儲塊之間。

另外，存儲塊還包括：在垂於第一方向的第二方向上連續設置的多個存儲子塊，多個存儲子塊共用同一讀寫模組。

另外，第一存儲陣列中的讀寫模組和第二存儲陣列中的讀寫模組共同沿第一方向排列，在垂直於第一方向的第二方向上，轉發模組設置於讀寫模組的相對一側；通過對讀寫模組和轉發模組的規整設置，使得讀寫模組與轉發模組之間的數據傳輸導線可以規整設置，通過最短的數據傳輸導線，降低數據傳輸導線的電阻，提高數據傳輸的速率和準確性。

另外，每一讀寫模組的相對一側設置有一轉發模組；通過多個轉發模組之間近距離傳輸和對數據的多次轉發，降低數據在傳輸過程中出現錯誤的可能性。

另外，讀寫模組、轉發模組與數據傳輸區域之間的數據傳輸導線設置在相鄰電源導線之間，電源導線用於接收和傳輸電源信號，以向第一存儲陣列和第二存儲陣列提供電源信號；將數據傳輸導線設置在電源導線之間，不會額外增大存儲陣列所佔用的版圖面積。

另外，數據傳輸導線包括低位傳輸導線和高位傳輸導線，其中，低位傳輸導線用於傳輸存儲陣列中的低位數據，高位傳輸導線用於傳輸存儲陣列中的高位數據，以進一步提高數據的傳輸效率和數據傳輸的準確性。

本公開實施例還提供了一種數據傳輸電路，設置在數據傳輸區域中，包括：至少兩個數據傳輸結構，每一數據傳輸結構連接至少一個上述實施例提供的存儲電路，用於存儲電路的數據讀寫；每一數據傳輸結構包括存儲傳輸端、匯流排傳輸端和交互傳輸端，其中，存儲傳輸端用於連接存儲電路，匯流排傳輸端用於連接數據匯流排，交互傳輸端用於連接另一數據傳輸結構；從存儲傳輸端輸入的數據，通過匯流排傳輸端輸出或通過交互傳輸端輸出；從匯流排傳輸端輸入的數據，通過存儲傳輸端輸出或通過交互傳輸端輸出；從交互傳輸端輸入的數據，通過匯流排傳輸端輸出或通過存儲傳輸端輸出，其中，從交互傳輸端輸入的數據為另一數據傳輸結構中的匯流排傳輸端或存儲傳輸端輸入的數據；控制模組，連接數據傳輸結構，並接收所屬記憶體提供的輸入控制信號和調整控制信號，控制模組被配置為，基於調整控制信號對輸入控制信號進行延遲輸出，以生成對應於輸入控制信號的輸出控制信號，輸入控制信號和輸出控制信號用於指示數據傳輸結構的數據傳輸路徑。

另外，數據傳輸結構，包括：輸入單元，用於接收至少一個輸入數據和輸入控制信號，被配置為，基於輸入控制信號，輸出輸入控制信號對應的輸入數據；輸出單元，用於接收輸入單元輸出的輸入數據和至少一個輸出控制信號，被配置為，基於輸出控制信號表徵的有效端口輸出輸入數據；鎖存單元，連接輸出單元，用於鎖存輸出單元輸出的輸入數據。

另外，輸入單元，包括：多個輸入控制器，每一輸入控制器對應於存儲傳輸端、匯流排傳輸端或交互傳輸端；每一輸入控制器用於接收對應存儲傳輸端、匯流排傳輸端或交互傳輸端的輸入數據和輸入控制信號；輸入控制器被配置為，基於輸入控制信號導通，以輸出輸入數據。

另外，輸出單元，包括：多個輸出控制器，每一輸出控制器對應於存儲傳輸端、匯流排傳輸端或交互傳輸端；每一輸出控制器用於接收對應存儲傳輸端、匯流排傳輸端或交互傳輸端的輸入單元輸出的輸入數據和輸出控制信號；輸出控制器被配置為，基於輸出控制信號導通，以輸出輸入數據。

另外，數據傳輸結構，還包括：輸入選擇單元，用於接收至少一個輸入控制信號，被配置為，生成對應於輸入控制信號的選通脈衝，選通脈衝與輸入控制信號表徵的有效端口相對應，且選通脈衝與輸入控制信號之間具有選擇延時；觸發單元，時鐘端連接輸入選擇單元，輸入端連接輸入單元，輸出端連接輸出單元，被配置為，基於選通脈衝，將輸入端接收的輸入數據傳輸至輸出端。

另外，輸入選擇單元，包括：觸發子單元，用於接收至少一個輸入控制信號，若接收到輸入控制信號，生成指示信號；延遲子單元，連接觸發子單元，用於對指示信號進行延時；轉換子單元，連接延遲子單元，用於將延時後的指示信號轉換為選通脈衝。

另外，數據傳輸結構，還包括：反相單元，設置在觸發單元和輸入單元之間，被配置為，基於反相控制信號，輸出輸入數據，或將輸入數據反相後輸出。

另外，反相單元，包括：翻轉控制子單元，用於接收反相控制信號，並基於反相控制信號生成第一控制信號和第二控制信號；第一選擇子單元和第二選擇子單元，並聯後輸入端用於接收輸入數據，輸出端連接觸發單元；第一選擇子單元被配置為，基於第一控制信號導通，將輸入數據反相後輸出；第二選擇子單元被配置為，基於第二控制信號導通，將輸入數據輸出。

另外，存儲傳輸端包括：第一傳輸端、第二傳輸端、第三傳輸端和第四傳輸端；匯流排傳輸端包括：第五傳輸端和第六傳輸端；交互傳輸端包括：第七傳輸端和第八傳輸端；第一傳輸端、第二傳輸端與第三傳輸端、第四傳輸端分別連接第一存儲陣列和第二存儲陣列，且第一傳輸端和第三傳輸端用於傳輸低比特位數據，第二傳輸端和第四傳輸端用於傳輸高比特位數據；第五傳輸端和第六傳輸端用於所屬數據傳輸結構與數據匯流排之間的數據交互傳輸；第七傳輸端和第八傳輸端用於兩個數據傳輸結構之間的數據交互傳輸。

另外，第五傳輸端用於所屬數據傳輸結構與數據匯流排之間的數據交互傳輸；第六傳輸端用於所屬數據傳輸結構向數據匯流排的單向數據傳輸。

本公開實施例還提供了一種記憶體，採用上述實施例提供的存儲電路進行存儲陣列的設置，以提高記憶體的讀寫數據傳輸效率，並保證數據傳輸的準確性。

隨著技術的進步，消費者對移動設備的性能要求越來越高，使得存儲設備傳輸速率成為評判存儲設備優良的關鍵參數，如何提高記憶體的數據傳輸效率，是當下技術人員亟待解決的問題。

本公開一實施例提供了一種存儲電路，以提高記憶體的讀寫數據傳輸效率，並保證數據傳輸的準確性。

本領域的普通技術人員可以理解，在本公開各實施例中，為了使讀者更好地理解本公開而提出了許多技術細節。但是，即使沒有這些技術細節和基於以下各實施例的種種變化和修改，也可以實現本公開所要求保護的技術方案。以下各個實施例的劃分是為了描述方便，不應對本公開的具體實現方式構成任何限定，各個實施例在不矛盾的前提下可以相互結合，相互引用。

第1圖為本實施例提供的存儲電路的虛擬結構示意圖，第2圖為本實施例提供的存儲電路的一種具體結構示意圖，第3圖為本實施例提供的存儲電路的另一種具體結構示意圖，以下結合附圖對本實施例提供的存儲電路作進一步詳細說明，具體如下：

參考第1圖，存儲電路，相鄰於數據傳輸區域100設置，包括：

平行於數據傳輸區域100設置的至少一個存儲結構400，每一存儲結構400包括：在第一方向X上相鄰設置的第一存儲陣列401和第二存儲陣列402，其中，第一方向X為靠近數據傳輸區域100的方向，且第一存儲陣列401與數據傳輸區域100的距離小於第二存儲陣列402與數據傳輸區域100的距離，即在同一存儲結構400中，第一存儲陣列401靠近數據傳輸區域100設置，第二存儲陣列402遠離數據傳輸區域100設置。

對於第一存儲陣列401，包括：讀寫模組410和轉發模組420，第一存儲陣列401基於第一存儲陣列401中的讀寫模組410與數據傳輸區域進行數據交互；對於第二存儲陣列402，包括：讀寫模組410，第二存儲陣列402基於第二存儲陣列402中的讀寫模組410和第一存儲陣列401中的轉發模組420與數據傳輸區域100進行數據交互。

即本公開實施例中，讀寫模組410用於與所屬存儲陣列中存儲單元的直接交互，在數據讀寫過程中，從數據傳輸區域100寫入的輸入，通過存儲陣列中的多個讀寫模組410進行傳遞，從而實現對存儲陣列中不同存儲單元的寫入；而對於與數據傳輸區域100距離較遠的存儲陣列，通過在與數據傳輸區域100距離較近的存儲陣列中設置轉發模組420，實現將數據快速且準確地傳遞至相應存儲陣列。

具體地，通過轉發模組420的設置，對第二存儲陣列402的數據讀寫避免了數據經過第一存儲陣列401的讀寫模組410的轉發，從而將第一存儲陣列401和第二存儲陣列402的數據傳輸路徑分離，後續可以實現交替讀寫第一存儲陣列401和第二存儲陣列402中的數據，從而減小不同存儲陣列數據讀出延時的差值，避免延遲較長的讀出數據截短延遲較短的讀出數據，提升數據傳輸裕度；另外，通過將第一存儲陣列401和第二存儲陣列402的數據傳輸路徑分離，在進行數據讀寫的過程中，只需判斷數據屬於寫入過程或讀出過程，即可確認數據的傳輸方向，避免了使用同一數據傳輸路徑時，繁雜的數據通路判斷過程，從而達到更高的數據傳輸速率，和數據傳輸的準確性。

參考第2圖，在本實施例中，第一存儲陣列401和第二存儲陣列402中，包括：在第一方向X上連續設置的偶數個存儲塊430，且相鄰每兩個不重複的存儲塊共用一讀寫模組410，讀寫模組設置於對應的兩個存儲塊430之間。

具體地，每一存儲塊430中包括多個存儲單元，存儲塊430通過相鄰設置的讀寫模組410進行數據讀寫；更具體地，存儲塊430中包括多根字線和多根位線，每一存儲單元都對應有一字線和一位線，通過導通特定字線和位線，以使存儲塊430中的目標存儲單元連接讀寫模組410，從而實現讀寫模組410對存儲塊430中不同存儲單元的數據讀寫。

參考第2圖和第3圖，在一些實施例中，第一存儲陣列401中的讀寫模組410和第二存儲陣列402中的讀寫模組共同沿第一方向X排列，在垂直於第一方向X的第二方向上，轉發模組420設置於讀寫模組410的相對一側。通過對讀寫模組410和轉發模組的規整設置，使得讀寫模組410與轉發模組420之間的數據傳輸導線可以規整設置，通過最短的數據傳輸導線，降低數據傳輸導線的電阻，提高數據傳輸的速率和準確性。

進一步地，在本實施例中，每一讀寫模組410的相對一側設置有轉發模組420，通過多個轉發模組420之間近距離傳輸和對數據的多次轉發，降低數據在傳輸過程中出現錯誤的可能性。

需要說明的是，本實施例附圖中每一讀寫模組410的相對一側都設置有轉發模組420並不構成對本實施例的限定，在其他實施例中，可以相應減少轉發模組的數量，仍可實現上述技術效果。

在具體的電路設計中，讀寫模組410、轉發模組420與數據傳輸區域100之間的數據傳輸導線設置在相鄰電源導線之間，電源導線用於接收和傳輸電源信號，以向第一存儲陣列401和第二存儲陣列402提供電源信號。

具體地，第一存儲陣列401和第二存儲陣列402中各存儲單元的數據讀寫過程都需要進行充放電的過程，而對存儲單元的充電需要借助記憶體的內部電源，即在存儲單元版圖的設計過程中，需要設置相應的電源網路以連接內部電源，電源網路包括沿不同方向延伸的電源導線，將數據傳輸導線設置在電源導線之間，可以利用電源導線作為遮罩線，抑制相鄰數據傳輸導線之間的數據干擾，同時無需增加額外的遮罩線，無需增加額外的版圖。

另外，在一些實施例中，參考第2圖和第3圖，數據傳輸導線還包括低位傳輸導線和高位數據導線，其中，地位傳輸導線用於傳輸存儲陣列中的地位數據，高位傳輸導線用於傳輸存儲陣列中的高位數據。

在一個例子中，若存儲陣列一次傳輸16bit數據，此時，低位傳輸導線用於傳輸第1~8bit的數據，高位傳輸導線用於傳輸9~16bit數據。另外，在一些實施例中，若存儲陣列一次傳輸8bit數據，此時低位傳輸導線和高位傳輸導線用於傳輸不同存儲陣列存儲的數據，即將低位傳輸導線和高位傳輸導線作為並列的數據傳輸導線進行數據傳輸，以進一步提高數據的傳輸效率和數據傳輸的準確性。

在一些實施例中，參考第3圖，存儲塊430還包括：在垂直於第一方向X的第二方向上連續設置的多個存儲子塊440，多個存儲子塊440共用同一讀寫模組410，即在平行於數據傳輸區域100方向上設置的屬於同一存儲塊430的多個存儲子塊440共用相鄰設置的讀寫模組410。

需要說明的是，本實施例以一個存儲結構400中僅包含第一存儲陣列401和第二存儲陣列402為例進行距離說明；在實際應用中，存儲結構400中還可以包括第三存儲陣列，此時在第一存儲陣列和第二存儲陣列中設置相應的轉發模組420，從而實現第三存儲陣列的數據讀寫；相應地，還可以繼續設置第四存儲陣列等；即為每一存儲陣列都設置不同的數據傳輸路徑的具體實施方案，都應該屬於本專利的保護範圍。

需要說明的是，本實施例以平行設置的一個存儲結構400進行舉例說明並不構成對本實施例的限定，在其他實施例中，在第一方向X上還包括多個存儲結構，且每個存儲結構的數據傳輸方式與上述舉例說明的存儲結構相同。

本實施例通過轉發模組420的設置，對第二存儲陣列402的數據讀寫避免了數據經過第一存儲陣列401的讀寫模組410的轉發，從而將第一存儲陣列401和第二存儲陣列402的數據傳輸路徑分離，後續可以實現交替讀寫第一存儲陣列401和第二存儲陣列402中的數據，從而減小不同存儲陣列數據讀出延時的差值，避免延遲較長的讀出數據截短延遲較短的讀出數據，提升數據傳輸裕度；另外，通過將第一存儲陣列401和第二存儲陣列402的數據傳輸路徑分離，在進行數據讀寫的過程中，只需判斷數據屬於寫入過程或讀出過程，即可確認數據的傳輸方向，避免了使用同一數據傳輸路徑時，繁雜的數據通路判斷過程，從而達到更高的數據傳輸速率，和數據傳輸的準確性。

本實施例中所涉及到的各單元均為邏輯單元，在實際應用中，一個邏輯單元可以是一個物理單元，也可以是一個物理單元的一部分，還可以以多個物理單元的組合實現。此外，為了突出本公開的創新部分，本實施例中並沒有將與解決本公開所提出的技術問題關係不太密切的單元引入，但這並不表明本實施例中不存在其他的單元。

需要說明的是，上述實施例所提供的存儲電路中所揭露的特徵，在不衝突的情況下可以任意組合，可以得到新的存儲電路實施例。

本公開另一實施例提供一種數據傳輸電路，以提高記憶體的讀寫數據傳輸效率。

第4圖為本實施例提供的數據傳輸電路的結構示意圖，第5圖為本實施例提供的控制模組的具體結構示意圖，第6圖為本實施例提供的數據傳輸結構的一種具體連接方式示意圖，第7圖為本實施例提供的數據讀出時數據傳輸結構的具體結構示意圖，第8圖為本實施例提供的數據寫入時數據傳輸結構的具體結構示意圖，以下結合附圖對本實施例提供的數據傳輸電路作進一步詳細說明，具體如下：

參考第4圖，數據傳輸電路，設置在數據傳輸區域100中，包括：

至少兩個數據傳輸結構101，每一數據傳輸結構連接至少一個上述實施例提供的存儲電路，用於存儲電路的數據讀寫；

每一數據傳輸結構包括存儲傳輸端111、匯流排傳輸端112和交互傳輸端113，其中，存儲傳輸端111用於連接存儲區域102，匯流排傳輸端112用於連接數據匯流排103，交互傳輸端113用於連接另一數據傳輸結構的交互傳輸端113。

其中，從存儲傳輸端111輸入的數據，通過匯流排傳輸端112輸出或通過交互傳輸端113輸出，從匯流排傳輸端112輸入的數據，通過存儲傳輸端111輸出或者通過交互傳輸端113輸出，從交互傳輸端113輸入的數據，通過匯流排傳輸端112輸出或通過存儲傳輸端111輸出，從交互傳輸端113輸入的數據為另一數據傳輸結構101中的匯流排傳輸端112或存儲傳輸端111輸入的數據。

控制模組104，連接數據傳輸結構101，並接收所屬記憶體提供的輸入控制信號和調整控制信號。

參考第4圖，並結合第5圖，控制模組104被配置為，基於調整控制信號，對輸入控制信號進行延遲輸出，以生成對應於輸入控制信號的輸出控制信號，輸入控制信號和輸出控制信號用於指示數據傳輸結構101的數據傳輸路徑。

其中，調整控制信號基於數據傳輸電路所屬記憶體生成，用於控制相應輸入控制信號和輸出控制信號之間的延遲。

通過控制模組104控制兩個數據傳輸結構101的數據傳輸路徑，使得不同的數據傳輸結構交替傳輸數據，對應同一數據傳輸結構101，可以實現不同存儲區域102的數據傳輸，通過多路數據的交替傳輸，使得數據傳輸更加緊湊，從而提高記憶體的數據傳輸效率。

需要說明的是，在其他實施例中，數據傳輸結構的數量可以為任意大於2的偶數，兩兩數據傳輸結構之間構成上述數據傳輸電路，從而實現對記憶體數據傳輸效率的進一步提高。

具體地，輸入控制信號與輸出控制信號之間的信號延遲由調整控制信號控制，有利於避免輸出端相對於預設時序提前打開或延後打開，保證數據傳輸結構準確輸出對應的輸入數據。在一些實施例中，參考第4圖和第6圖，存儲傳輸端111包括：第一傳輸端A、第二傳輸端B、第三傳輸端C和第四傳輸端D；匯流排傳輸端112包括：第五傳輸端E和第六傳輸端F；交互傳輸端113包括：第七傳輸端G和第八傳輸端H。

第一傳輸端A、第二傳輸端B與第三傳輸端C、第四傳輸端D連接所屬記憶體的不同存儲區域102，且第一傳輸端A和第三傳輸端C用於傳輸低位數據，第二傳輸端B和第四傳輸端D用於傳輸高位數據；第五傳輸端E和第六傳輸端F用於所屬數據傳輸結構101與數據匯流排103之間的數據交互傳輸；第七傳輸端G和第八傳輸端H用於兩個數據傳輸結構101之間的數據交互傳輸。

需要說明的是，對於第一傳輸端A和第二傳輸端B，可以用於傳輸同一數據的高位數據和低位數據，例如對於16位數據的傳輸，第一傳輸端A用於傳輸低8位的數據，第二傳輸端B用於傳輸高8位的數據；第一傳輸端A和第二傳輸端B也可以用於傳輸不同數據，例如，對於8位數據的傳輸，第一傳輸端A和第二傳輸端B用於傳輸不同的數據。

進一步地，在一些實施例中，第五傳輸端E用於所屬數據傳輸結構101與數據匯流排103之間的數據交互傳輸，第六傳輸端F用於所屬數據傳輸結構101向數據匯流排103的單向數據傳輸；通過對第五傳輸端E和第六傳輸端F的特殊設置，使得數據由數據匯流排103輸入數據傳輸結構101時，只能通過第五傳輸端E進行數據輸入，通過在第五傳輸端E設置ECC模組即可完成對數據的片上ECC（on die ECC）的檢測，並不會額外增加使用上述數據傳輸電路進行數據傳輸時，進行ECC檢測所需的電路版圖設置。

在一些實施例中，參考第5圖並且結合第6圖，輸入控制信號包括：Sel A、Sel B、Sel C、Sel D、Sel E、Sel F、Sel G和Sel H；輸出控制信號包括：Drv A、Drv B、Drv C、Drv D、Drv E、Drv F、Drv G和Drv H。

其中，第一傳輸端A對應的輸入控制信號為Sel A，輸出控制信號為Drv A；第二傳輸端B對應的輸入控制信號為Sel B，輸出控制信號為Drv B；第三傳輸端C對應的輸入控制信號為Sel C，輸出控制信號為Drv C；第四傳輸端D對應的輸入控制信號為Sel D，輸出控制信號為Drv D；第五傳輸端E對應的輸入控制信號為Sel E，輸出控制信號為Drv E；第六傳輸端F對應的輸入控制信號為Sel F，輸出控制信號為Drv F；第七傳輸端G對應的輸入控制信號為Sel G，輸出控制信號為Drv G；第八傳輸端H對應的輸入控制信號為Sel H，輸出控制信號為Drv H。

參考第4圖和第6圖，從存儲傳輸端111輸入的數據，通過匯流排傳輸端112輸出或通過交互傳輸端113輸出，即從第一傳輸端A、第二傳輸端B、第三傳輸端C和第四傳輸端D讀出的數據，可以通過第五傳輸端E和第六傳輸端F讀出或通過第七傳輸端G和第八傳輸端H讀出。

從匯流排傳輸端112輸入的數據，通過存儲傳輸端111輸出或者通過交互傳輸端113輸出，即從第五傳輸端E寫入的數據，可以通過第一傳輸端A、第二傳輸端B、第三傳輸端C和第四傳輸端D寫入或通過第七傳輸端G和第八傳輸端H寫入。

從交互傳輸端113輸入的數據，通過匯流排傳輸端112輸出或通過存儲傳輸端111輸出，即從第七傳輸端G和第八傳輸端H輸入的數據，可以通過第一傳輸端A、第二傳輸端B、第三傳輸端C和第四傳輸端D寫入或通過第五傳輸端E和第六傳輸端F讀出。

參考第7圖和第8圖，數據傳輸結構101，包括：輸入單元201，用於接收至少一個輸入數據和輸入控制信號，被配置為，基於輸入控制信號，輸出輸入控制信號對應的輸入數據。

輸出單元203，用於接收輸入單元201輸出的輸入數據和至少一個輸出控制信號，被配置為，基於輸出控制信號表徵的有效端口輸出輸入數據。

鎖存單元204，連接輸出單元203，用於鎖存輸出單元203輸出的輸入數據。

輸入單元201包括：多個輸入控制器211，每一輸入控制器211對應於存儲傳輸端111、匯流排傳輸端112或交互傳輸端113；每一輸入控制器211用於接收對應的存儲傳輸端111、匯流排傳輸端112或交互傳輸端113的輸入數據和輸入控制信號，輸入控制器211被配置為，基於輸入控制信號導通對應的端口，以輸出對應端口的輸入數據。

具體地，對於數據的讀出，參考第7圖，讀出數據通過第一傳輸端A、第二傳輸端B、第三傳輸端C或第四傳輸端D讀出該數據傳輸結構101所連接的存儲區域的數據，也可以通過第七傳輸端G和第八傳輸端H讀出另一數據傳輸結構101所連接的存儲區域的數據。

其中，第一傳輸端A的輸入數據Data A連接一輸入控制器211，該輸入控制器通過輸入控制信號Sel A控制，當接收到輸入控制信號Sel A，輸出第一傳輸端A的輸入數據Data A；第二傳輸端B的輸入數據Data B連接一輸入控制器211，該輸入控制器通過輸入控制信號Sel B控制，當接收到輸入控制信號Sel B，輸出第二傳輸端B的輸入數據Data B；第三傳輸端C的輸入數據Data C連接一輸入控制器211，該輸入控制器通過輸入控制信號Sel C控制，當接收到輸入控制信號Sel C，輸出第三傳輸端C的輸入數據Data C；第四傳輸端D的輸入數據Data D連接一輸入控制器211，該輸入控制器211通過輸入控制信號Sel D控制，當接收到輸入控制信號Sel D，輸出第四傳輸端D的輸入數據Data D；第七傳輸端G的輸入數據Data G連接一輸入控制器211，該輸入控制器211通過輸入控制信號Sel G控制，當接收到輸入控制信號Sel G，輸出第七傳輸端G的輸入數據Data G；第八傳輸端H的輸入數據Data H連接一輸入控制器211，該輸入控制器211通過輸入控制信號Sel H控制，當接收到輸入控制信號Sel H，輸出第八傳輸端H的輸入數據Data H。

具體地，對於數據的寫入，參考第8圖，寫入數據通過第五傳輸端E寫入該數據傳輸結構101，也可以通過第七傳輸端G和第八傳輸端H寫入另一數據傳輸結構101所接收的寫入數據。

其中，第五傳輸端E的輸入數據Data E連接一輸入控制器211，該輸入控制器211通過輸入控制信號Sel E控制，當接收到輸入控制信號Sel E，輸出第五傳輸端E的輸入數據Data E；第七傳輸端G的輸入數據Data G連接一輸入控制器211，該輸入控制器211通過輸入控制信號Sel G控制，當接收到輸入控制信號Sel G，輸出第七傳輸端G的輸入數據Data G；第八傳輸端H的輸入數據Data H連接一輸入控制器211，該輸入控制器211通過輸入控制信號Sel H控制，當接收到輸入控制信號Sel H，輸出第八傳輸端H的輸入數據Data H。

在一些實施例中，還包括遮罩單元202，用於根據第五傳輸端E的輸入數據Data E生成遮罩數據DM，遮罩數據DM通過第五傳輸端E對應的輸入控制器211進行數據輸入，以實現對數據匯流排103上數據的選擇輸入。

具體地，記憶體包含數據遮罩功能和數據反轉功能，當數據遮罩有效時，對應的8位數據不寫入，當寫入的8位數據中1占多數時，若傳輸通路傳0更省電，則對寫入的8位數據進行反轉。在同時開啟數據遮罩（data mask，DM）和數據反轉（databus inversion，DBI）功能時，由於數據遮罩信號和數據反轉信號都需要利用到同一數據端口，因此只能擇一輸入，本公開選擇輸入數據反轉信號，也就是說，在進行數據寫入時，輸入數據和數據反轉信號一同傳輸至數據傳輸結構，當數據反轉信號有效時，表徵同步輸入的輸入數據Data E需要進行反轉，由於如果不寫入輸入數據Data E就沒有進行反轉的必要，因此，數據反轉信號有效還表徵輸入數據Data E需要寫入；當數據反轉信號無效時，若輸入數據為正常輸入，則輸入數據中0應當占多數，也就是說，當數據反轉信號無效時，需要檢測輸入數據中0是否占半數或半數以上，若占半數或半數以上，則不經過數據反轉且正常輸入，若0占少數且1占多數，則說明此時輸入數據表徵的是數據遮罩信號有效，遮罩對應的8位輸入數據，不存入存儲陣列中。

也就是說，當數據反轉信號有效時，第五傳輸端E接收待寫入的8位原始數據，反相單元207接收反相控制信號DBI，此時的反相控制信號DBI表徵數據翻轉信號有效，例如反相控制信號DBI為1，並將輸入單元201輸入的數據進行翻轉以輸出至輸出單元203；當數據反轉信號無效時，根據Data E的內容確定第五傳輸端E接收待寫入的8位原始數據或者遮罩數據DM，具體的，當數據反轉信號無效時，通過遮罩單元202對輸入輸出Data E進行編譯，判斷數據遮罩信號是否有效（假設有效為1，無效為0），若數據遮罩DM表徵有效，則說明8位原始數據無需寫入，此時第五傳輸端E接收遮罩數據DM，若數據遮罩DM表徵無效，則說明8位原始數據需要寫入，此時第五傳輸端E接收輸入數據Data E。

需要說明的是，任一數據傳輸結構僅對對應的第五傳輸端E輸入的數據進行反相，即進行數據寫入時，翻轉控制子單元221接收反相控制信號DBI只會是輸入數據Data E對應的反相控制信號，而不會是輸入數據Data G和Data H對應的反相控制信號。這是因為對於第七輸入端Sel G和第八輸入端Sel H輸入的數據，即數據匯流排103通過另一數據傳輸結構輸入的數據，此時輸入數據在另一數據傳輸結構的反相單元207中已完成上述數據反相過程。

輸出單元203包括：多個輸出控制器212，每一輸出控制器212對應於存儲傳輸端111、匯流排傳輸端112或交互傳輸端113；每一輸出控制器212用於接收對應的存儲傳輸端111、匯流排傳輸端112或交互傳輸端113的輸入數據和輸出控制信號，輸出控制器212被配置為，基於輸出控制信號導通，以輸出輸入數據。

具體地，對於數據的讀出，參考第7圖，讀出數據通過第五傳輸端E或第六傳輸端F讀出至數據匯流排103，也可以通過第七傳輸端G和第八傳輸端H讀出至另一數據傳輸結構101，最終通過另一數據傳輸結構101對應的第五傳輸端E或第六傳輸端F讀出至對應的另一數據匯流排103。

其中，連接第五傳輸端E的輸出控制器212通過輸出控制信號Drv E控制，當接收到輸出控制信號Drv E，將數據通過第五傳輸端E輸出；連接第七傳輸端G的輸出控制器212通過輸出控制信號Drv G控制，當接收到輸出控制信號Drv G，將數據通過第七傳輸端G輸出；連接第八傳輸端H的輸出控制器212通過輸出控制信號Drv H控制，當接收到輸出控制信號Drv H，將數據通過第八傳輸端H輸出。

具體地，對於數據的寫入，參考第8圖，寫入數據通過第一傳輸端A、第二傳輸端B、第三傳輸端C或第四傳輸端D寫入該數據傳輸結構101所連接的存儲區域，也可以通過第七傳輸端G和第八傳輸端H寫入另一數據傳輸結構101所連接的存儲區域。

其中，連接第一傳輸端A的輸出控制器212通過輸出控制信號Drv A控制，當接收到輸出控制信號Drv A，將數據通過第一傳輸端A輸出；連接第二傳輸端B的輸出控制器212通過輸出控制信號Drv B控制，當接收到輸出控制信號Drv B，將數據通過第二傳輸端B輸出；連接第三傳輸端C的輸出控制器212通過輸出控制信號Drv C控制，當接收到輸出控制信號Drv C，將數據通過第三傳輸端C輸出；連接第四傳輸端D的輸出控制器212通過輸出控制信號Drv D控制，當接收到輸出控制信號Drv D，將數據通過第四傳輸端D輸出；連接第七傳輸端G的輸出控制器212通過輸出控制信號Drv G控制，當接收到輸出控制信號Drv G，將數據通過第七傳輸端G輸出；連接第八傳輸端H的輸出控制器212通過輸出控制信號Drv H控制，當接收到輸出控制信號Drv H，將數據通過第八傳輸端H輸出。

在本實施例中，鎖存單元204包括：首尾相連的第一反相器214和第二反相器213，且第一反相器214的輸入端和第二反相器213的輸出端與輸出單元203的輸出端並聯，通過鎖存單元204與輸出單元203的輸出端並聯，以實現對輸出單元203輸出數據的保存；需要說明的是，在其他實施例中，鎖存單元包括：首尾相連的第一反相器和第二反相器，且第一反相器和輸入端和第二反相器的輸出端與輸入單元的輸出端口串聯，通過鎖存單元與輸出單元的輸出端串聯，以實現對輸出單元輸出數據的反相鎖存，後續通過串聯反相器，以實現出輸出單元輸出數據的保存。

在一些實施例中，還通過對數據的輸入進行延遲，以進一步保證數據在多路傳輸過程中的準確性。

具體地，數據傳輸結構，參考第7圖和第8圖，還包括：輸入選擇單元205和觸發單元206。

其中，輸入選擇單元205，用於接收至少一個輸入控制信號，被配置為，生成對應於輸入控制信號的選通脈衝，選通脈衝與輸入控制信號表徵的有效端口相對應，且選通脈衝與輸入控制信號之間具有選擇延時；觸發單元206，時鐘端連接輸入選擇單元205，輸入端連接輸入單元201，輸出端連接輸出單元203，被配置為，基於選通脈衝，將輸入端接收的輸入數據傳輸至輸出端。

輸入選擇單元205，包括：觸發子單元215，用於接收至少一個輸入控制信號，若接收到輸入控制信號，生成指示信號；延遲子單元216，連接觸發子單元215，用於對指示信號進行延時；轉換子單元217，連接延遲子單元216，用於將延時後的指示信號轉換為選通脈衝。

通過延遲子單元216對指示信號進行延遲，保證數據傳輸結構準確輸出對應的輸入數據；延遲子單元216的具體延時參數基於所屬記憶體設定，在一些實施例中，延遲子單元216的具體延時參數可以通過工作人員進行調配。

在本實施例中觸發子單元215通過或門實現，在數據讀出時，參考第7圖，輸入控制信號Sel A、Sel B、Sel C、Sel D、Sel G或Sel H輸入觸發子單元215中，觸發子單元215基於輸入控制信號Sel A、Sel B、Sel C、Sel D、Sel G或Sel H的有效電平生成指示信號，指示信號經過延遲子單元216延時後，由轉換子單元217轉換為選通脈衝以驅動觸發單元206；在數據寫入時，參考第5圖，輸入控制信號Sel E、Sel G或Sel H輸入觸發子單元215中，觸發子單元215基於輸入控制信號Sel E、Sel G或Sel H的有效電平生成指示信號，指示信號經過延遲子單元216延時後，由轉換子單元217轉換為選通脈衝以驅動觸發單元206。

在一些實施例中，觸發單元由D觸發器構成。

在一些實施例中，數據傳輸結構101還包括：反相單元207，設置在觸發單元206和輸入單元201之間，被配置為，基於反相控制信號，輸出輸入數據，或者將輸入數據反相後輸出。

通過將數據量化後輸出反相控制信號，通過反相單元對數據直接輸出或反相後輸出，以降低數據傳輸結構101的數據能耗；具體地，由於數據傳輸時低電平的耗能較少，通過低電平傳輸數據能夠節省能耗，通過對數據進行量化，若數據中的高電平數據多於低電平數據，則通過反相控制信號控制數據反相後傳輸；若數據中的高電平數據少於低電平數據，則通過反相控制信號控制數據直接傳輸。

參考第7圖和第8圖，反相單元207包括：翻轉控制子單元221，用於接收反相控制信號，並基於反相控制信號生成第一控制信號和第二控制信號；第一選擇子單元222和第二選擇子單元223，並聯後輸入端用於接收輸入數據，輸出端連接觸發單元206；第一選擇子單元222被配置為，基於第一控制信號導通，將輸入數據反相後輸出；第二選擇子單元223被配置為，基於第二控制信號導通，將輸入數據直接輸出。

需要說明的是，第一控制信號和第二控制信號可以作為兩個信號來驅動第一選擇子單元222和第二選擇子單元223，也可以作為同一信號的高低電平來驅動第一選擇子單元222和第二選擇子單元223。

參考第7圖，在一些實施例中，反相單元207還包括：判斷子單元224，用於接收輸入數據並基於輸入數據生成反相控制信號。

本實施例通過控制模組104控制兩個數據傳輸結構101的數據傳輸路徑，使得不同的數據傳輸結構交替傳輸數據，對應同一數據傳輸結構101，可以實現不同存儲區域102的數據傳輸，通過多路數據的交替傳輸，使得數據傳輸更加緊湊，從而提高記憶體的數據傳輸效率。

需要說明的是，本實施例中提到的信號驅動方式中是以信號是否存在為例進行的描述，在具體的應用中，可以根據信號是否存在進行驅動，也可以根據信號的高低電平進行驅動，即信號存在，根據信號的電平是否為有效電平進行驅動。

本實施例中所涉及到的各單元均為邏輯單元，在實際應用中，一個邏輯單元可以是一個物理單元，也可以是一個物理單元的一部分，還可以以多個物理單元的組合實現。此外，為了突出本公開的創新部分，本實施例中並沒有將與解決本公開所提出的技術問題關係不太密切的單元引入，但這並不表明本實施例中不存在其他的單元。

需要說明的是，上述實施例所提供的數據傳輸電路中所揭露的特徵，在不衝突的情況下可以任意組合，可以得到新的數據傳輸電路實施例。

本公開又一實施例提供一種記憶體，採用上述實施例提供的存儲電路進行存儲陣列的設置，以提高記憶體的讀寫數據傳輸效率，並保證數據傳輸的準確性。

在一些實施例中，記憶體為動態隨機存取記憶體DRAM晶片，其中，動態隨機存取記憶體DRAM晶片的記憶體符合DDR2記憶體規格。

在一些實施例中，記憶體為動態隨機存取記憶體DRAM晶片，其中，動態隨機存取記憶體DRAM晶片的記憶體符合DDR3記憶體規格。

在一些實施例中，記憶體為動態隨機存取記憶體DRAM晶片，其中，動態隨機存取記憶體DRAM晶片的記憶體符合DDR4記憶體規格。

在一些實施例中，記憶體為動態隨機存取記憶體DRAM晶片，其中，動態隨機存取記憶體DRAM晶片的記憶體符合DDR5記憶體規格。

本領域的普通技術人員可以理解，上述各實施例是實現本公開的具體實施例，而在實際應用中，可以在形式上和細節上對其作各種改變，而不偏離本公開的精神和範圍。

100:數據傳輸區域 101:數據傳輸結構 102:存儲區域 103:數據匯流排 104:控制模組 111:存儲傳輸端 A:第一傳輸端 B:第二傳輸端 C:第三傳輸端 D:第四傳輸端 112:匯流排傳輸端 E:第五傳輸端 F:第六傳輸端 113:交互傳輸端 G:第七傳輸端 H:第八傳輸端 201:輸入單元 202:遮罩單元 203:輸出單元 204:鎖存單元 205:輸入選擇單元 206:觸發單元 207:反相單元 211:輸入控制器 212:輸出控制器 213:第二反相器 214:第一反相器 215:觸發子單元 216:延遲子單元 217:轉換子單元 221:翻轉控制子單元 222:第一選擇子單元 223:第二選擇子單元 224:判斷子單元 400:存儲結構 401:第一存儲陣列 402:第二存儲陣列 410:讀寫模組 420:轉發模組 430:存儲塊 440:存儲子塊

一個或多個實施例通過與之對應的附圖中的圖片進行示例性說明，這些示例性說明並不構成對實施例的限定，除非有特別申明，附圖中的圖不構成比例限制；為了更清楚地說明本公開實施例或傳統技術中的技術方案，下面將對實施例中所需要使用的附圖作簡單地介紹，顯而易見地，下面描述中的附圖僅僅是本公開的一些實施例，對於本領缺普通技術人員來講，在不付出創造性勞動的前提下，還可以根據這些附圖獲得其他的附圖。

第1圖為本公開一實施例提供的存儲電路的虛擬結構示意圖； 第2圖為本公開一實施例提供的存儲電路的一種具體結構示意圖； 第3圖為本公開一實施例提供的存儲電路的另一種具體結構示意圖； 第4圖為本公開另一實施例提供的數據傳輸電路的結構示意圖； 第5圖為本公開另一實施例提供的控制模組的具體結構示意圖； 第6圖為本公開另一實施例提供的數據傳輸結構的一種具體連接方式示意圖； 第7圖為本公開另一實施例提供的數據讀出時數據傳輸結構的具體結構示意圖； 第8圖為本公開另一實施例提供的數據寫入時數據傳輸結構的具體結構示意圖。

100:數據傳輸區域

400:存儲結構

401:第一存儲陣列

402:第二存儲陣列

410:讀寫模組

420:轉發模組

Claims (5)

1. 一種存儲電路，相鄰於數據傳輸區域設置，包括：平行於所述數據傳輸區域設置的至少一個存儲結構，每一所述存儲結構包括在第一方向上相鄰設置的第一存儲陣列和第二存儲陣列，所述第一存儲陣列與所述數據傳輸區域的距離小於所述第二存儲陣列與所述數據傳輸區域的距離，所述第一方向為靠近所述數據傳輸區域的方向；所述第一存儲陣列中包含讀寫模組和轉發模組，所述第二存儲陣列中包含讀寫模組，所述第二存儲陣列中不設置轉發模組，所述第一存儲陣列中的讀寫模組和轉發模組獨立設置，所述第一存儲陣列僅基於所述第一存儲陣列中的所述讀寫模組與所述數據傳輸區域進行數據交互，所述第二存儲陣列僅基於所述第二存儲陣列中的讀寫模組和所述第一存儲陣列中的所述轉發模組與所述數據傳輸區域進行數據傳輸。
2. 如請求項1所述的存儲電路，其中，所述第一存儲陣列和所述第二存儲陣列中，包括：在所述第一方向上連續設置的偶數個存儲塊，且相鄰每兩個不重複的所述存儲塊共用一所述讀寫模組，所述讀寫模組設置於對應的兩個所述存儲塊之間；所述存儲塊還包括：在垂於所述第一方向的第二方向上連續設置的多個存儲子塊，所述多個存儲子塊共用同一所述讀寫模組。
3. 如請求項1或2所述的存儲電路，其中，所述第一存儲陣列中的所述讀寫模組和所述第二存儲陣列中的所述讀寫模組共同沿所述第一方向排列，在垂直於所述第一方向的第二方向上，所述轉發模組設置於所述讀寫模組的相對一側。
4. 如請求項1所述的存儲電路，其中，所述讀寫模組、所述轉發模組與所述數據傳輸區域之間的數據傳輸導線設置在相鄰電源導線之間，所述電 源導線用於接收和傳輸電源信號，以向所述第一存儲陣列和所述第二存儲陣列提供所述電源信號。
5. 一種記憶體，採用請求項1~4任一項所述的存儲電路進行存儲陣列的設置。

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