CN109643391B - 流水处理接口结构、电子器件及电子装置 - Google Patents

流水处理接口结构、电子器件及电子装置 Download PDF

Info

Publication number
CN109643391B
CN109643391B CN201880003172.0A CN201880003172A CN109643391B CN 109643391 B CN109643391 B CN 109643391B CN 201880003172 A CN201880003172 A CN 201880003172A CN 109643391 B CN109643391 B CN 109643391B
Authority
CN
China
Prior art keywords
pin
memory
downlink
uplink
interface structure
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201880003172.0A
Other languages
English (en)
Other versions
CN109643391A (zh
Inventor
肖梦秋
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shenzhen Corerain Technologies Co Ltd
Original Assignee
Shenzhen Corerain Technologies Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shenzhen Corerain Technologies Co Ltd filed Critical Shenzhen Corerain Technologies Co Ltd
Publication of CN109643391A publication Critical patent/CN109643391A/zh
Application granted granted Critical
Publication of CN109643391B publication Critical patent/CN109643391B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L49/00—Packet switching elements
    • H04L49/30—Peripheral units, e.g. input or output ports
    • H04L49/3063—Pipelined operation
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06N—COMPUTING ARRANGEMENTS BASED ON SPECIFIC COMPUTATIONAL MODELS
    • G06N3/00—Computing arrangements based on biological models
    • G06N3/02—Neural networks
    • G06N3/04—Architecture, e.g. interconnection topology
    • G06N3/045—Combinations of networks
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06N—COMPUTING ARRANGEMENTS BASED ON SPECIFIC COMPUTATIONAL MODELS
    • G06N3/00—Computing arrangements based on biological models
    • G06N3/02—Neural networks
    • G06N3/08—Learning methods
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L65/00—Network arrangements, protocols or services for supporting real-time applications in data packet communication
    • H04L65/60—Network streaming of media packets
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L65/00—Network arrangements, protocols or services for supporting real-time applications in data packet communication
    • H04L65/60—Network streaming of media packets
    • H04L65/61—Network streaming of media packets for supporting one-way streaming services, e.g. Internet radio
    • H04L65/612—Network streaming of media packets for supporting one-way streaming services, e.g. Internet radio for unicast
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L65/00—Network arrangements, protocols or services for supporting real-time applications in data packet communication
    • H04L65/60—Network streaming of media packets
    • H04L65/75—Media network packet handling
    • H04L65/762—Media network packet handling at the source 
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L65/00—Network arrangements, protocols or services for supporting real-time applications in data packet communication
    • H04L65/60—Network streaming of media packets
    • H04L65/75—Media network packet handling
    • H04L65/765—Media network packet handling intermediate
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06N—COMPUTING ARRANGEMENTS BASED ON SPECIFIC COMPUTATIONAL MODELS
    • G06N3/00—Computing arrangements based on biological models
    • G06N3/02—Neural networks
    • G06N3/06—Physical realisation, i.e. hardware implementation of neural networks, neurons or parts of neurons
    • G06N3/063—Physical realisation, i.e. hardware implementation of neural networks, neurons or parts of neurons using electronic means
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management

Landscapes

  • Engineering & Computer Science (AREA)
  • Multimedia (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Evolutionary Computation (AREA)
  • Computing Systems (AREA)
  • Biomedical Technology (AREA)
  • Biophysics (AREA)
  • Computational Linguistics (AREA)
  • Data Mining & Analysis (AREA)
  • Life Sciences & Earth Sciences (AREA)
  • General Health & Medical Sciences (AREA)
  • Molecular Biology (AREA)
  • Artificial Intelligence (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Mathematical Physics (AREA)
  • Software Systems (AREA)
  • Health & Medical Sciences (AREA)
  • Communication Control (AREA)
  • Two-Way Televisions, Distribution Of Moving Picture Or The Like (AREA)
  • Mobile Radio Communication Systems (AREA)

Abstract

本发明提供一种流水处理接口结构、电子器件及电子装置，所述流水处理接口结构包括：先入先出存储器，包括：上行控制管脚和下行控制管脚；第一逻辑单元，与上行对象和所述上行控制管脚相连，用于在接收到上行对象的写请求时，根据所述上行控制管脚状态确定所述先入先出存储器是否可写；第二逻辑单元，与下行对象和所述下行控制管脚相连，用于在接收到下行对象的读请求时，根据所述下行控制管脚的状态确定所述先入先出存储器是否可读。本发明中，通信数据在所述流水处理接口结构中像连续的流水一样被传输，实现数据处理的流水线过程，可以有效解决现有技术中通信接口速度慢的问题。

Description

流水处理接口结构、电子器件及电子装置
技术领域
本发明涉及处理器技术领域，特别是涉及人工智能处理器技术领域，具体为流水处理接口结构、电子器件及电子装置。
背景技术
卷积神经网络(Convolutional Neural Network，CNN)是一种前馈神经网络，它的人工神经元可以响应一部分覆盖范围内的周围单元，对于大型图像处理有出色表现。卷积神经网络包括卷积层(convolutional layer))和池化层(pooling layer)。
现在，CNN已经成为众多科学领域的研究热点之一，特别是在模式分类领域，由于该网络避免了对图像的复杂前期预处理，可以直接输入原始图像，因而得到了更为广泛的应用。
一般地，CNN的基本结构包括两层，其一为特征提取层，每个神经元的输入与前一层的局部接受域相连，并提取该局部的特征。一旦该局部特征被提取后，它与其它特征间的位置关系也随之确定下来；其二是特征映射层，网络的每个计算层由多个特征映射组成，每个特征映射是一个平面，平面上所有神经元的权值相等。特征映射结构采用影响函数核小的sigmoid函数作为卷积网络的激活函数，使得特征映射具有位移不变性。此外，由于一个映射面上的神经元共享权值，因而减少了网络自由参数的个数。卷积神经网络中的每一个卷积层都紧跟着一个用来求局部平均与二次提取的计算层，这种特有的两次特征提取结构减小了特征分辨率。
CNN主要用来识别位移、缩放及其他形式扭曲不变性的二维图形。由于CNN的特征检测层通过训练数据进行学习，所以在使用CNN时，避免了显示的特征抽取，而隐式地从训练数据中进行学习；再者由于同一特征映射面上的神经元权值相同，所以网络可以并行学习，这也是卷积网络相对于神经元彼此相连网络的一大优势。卷积神经网络以其局部权值共享的特殊结构在语音识别和图像处理方面有着独特的优越性，其布局更接近于实际的生物神经网络，权值共享降低了网络的复杂性，特别是多维输入向量的图像可以直接输入网络这一特点避免了特征提取和分类过程中数据重建的复杂度。
若卷积神经网络通过硬件的卷积器或反卷积器来实现，卷积器或反卷积器内部的器件之间需要接口进行通信，传输数据。目前现有的通信接口都需要通过通信协议，定义地址的方式建立通信连接，若有多个通信接口，通信速度相对就会减慢，影响卷积器或反卷积器的整体性能。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供流水处理接口结构、电子器件及电子装置，用于解决现有技术中通信接口速度慢的问题。
为实现上述目的及其他相关目的，本发明提供一种流水处理接口结构，所述流水处理接口结构包括：先入先出存储器，包括：上行控制管脚和下行控制管脚；第一逻辑单元，与上行对象和所述上行控制管脚相连，用于在接收到上行对象的写请求时，根据所述上行控制管脚状态确定所述先入先出存储器是否可写；第二逻辑单元，与下行对象和所述下行控制管脚相连，用于在接收到下行对象的读请求时，根据所述下行控制管脚的状态确定所述先入先出存储器是否可读。
于本发明的一实施例中，所述上行控制管脚包括：上行的可写使能管脚、数据输入管脚、及存储器满状态标识管脚。
于本发明的一实施例中，所述根据所述上行控制管脚状态确定所述先入先出存储器是否可写具体包括：根据存储器满状态标识管脚上的信号确定所述先入先出存储器是否已满；若未满，则发送使能信号至可写使能管脚来令先入先出存储器可写；否则，令所述先入先出存储器不可写。
于本发明的一实施例中，所述第一逻辑单元包括：第一反向器，其输入端连接所述存储器满状态标识管脚，其输出端引出供连接上行对象的上行数据标识端；第一与门，其第一输入端连接所述上行数据标识端，其第二输入端连接于供连接上行对象的上行数据有效端，其输出端连接所述可写使能管脚。
于本发明的一实施例中，所述下行控制管脚包括：下行的可读使能管脚、数据输出管脚、及存储器空状态标识管脚。
于本发明的一实施例中，所述根据所述下行控制管脚的状态确定所述先入先出存储器是否可读具体包括：在接收到下行对象的读请求时，根据存储器空状态标识管脚上的信号确定所述先入先出存储器是否已空；若未空，则发送使能信号至可读使能管脚来令先入先出存储器可读；否则，令所述先入先出存储器不可读。
于本发明的一实施例中，所述第二逻辑单元包括：第二反向器，其输入端连接所述存储器空状态标识管脚，其输出端引出供连接下行对象的下行数据有效端；第二与门，其第一输入端连接所述下行数据有效端，其第二输入端连接于供连接下行对象的下行数据标识端。
本发明的实施例还提供一种电子器件，所述电子器件包括至少一个如上所述的流水处理接口结构。
于本发明的一实施例中，所述电子器件包括卷积器和反卷积器，其中，所述卷积器和所述反卷积器所包括的各内部部件之间、以及所述卷积器和所述反卷积器与外部存储器之间通过所述流水处理接口结构连接。
本发明的实施例还提供一种电子装置，所述电子装置包括如上所述的流水处理接口结构。
如上所述，本发明的流水处理接口结构、电子器件及电子装置，具有以下有益效果：
本发明的流水处理接口结构包括先入先出存储器、根据上行控制管脚状态确定所述先入先出存储器是否可写的第一逻辑单元，根据下行控制管脚的状态确定所述先入先出存储器是否可读的第二逻辑单元，通信数据在所述流水处理接口结构中像连续的流水一样被传输，实现数据处理的流水线过程，可以有效解决现有技术中通信接口速度慢的问题。
附图说明
图1显示为现有技术中的一种流水处理接口结构的整体原理示意图。
图2显示为本发明的一种流水处理接口结构的输入输出示意图。
元件标号说明
100 流水处理接口结构
110 先入先出存储器
120 第一逻辑单元
121 第一反向器
122 第一与门
130 第二逻辑单元
131 第二反向器
132 第二与门
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。需说明的是，在不冲突的情况下，以下实施例及实施例中的特征可以相互组合。
需要说明的是，如图1至图2所示，以下实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
本实施例的目的在于提供一种流水处理接口结构、电子器件及电子装置，用于解决现有技术中通信接口速度慢的问题。以下将详细描述本实施例的一种流水处理接口结构、电子器件及电子装置的原理和实施方式，使本领域技术人员不需要创造性劳动即可理解本实施例的一种流水处理接口结构、电子器件及电子装置。
具体地，如图1所示，本实施例提供一种流水处理接口结构100，所述流水处理接口结构100包括：先入先出存储器110，第一逻辑单元120和第二逻辑单元130。
于本实施例中，所述先入先出存储器110包括：上行控制管脚和下行控制管脚。
具体地，于本实施例中，如图2所示，所述上行控制管脚包括：上行的可写使能管脚、数据输入管脚、及存储器满状态标识管脚；所述下行控制管脚包括：下行的可读使能管脚、数据输出管脚、及存储器空状态标识管脚。
即如图2所示，所述流水处理接口结构100包括：先入先出存储器110(FIFO)，包括：上行的可写使能管脚(write)、数据输入管脚(data_in)、及存储器满状态标识管脚(full)；以及，下行的可读使能管脚(read)、数据输出管脚(data_out)、及存储器空状态标识管脚(empty)。
于本实施例中，所述第一逻辑单元120与上行对象和所述上行控制管脚相连，用于在接收到上行对象的写请求时，根据所述上行控制管脚状态确定所述先入先出存储器110是否可写；
于本实施例中，所述根据所述上行控制管脚状态确定所述先入先出存储器110是否可写具体包括：根据存储器满状态标识管脚上的信号确定所述先入先出存储器110是否已满；若未满，则发送使能信号至可写使能管脚来令先入先出存储器110可写；否则，令所述先入先出存储器110不可写。
具体地，如图2所示，于本实施例中，所述第一逻辑单元120包括：第一反向器121，其输入端连接所述存储器满状态标识管脚，其输出端引出供连接上行对象的上行数据标识端；第一与门122，其第一输入端连接所述上行数据标识端，其第二输入端连接于供连接上行对象的上行数据有效端，其输出端连接所述可写使能管脚。
于本实施例中，所述第二逻辑单元130与下行对象和所述下行控制管脚相连，用于在接收到下行对象的读请求时，根据所述下行控制管脚的状态确定所述先入先出存储器110是否可读。
于本实施例中，所述根据所述下行控制管脚的状态确定所述先入先出存储器110是否可读具体包括：在接收到下行对象的读请求时，根据存储器空状态标识管脚上的信号确定所述先入先出存储器110是否已空；若未空，则发送使能信号至可读使能管脚来令先入先出存储器110可读；否则，令所述先入先出存储器110不可读。
具体地，于本实施例中，如图2所示，所述第二逻辑单元130包括：第二反向器131，其输入端连接所述存储器空状态标识管脚，其输出端引出供连接下行对象的下行数据有效端；第二与门132，其第一输入端连接所述下行数据有效端，其第二输入端连接于供连接下行对象的下行数据标识端。
所述第一逻辑单元120，连接上行对象、所述可写使能管脚、及存储器满状态标识管脚，用于在接收到上行对象的写请求时，根据存储器满状态标识管脚上的信号确定所述先入先出存储器110是否已满；若未满，则发送使能信号至可写使能管脚来令先入先出存储器110可写；否则，令所述先入先出存储器110不可写。
所述第二逻辑单元130，连接下行对象、所述可读使能管脚、及存储器空状态标识管脚，用于在接收到下行对象的读请求时，根据存储器空状态标识管脚上的信号确定所述先入先出存储器110是否已空；若未空，则发送使能信号至可读使能管脚来令先入先出存储器110可读；否则，令所述先入先出存储器110不可读。
在本实施例中，所述可写使能管脚(write)置“1”时FIFO可写，置“0”时FIFO不可写；存储器满状态标识管脚(full)在FIFO写满时置“1”；可读使能管脚(read)置“1”时FIFO可读，置“0”时FIFO不可读；存储器空状态标识管脚(empty)在FIFO空时置“1”。
如图2所示，当存储器满状态标识管脚(full)在FIFO写满时置“1”，经第一反向器121输出“0”至第一与门122的一输入端，从而令第一与门122输出为“0”，FIFO不可写；当存储器空状态标识管脚(empty)在FIFO空时置“1”，经第二反向器131输出“0”至第二与门132的一输入端，从而令第二与门132输出为“0”，FIFO不可读。
当然，在其它实施例中，各管脚表示状态的数字电压值也可以加以替换，例如置“0”时使能等，并非以上述实施例为限；另外，所述第一逻辑单元120和第二逻辑单元130也可以采用其它的逻辑运算器件，并非以图2为限。
本发明的实施例还提供一种电子器件，所述电子器件包括至少一个如上所述的流水处理接口结构100。
于本发明的一实施例中，所述电子器件包括卷积器和反卷积器，其中，所述卷积器和所述反卷积器所包括的各内部部件之间、以及所述卷积器和所述反卷积器与外部存储器之间通过所述流水处理接口结构100连接。
本发明的实施例还提供一种电子装置，所述电子装置包括如上所述的流水处理接口结构100。
综上所述，本发明的流水处理接口结构包括先入先出存储器、根据上行控制管脚状态确定所述先入先出存储器是否可写的第一逻辑单元，根据下行控制管脚的状态确定所述先入先出存储器是否可读的第二逻辑单元，通信数据在所述流水处理接口结构中像连续的流水一样被传输，实现数据处理的流水线过程，可以有效解决现有技术中通信接口速度慢的问题。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (6)

1.一种流水处理接口结构，其特征在于，所述流水处理接口结构包括：
先入先出存储器，包括：上行控制管脚和下行控制管脚；
第一逻辑单元，与上行对象和所述上行控制管脚相连，用于在接收到上行对象的写请求时，根据所述上行控制管脚状态确定所述先入先出存储器是否可写；
第二逻辑单元，与下行对象和所述下行控制管脚相连，用于在接收到下行对象的读请求，且所述先入先出存储器未空时，令先入先出存储器可读；
其中，通信数据在所述流水处理接口结构中连续传输；
所述上行控制管脚包括：上行的可写使能管脚、数据输入管脚、及存储器满状态标识管脚；
所述下行控制管脚包括：下行的可读使能管脚、数据输出管脚、及存储器空状态标识管脚；
所述第一逻辑单元包括：
第一反向器，其输入端连接所述存储器满状态标识管脚，其输出端引出供连接上行对象的上行数据标识端；
第一与门，其第一输入端连接所述上行数据标识端，其第二输入端连接于供连接上行对象的上行数据有效端，其输出端连接所述可写使能管脚；
所述第二逻辑单元包括：
第二反向器，其输入端连接所述存储器空状态标识管脚，其输出端引出供连接下行对象的下行数据有效端；
第二与门，其第一输入端连接所述下行数据有效端，其第二输入端连接于供连接下行对象的下行数据标识端。
2.根据权利要求1所述的流水处理接口结构，其特征在于，所述根据所述上行控制管脚状态确定所述先入先出存储器是否可写具体包括：
根据存储器满状态标识管脚上的信号确定所述先入先出存储器是否已满；若未满，则发送使能信号至可写使能管脚来令先入先出存储器可写；否则，令所述先入先出存储器不可写。
3.根据权利要求1所述的流水处理接口结构，其特征在于，所述第二逻辑单元用于：
在接收到下行对象的读请求时，根据存储器空状态标识管脚上的信号确定所述先入先出存储器是否已空；若未空，则发送使能信号至可读使能管脚来令先入先出存储器可读；否则，令所述先入先出存储器不可读。
4.一种电子器件，其特征在于，所述电子器件包括至少一个如权利要求1至权利要求3任一权利要求所述的流水处理接口结构。
5.根据权利要求4所述电子器件，其特征在于，所述电子器件包括卷积器和反卷积器，其中，所述卷积器和所述反卷积器所包括的各内部部件之间、以及所述卷积器和所述反卷积器与外部存储器之间通过所述流水处理接口结构连接。
6.一种电子装置，其特征在于，所述电子装置包括如权利要求4或权利要求5所述的电子器件。
CN201880003172.0A 2018-01-15 2018-01-15 流水处理接口结构、电子器件及电子装置 Active CN109643391B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/CN2018/072661 WO2019136749A1 (zh) 2018-01-15 2018-01-15 流水处理接口结构、电子器件及电子装置

Publications (2)

Publication Number Publication Date
CN109643391A CN109643391A (zh) 2019-04-16
CN109643391B true CN109643391B (zh) 2023-06-13

Family

ID=66060205

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201880003172.0A Active CN109643391B (zh) 2018-01-15 2018-01-15 流水处理接口结构、电子器件及电子装置

Country Status (3)

Country Link
US (1) US11349782B2 (zh)
CN (1) CN109643391B (zh)
WO (1) WO2019136749A1 (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111752875A (zh) * 2020-06-22 2020-10-09 深圳鲲云信息科技有限公司 一种模块间通信方法及系统

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1523506A (zh) * 2003-09-08 2004-08-25 西安电子科技大学 数字图像匹配芯片
CN1668021A (zh) * 2004-03-12 2005-09-14 华为技术有限公司 一种高可靠性的先入先出存储器及其实现方法
CN1702768A (zh) * 2004-05-26 2005-11-30 恩益禧电子股份有限公司 半导体存储装置
CN1936873A (zh) * 2005-09-20 2007-03-28 中国科学院计算技术研究所 一种控制两种不同速度总线间数据传送的方法
CN101344870A (zh) * 2008-08-19 2009-01-14 北京中星微电子有限公司 一种复用性强的fifo控制模块及其管理内存的方法
CN103106177A (zh) * 2013-01-08 2013-05-15 西安电子科技大学 多核网络处理器的片上互联结构及其方法
CN106597920A (zh) * 2016-11-16 2017-04-26 西安电子科技大学 基于nios嵌入式处理器控制hpi接口的控制系统
CN106814973A (zh) * 2016-12-26 2017-06-09 深圳市紫光同创电子有限公司 存储器的割包控制器、存储器及存储器的割包控制方法

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4835731A (en) * 1987-08-14 1989-05-30 General Electric Company Processor-to-processor communications protocol for a public service trunking system
US5020132A (en) * 1987-08-14 1991-05-28 Ericsson Ge Mobile Communications Inc. Processor-to-processor communications protocol for a public service trunking system
US4845722A (en) * 1987-10-16 1989-07-04 Digital Equipment Corporation Computer interconnect coupler employing crossbar switching
US5218680A (en) * 1990-03-15 1993-06-08 International Business Machines Corporation Data link controller with autonomous in tandem pipeline circuit elements relative to network channels for transferring multitasking data in cyclically recurrent time slots
US5255136A (en) * 1990-08-17 1993-10-19 Quantum Corporation High capacity submicro-winchester fixed disk drive
US5430842A (en) * 1992-05-29 1995-07-04 Hewlett-Packard Company Insertion of network data checksums by a network adapter
US6314477B1 (en) * 1998-10-30 2001-11-06 Agilent Technologies, Inc. Performance of fibre channel protocol sequence reassembly using expected frame information and buffer list calculations
US6336157B1 (en) * 1998-10-30 2002-01-01 Agilent Technologies, Inc. Deterministic error notification and event reordering mechanism provide a host processor to access complete state information of an interface controller for efficient error recovery
US6249756B1 (en) * 1998-12-07 2001-06-19 Compaq Computer Corp. Hybrid flow control
US6578096B1 (en) * 1999-12-30 2003-06-10 Agilent Technologies, Inc. Method and system for efficient I/O operation completion in a fibre channel node
US7082502B2 (en) * 2001-05-15 2006-07-25 Cloudshield Technologies, Inc. Apparatus and method for interfacing with a high speed bi-directional network using a shared memory to store packet data
US20040064660A1 (en) * 2002-09-27 2004-04-01 Lyons Michael Stewart Multiplexed bus with multiple timing signals
US9411722B2 (en) * 2013-03-04 2016-08-09 Sandisk Technologies Llc Asynchronous FIFO buffer for memory access

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1523506A (zh) * 2003-09-08 2004-08-25 西安电子科技大学 数字图像匹配芯片
CN1668021A (zh) * 2004-03-12 2005-09-14 华为技术有限公司 一种高可靠性的先入先出存储器及其实现方法
CN1702768A (zh) * 2004-05-26 2005-11-30 恩益禧电子股份有限公司 半导体存储装置
CN1936873A (zh) * 2005-09-20 2007-03-28 中国科学院计算技术研究所 一种控制两种不同速度总线间数据传送的方法
CN101344870A (zh) * 2008-08-19 2009-01-14 北京中星微电子有限公司 一种复用性强的fifo控制模块及其管理内存的方法
CN103106177A (zh) * 2013-01-08 2013-05-15 西安电子科技大学 多核网络处理器的片上互联结构及其方法
CN106597920A (zh) * 2016-11-16 2017-04-26 西安电子科技大学 基于nios嵌入式处理器控制hpi接口的控制系统
CN106814973A (zh) * 2016-12-26 2017-06-09 深圳市紫光同创电子有限公司 存储器的割包控制器、存储器及存储器的割包控制方法

Also Published As

Publication number Publication date
US11349782B2 (en) 2022-05-31
CN109643391A (zh) 2019-04-16
US20210075743A1 (en) 2021-03-11
WO2019136749A1 (zh) 2019-07-18

Similar Documents

Publication Publication Date Title
EP3660628B1 (en) Dynamic voltage frequency scaling device and method
CN109284817B (zh) 深度可分离卷积神经网络处理架构/方法/系统及介质
US10783393B2 (en) Semi-supervised learning for landmark localization
CN109284823B (zh) 一种运算装置及相关产品
WO2019136764A1 (zh) 卷积器及其所应用的人工智能处理装置
US11961007B2 (en) Split network acceleration architecture
CN111401406B (zh) 一种神经网络训练方法、视频帧处理方法以及相关设备
WO2021203865A1 (zh) 分子结合位点检测方法、装置、电子设备及存储介质
CN112258512A (zh) 点云分割方法、装置、设备和存储介质
Shen et al. Defect detection of printed circuit board based on lightweight deep convolution network
US20200184245A1 (en) Improper neural network input detection and handling
CN111047022A (zh) 一种计算装置及相关产品
CN113065997B (zh) 一种图像处理方法、神经网络的训练方法以及相关设备
CN109643391B (zh) 流水处理接口结构、电子器件及电子装置
WO2023123919A1 (zh) 数据处理电路、数据处理方法及相关产品
CN113222107A (zh) 数据处理方法、装置、设备及存储介质
CN111124995A (zh) 通过人工智能处理器处理一维复数数组的方法和设备
US20240028235A1 (en) Neural network memory configuration
CN113741977B (zh) 数据操作方法、数据操作装置、数据处理器
CN110178146B (zh) 反卷积器及其所应用的人工智能处理装置
CN112766475B (zh) 处理部件及人工智能处理器
CN113591862A (zh) 文本识别的方法及装置
WO2024016894A1 (zh) 一种神经网络的训练方法以及相关设备
US11996105B2 (en) Information processing method and terminal device
Sykora et al. Comparison of convolutional neural network in Python environment on CPU and GPU

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant