JPS63282540A - 表示装置におけるコ−ドバッファの制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要〕 本発明は、表示装置のプログラム用のメモリの一部を、
表示デバイスに表示するデータを格納するコードバッフ
ァと同一内容のデータを格納する裏バッファとして用い
、制御部からコードバッファに対してデータを書き込む
際には、同一内容を裏バッファに書き込み、制御部がコ
ードバッファの内容を読みだす時は、コードバッファの
代わりに上記裏バッファから読みだすよう構成し、コー
ドバッファに対するアクセスの競合を減少させるもので
ある。

〔産業上の利用分野〕

本発明は表示デバイスに表示するためのデータを格納す
るコードバッファの制御方式に関する。

〔従来の技術〕

第２図に従来のコードバッファの構成を示す。

表示デバイスに表示するデータ格納用のコードバッファ
５には、表示する文字コード及び各文字位置等の属性情
報（アトリビュート）が各文字位置に対応する形で格納
されている。これらの文字コード及び属性情報を、制御
部１からコードバッファ５に対して書き込み／読みだし
を行う際にはデータバスＤとバスＢ２を、表示デバイス
（図示せず）に対して表示するために、表示部７がコー
ドバッファ５から読みだしを行う際にはバスＢ１を使用
する。

また制御部１からのプログラム用メモリ２にたいする読
みだし／書き込み動作は、データバスＤとバスＢ３を介
して行われる。

制御部１からのアクセスは、制御部１が出力するアドレ
スによってアドレスデコード回路８から選択信号Ｓ５ま
たはＳ６が出力され、これによりプログラムメモリ２ま
たはコードバッファ５が選択される。なお同図のＡはア
ドレスバスを示す。

上述した制御部１からのコードバッファ５に対する読み
だし／書き込み動作が不定期に行われ、−大表示をチラ
ッキ無く行うために、表示部７は常に一定周期でコード
バッファ５の読みだし動作を行なっている。

この二つの動作の競合時においても、表示のための読み
だしは遅滞なく行われる必要がある。

このため、コードバッファ５は高速動作が可能なメモリ
を使用して表示部７例の読みだし速度を満たすとともに
、表示部７と制御部１の動作の競合時には、制御部１側
からのアクセスに対して、競合調停回路４からウェイト
指示信号Ｗを出力して、制御部１の動作を待たすよう構
成するものが多い。

即ち第３図に示すように、表示部１からは、表示のリフ
レッシュのために３７５ｎＳに一回の割合でアクセスが
行われており、−回のアクセスは１８７．５ｎＳで終了
し、残りの１８７．５ｎＳで制御部１からのアクセスを
行う。

コードバッファ５自身の能力は、１８７．５ｎＳでデー
タのＲＥＡＤ／ＷＲＩＴＥが可能なように構成されてい
る。また、コードバッファ５を制御するためのタイミン
グは表示部７と同期しており、表示部７からのアクセス
は待たされることなく１８７．５ｎＳで終結する。

一方、制御部１のタイミングとコードバッファ５を制御
するためのタイミングは同期していない。

このため制御部１が本来持つ５００ｎＳで一回のメモリ
アクセスを終結する能力は生かされず、従来例において
は７５０ｎＳで動作を終了する。

このため従来例では制御部１からコードバッファ５をア
クセスする時（ＲＥＡＤ／ＷＲＩＴＥ時とも）には常に
ウェイト指示信号Ｗを出力し、制御部１の動作を待たせ
ていた。

〔発明が解決しようとする問題点〕

上述の如く競合時にウェイト指示信号Ｗが発せられるこ
とから、制御部１はコードバッファ５のアクセス時に本
来もつ速度で動作することが不可能となり、処理速度の
低下を引き起こす問題がある。

コノような問題点解決のためには、よす高速なメモリを
使用して競合時においても制御部１を待たすことな（動
作させることは可能であるが、より高速のメモリを使用
することはコストアップ要因となり、別な手法による解
決が求められる。

そこで本発明においては、コストアップを招くことな（
、筒車な構成でコードバッファのアクセスが競合する確
率を大幅に低減することを目的とする。

〔問題点を解決するための手段〕

前述の問題点において述べたように、コードバッファ５
のアクセス回数を極力減らし競合の確率をさげることが
問題解決の有効な手段である。制御部１から読みだすデ
ータはコードバッファ５の内容との同一性が保証されて
いれば格納場所を問う必要はない。現在の表示装置はマ
イクロプロセッサによる制御が行われており、そのプロ
グラム格納のためにコードバッファ５より大容量のプロ
ダラム用メモリ２を持つことが一般的である。このプロ
グラム用メモリ２は、表示部からアクセスできない。

本発明においては上記プログラム用メモリ２の一部をコ
ードバッファ５と同一内容を記憶せしめる環バッファ３
として用い、コードバッファへ５の書き込み時に、コー
ドバッファ５への書き込みを行うとともに上記環バッフ
ァ３にも同一データを書き込むよう構成し、制御部１か
らの読みだし動作は、前述の環バッファ３からデータを
取り出すようにしてコードバッファ５からの読みだしを
抑止し、表示部７からの読みだし時のみコードバッファ
５からデータを取り出すように構成する。

〔作　用〕

本発明は上述の構成とすることで、制御部１からの読み
だしと表示部７からの読みだしとの競合を回避すること
ができ、メモリ動作を不必要に高速化することなく処理
速度の向上が図れる。

〔実　施　例〕

以下本発明の一実施例を図面を参照しながら説明する。

第１図に上記一実施例の要部構成を示す。

本実施例においては制御Ｂ部１からのアクセスがコード
バッファ５に対するＷＲＩＴＥの時には、競合調停回路
４からアクセス信号Ｓｌ、アクセス信号Ｓ２とも出力す
るよう構成し、プログラム用メモリ２内にある環バッフ
ァ３とコードバッファ５の両方に、データバスＤ及びバ
スＢ４．Ｂ２を介して同一内容を書き込む。この場合の
みは従来例と同様に表示部７からのコードバッファ５の
読みだし動作との競合が生じるので、競合調停回路４か
ら制御ｉ１部１に対してウェイト指示信号Ｗを出力し、
制御部１を待たせる。

一方ＩＩＩ　１１１部１からのアクセスがコードバッフ
ァ５の内容のＲＥＡＤの場合には、競合調停回路４はア
クセス信号Ｓ２のみを出力して環バッファ３を選択する
。これにより制御部１はコードバッファ５の内容と同一
データを、環バッファ３からバスＢ４を介して読みだす
、この動作に並行して、表示部７はバスＢ１を介してコ
ードバッファ５の内容を読みだすことができ、制御部１
と表示部７との競合は生じない。従って競合調停回路４
から制御部１に対するウェイト指示信号Ｗは出力されな
い。

以上説明したプロセスにより、制御部１からのコードバ
ッファ５の内容の参照（ＲＥＡＤ）時には、表示部７と
の競合が発生しないので、従来の構成と比較して競合に
より発生してしたロス時間が減少し、動作の高速化を図
ることができる。

〔発明の効果〕

以上説明した如く本発明によれば、コードバッファを構
成するメモリに高速性を求めることなしに、処理速度を
高めることが可能となる。

【図面の簡単な説明】 第１図は本発明一実施例の要部構成説明図、第２図は従
来方式の説明図、 第３図は従来構成のコードバッファのアクセスタイミン
グ説明図である。 図において、１は制御部、２はプログラム用メモリ、３
は環バッファ、４は競合調停回路、５はコードバッファ
、７は表示部、Ｂｌ、Ｂ２．Ｂ３はバス、Ｓｌ、３２．
Ｓ５．Ｓ６は選択信号を示す。 本発明−實施例の要部構成説明図 Ｖ 従来のコードバッファ構成説明図 第　　２　　図

Claims (1)

1. 【特許請求の範囲】 表示すべきデータを格納するコードバッファ（５）を具
   備し、制御部（１）からの制御に従って前記コードバッ
   ファ（５）に格納されたデータを読みだして表示デバイ
   スに表示せしめる表示装置において、 前記表示装置の動作制御のためのプログラムを格納する
   プログラム用メモリ（２）の一部に、前記コードバッフ
   ァと同一内容を格納する裏バッファを設け、 前記コードバッファ（５）に対してデータ書き込みを行
   う際には、同一内容を前記裏バッファ（３）に対して書
   き込み、 前記制御部（１）が前記コードバッファ（５）の内容を
   参照する際には、前記コードバッファ（５）に代えて前
   記裏バッファ（３）からデータを読みだすよう構成した
   ことを特徴とする表示装置におけるコードバッファの制
   御方式。