JPH0816458A - バッファアクセス制御回路 - Google Patents
バッファアクセス制御回路Info
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- JPH0816458A JPH0816458A JP6147382A JP14738294A JPH0816458A JP H0816458 A JPH0816458 A JP H0816458A JP 6147382 A JP6147382 A JP 6147382A JP 14738294 A JP14738294 A JP 14738294A JP H0816458 A JPH0816458 A JP H0816458A
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- fifo buffer
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- control circuit
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Abstract
(57)【要約】
【目的】 ＦＩＦＯバッファへのアクセス頻度を低減
し、システム性能の向上を図る。 【構成】 プロセッサ１，２の制御プロセッサ１０，２
０はＦＩＦＯバッファ４に書込むデータのうち最初の４
エントリに書込むデータを管理テーブル１２，２２に記
憶させる。制御プロセッサ１０，２０は５エントリ目以
降の書込みにおいて、ＦＩＦＯバッファ４への書込みに
先立って書込みデータと管理テーブル１２，２２の内容
とを書込み単位毎に比較し、一致するワードについては
その書込みを抑止する。
し、システム性能の向上を図る。 【構成】 プロセッサ１，２の制御プロセッサ１０，２
０はＦＩＦＯバッファ４に書込むデータのうち最初の４
エントリに書込むデータを管理テーブル１２，２２に記
憶させる。制御プロセッサ１０，２０は５エントリ目以
降の書込みにおいて、ＦＩＦＯバッファ４への書込みに
先立って書込みデータと管理テーブル１２，２２の内容
とを書込み単位毎に比較し、一致するワードについては
その書込みを抑止する。
Description
【０００１】
【産業上の利用分野】本発明はバッファアクセス制御回
路に関し、特にＦＩＦＯ（ファーストインファーストア
ウト）バッファを複数のプロセッサ間で共用するシステ
ムにおけるバッファアクセス高速化方式に関する。
路に関し、特にＦＩＦＯ（ファーストインファーストア
ウト）バッファを複数のプロセッサ間で共用するシステ
ムにおけるバッファアクセス高速化方式に関する。
【０００２】
【従来の技術】ＦＩＦＯバッファを複数のプロセッサ間
で共用するシステムとしては、ＦＩＦＯバッファをプロ
セッサ間の通信バッファとして使用する例がある。具体
的には、密結合されたプロセッサ群をネットワークによ
って疎結合するシステムにおける例を挙げることができ
る。
で共用するシステムとしては、ＦＩＦＯバッファをプロ
セッサ間の通信バッファとして使用する例がある。具体
的には、密結合されたプロセッサ群をネットワークによ
って疎結合するシステムにおける例を挙げることができ
る。
【０００３】このシステムにおいてはプロセッサ群間の
通信を行う際に共通にアクセスできるメモリがないた
め、それらプロセッサ群間の通信メッセージを覚えてお
くためのバッファとしてＦＩＦＯバッファが使用されて
いる。
通信を行う際に共通にアクセスできるメモリがないた
め、それらプロセッサ群間の通信メッセージを覚えてお
くためのバッファとしてＦＩＦＯバッファが使用されて
いる。
【０００４】上記のシステムではＦＩＦＯバッファがプ
ロセッサ群内の共有資源としてバス等に接続されてお
り、各プロセッサは通信元毎に、または通信先毎に、あ
るいはその両方の場合によって分けられたＦＩＦＯバッ
ファに通信メッセージの書込み読出しを行うことで、通
信相手先とメッセージのやりとりを行っている。
ロセッサ群内の共有資源としてバス等に接続されてお
り、各プロセッサは通信元毎に、または通信先毎に、あ
るいはその両方の場合によって分けられたＦＩＦＯバッ
ファに通信メッセージの書込み読出しを行うことで、通
信相手先とメッセージのやりとりを行っている。
【０００５】通信メッセージの長さはシステムによって
様々であるが、一般的には数バイト〜数十バイト程度の
長さである。また、システムバスの幅は２バイト〜８バ
イト程度であるため、ＦＩＦＯバッファに対する書込み
読出しは複数サイクルにわたって行われる。
様々であるが、一般的には数バイト〜数十バイト程度の
長さである。また、システムバスの幅は２バイト〜８バ
イト程度であるため、ＦＩＦＯバッファに対する書込み
読出しは複数サイクルにわたって行われる。
【０００６】上記の通信メッセージの内容は決められた
フォーマットにしたがっているために似通った内容のも
のが多く、ほとんどの場合、通信メッセージの一部が異
なるだけである。
フォーマットにしたがっているために似通った内容のも
のが多く、ほとんどの場合、通信メッセージの一部が異
なるだけである。
【０００７】
【発明が解決しようとする課題】上述した従来のシステ
ムでは、ＦＩＦＯバッファがプロセッサ間の通信バッフ
ァとして使用されており、プロセッサ間で通信を行う際
に各プロセッサからのアクセスがＦＩＦＯバッファに集
中するため、他のプロセッサの動きによってＦＩＦＯバ
ッファへのアクセスが遅くなるという問題が発生する。
ムでは、ＦＩＦＯバッファがプロセッサ間の通信バッフ
ァとして使用されており、プロセッサ間で通信を行う際
に各プロセッサからのアクセスがＦＩＦＯバッファに集
中するため、他のプロセッサの動きによってＦＩＦＯバ
ッファへのアクセスが遅くなるという問題が発生する。
【０００８】システムバスを経由してＦＩＦＯバッファ
をアクセスする場合には、さらにＦＩＦＯバッファへの
アクセスの集中による問題が顕著となる。
をアクセスする場合には、さらにＦＩＦＯバッファへの
アクセスの集中による問題が顕著となる。
【０００９】そこで、本発明の目的は上記の問題点を解
消し、ＦＩＦＯバッファへのアクセス頻度を低減し、シ
ステム性能の向上を図ることができるバッファアクセス
制御回路を提供することにある。
消し、ＦＩＦＯバッファへのアクセス頻度を低減し、シ
ステム性能の向上を図ることができるバッファアクセス
制御回路を提供することにある。
【００１０】
【課題を解決するための手段】本発明によるバッファア
クセス制御回路は、複数のエントリからなるＦＩＦＯバ
ッファへのアクセスを制御するバッファアクセス制御回
路であって、前記ＦＩＦＯバッファの各エントリに書込
まれたデータを保持する保持手段と、前記ＦＩＦＯバッ
ファに書込むデータと前記保持手段の内容とを比較する
比較手段と、前記比較手段の比較結果が一致を示すとき
に前記ＦＩＦＯバッファへのデータの書込みを抑止する
手段とを備えている。
クセス制御回路は、複数のエントリからなるＦＩＦＯバ
ッファへのアクセスを制御するバッファアクセス制御回
路であって、前記ＦＩＦＯバッファの各エントリに書込
まれたデータを保持する保持手段と、前記ＦＩＦＯバッ
ファに書込むデータと前記保持手段の内容とを比較する
比較手段と、前記比較手段の比較結果が一致を示すとき
に前記ＦＩＦＯバッファへのデータの書込みを抑止する
手段とを備えている。
【００１１】本発明の他のバッファアクセス制御回路
は、各々複数ワードからなる複数のエントリで構成され
たＦＩＦＯバッファへのデータの書込みをワード単位で
行うよう制御するバッファアクセス制御回路であって、
前記ＦＩＦＯバッファの各エントリに書込まれたデータ
を保持する保持手段と、前記ＦＩＦＯバッファに書込む
データと前記保持手段の内容とをワード単位で比較する
比較手段と、前記比較手段の比較結果が一致を示すとき
に一致が検出された前記ＦＩＦＯバッファのワードへの
データの書込みを抑止する手段とを備えている。
は、各々複数ワードからなる複数のエントリで構成され
たＦＩＦＯバッファへのデータの書込みをワード単位で
行うよう制御するバッファアクセス制御回路であって、
前記ＦＩＦＯバッファの各エントリに書込まれたデータ
を保持する保持手段と、前記ＦＩＦＯバッファに書込む
データと前記保持手段の内容とをワード単位で比較する
比較手段と、前記比較手段の比較結果が一致を示すとき
に一致が検出された前記ＦＩＦＯバッファのワードへの
データの書込みを抑止する手段とを備えている。
【００１２】本発明の別のバッファアクセス制御回路
は、複数のエントリからなるＦＩＦＯバッファへのアク
セスを制御するバッファアクセス制御回路であって、予
め規定されかつ前記ＦＩＦＯバッファに書込まれるデー
タのフォーマットを保持する保持手段と、前記ＦＩＦＯ
バッファに書込むデータの所定ワードと前記保持手段の
所定ワードの内容とを比較する比較手段と、前記比較手
段により連続して一致が検出された回数が予め設定され
た所定数以上か否かを判定する判定手段と、前記判定手
段で所定数以上の一致が検出されたと判定されたときに
前記ＦＩＦＯバッファに書込むデータのうち予め設定さ
れた特定ワードのみを書込むよう制御する手段とを備え
ている。
は、複数のエントリからなるＦＩＦＯバッファへのアク
セスを制御するバッファアクセス制御回路であって、予
め規定されかつ前記ＦＩＦＯバッファに書込まれるデー
タのフォーマットを保持する保持手段と、前記ＦＩＦＯ
バッファに書込むデータの所定ワードと前記保持手段の
所定ワードの内容とを比較する比較手段と、前記比較手
段により連続して一致が検出された回数が予め設定され
た所定数以上か否かを判定する判定手段と、前記判定手
段で所定数以上の一致が検出されたと判定されたときに
前記ＦＩＦＯバッファに書込むデータのうち予め設定さ
れた特定ワードのみを書込むよう制御する手段とを備え
ている。
【００１３】
【作用】プロセッサはＦＩＦＯバッファに書込むデータ
のうち最初の４エントリに書込むデータを管理テーブル
に記憶させておき、５エントリ目以降の書込みにおいて
ＦＩＦＯバッファへの書込みに先立って書込みデータと
管理テーブルの内容とを書込み単位毎に比較する。
のうち最初の４エントリに書込むデータを管理テーブル
に記憶させておき、５エントリ目以降の書込みにおいて
ＦＩＦＯバッファへの書込みに先立って書込みデータと
管理テーブルの内容とを書込み単位毎に比較する。
【００１４】プロセッサはその書込み単位毎の比較によ
って一致が検出されると、その一致が検出されたワード
についてはＦＩＦＯバッファへの書込みを抑止する。
って一致が検出されると、その一致が検出されたワード
についてはＦＩＦＯバッファへの書込みを抑止する。
【００１５】これによって、ＦＩＦＯバッファへの書込
みデータが似通っている場合、書込むデータが既にＦＩ
ＦＯバッファに書込まれていればその書込みを行わない
ので、システムバス及びＦＩＦＯバッファの使用率の低
減が可能となる。
みデータが似通っている場合、書込むデータが既にＦＩ
ＦＯバッファに書込まれていればその書込みを行わない
ので、システムバス及びＦＩＦＯバッファの使用率の低
減が可能となる。
【００１６】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【００１７】図１は本発明の一実施例の構成を示すブロ
ック図である。図において、プロセッサ１，２はシステ
ムバス１００及びデータレジスタ３を介してＦＩＦＯバ
ッファ４に接続されており、ＦＩＦＯバッファ４を介し
て互いに通信を行うようになっている。
ック図である。図において、プロセッサ１，２はシステ
ムバス１００及びデータレジスタ３を介してＦＩＦＯバ
ッファ４に接続されており、ＦＩＦＯバッファ４を介し
て互いに通信を行うようになっている。
【００１８】また、プロセッサ１，２は制御プロセッサ
（μＰ）１０，２０と、書込みデータを管理する管理テ
ーブル１２，２２を有する制御記憶１１，２１とを含ん
で構成されている。
（μＰ）１０，２０と、書込みデータを管理する管理テ
ーブル１２，２２を有する制御記憶１１，２１とを含ん
で構成されている。
【００１９】データレジスタ３はプロセッサ１，２の制
御プロセッサ１０，２０からシステムバス１００上に出
力された書込みデータを保持する。
御プロセッサ１０，２０からシステムバス１００上に出
力された書込みデータを保持する。
【００２０】ＦＩＦＯバッファ４は４エントリ×４ワー
ド×２セットからなり、ＦＩＦＯバッファ４の各セット
はプロセッサ１，２に夫々割付けられており、ＦＩＦＯ
バッファ４の各エントリはＦＩＦＯ制御回路６によって
ＦＩＦＯ制御される。
ド×２セットからなり、ＦＩＦＯバッファ４の各セット
はプロセッサ１，２に夫々割付けられており、ＦＩＦＯ
バッファ４の各エントリはＦＩＦＯ制御回路６によって
ＦＩＦＯ制御される。
【００２１】ＦＩＦＯバッファ４にはＦＩＦＯ制御回路
６の制御でデータレジスタ３からの書込みデータが書込
まれる。また、ＦＩＦＯバッファ４に格納されたデータ
は最も古いエントリのデータからＦＩＦＯ制御回路６の
制御によって読出されて出力される。
６の制御でデータレジスタ３からの書込みデータが書込
まれる。また、ＦＩＦＯバッファ４に格納されたデータ
は最も古いエントリのデータからＦＩＦＯ制御回路６の
制御によって読出されて出力される。
【００２２】デコーダ５はシステムバス１００上に出力
された制御プロセッサ１０，２０からの制御信号をデコ
ードし、その内容をＦＩＦＯ制御回路６に通知する。
された制御プロセッサ１０，２０からの制御信号をデコ
ードし、その内容をＦＩＦＯ制御回路６に通知する。
【００２３】ＦＩＦＯ制御回路６はデコーダ５からの通
知及び外部指示に応じてＦＩＦＯバッファ４をＦＩＦＯ
制御する。
知及び外部指示に応じてＦＩＦＯバッファ４をＦＩＦＯ
制御する。
【００２４】プロセッサ１，２の制御プロセッサ１０，
２０は制御記憶１１，２１に書込まれた制御プログラム
を読出して実行するとともに、他のプロセッサ２，１と
の通信のためにシステムバス１００及びデータレジスタ
３を経てＦＩＦＯバッファ４に通信データを書込む。
２０は制御記憶１１，２１に書込まれた制御プログラム
を読出して実行するとともに、他のプロセッサ２，１と
の通信のためにシステムバス１００及びデータレジスタ
３を経てＦＩＦＯバッファ４に通信データを書込む。
【００２５】通信データがＦＩＦＯバッファ４のエント
リに書込まれ、制御プロセッサ１０，２０から書込み完
了指示があると、この書込み指示をデコーダ５がデコー
ドしてＦＩＦＯ制御回路６に通知するので、ＦＩＦＯ制
御回路６はそのエントリを有効にする。
リに書込まれ、制御プロセッサ１０，２０から書込み完
了指示があると、この書込み指示をデコーダ５がデコー
ドしてＦＩＦＯ制御回路６に通知するので、ＦＩＦＯ制
御回路６はそのエントリを有効にする。
【００２６】また、通信相手先のプロセッサ２，１から
通信データ読込み可能指示があると、その通信データ読
込み可能指示をデコーダ５がデコードしてＦＩＦＯ制御
回路６に通知するので、ＦＩＦＯ制御回路６はＦＩＦＯ
バッファ４に格納されたデータのうち最も古いエントリ
のデータを読出して出力する。
通信データ読込み可能指示があると、その通信データ読
込み可能指示をデコーダ５がデコードしてＦＩＦＯ制御
回路６に通知するので、ＦＩＦＯ制御回路６はＦＩＦＯ
バッファ４に格納されたデータのうち最も古いエントリ
のデータを読出して出力する。
【００２７】通常は１エントリ内の４ワードを全て埋め
てから制御プロセッサ１０，２０が書込み完了指示を出
力するため、ＦＩＦＯバッファ４の書込みサイクル及び
システムバス１００を４サイクル使用する必要がある。
てから制御プロセッサ１０，２０が書込み完了指示を出
力するため、ＦＩＦＯバッファ４の書込みサイクル及び
システムバス１００を４サイクル使用する必要がある。
【００２８】さらに、システムバス１００にＦＩＦＯバ
ッファ４を共用するプロセッサ２，１が接続されると、
システムバス１００及びＦＩＦＯバッファ４の使用率が
高くなり、システムの効率が低下してしまう。
ッファ４を共用するプロセッサ２，１が接続されると、
システムバス１００及びＦＩＦＯバッファ４の使用率が
高くなり、システムの効率が低下してしまう。
【００２９】そのため、本実施例では、ＦＩＦＯバッフ
ァ４に書込んだデータをＦＩＦＯバッファ４のエントリ
毎に管理する管理テーブル１２，２２を制御記憶１１，
２１内に作成し、ＦＩＦＯバッファ４に書込むデータを
管理テーブル１３，２３の内容と比較して一致するワー
ドについてはその書込みを抑止している。
ァ４に書込んだデータをＦＩＦＯバッファ４のエントリ
毎に管理する管理テーブル１２，２２を制御記憶１１，
２１内に作成し、ＦＩＦＯバッファ４に書込むデータを
管理テーブル１３，２３の内容と比較して一致するワー
ドについてはその書込みを抑止している。
【００３０】プロセッサ１，２各々に割付けられたＦＩ
ＦＯバッファ４の容量は４エントリなので、ＦＩＦＯバ
ッファ４に書込むデータのうち最初の４エントリに書込
むデータは管理テーブル１２，２２に記憶させておく。
ＦＯバッファ４の容量は４エントリなので、ＦＩＦＯバ
ッファ４に書込むデータのうち最初の４エントリに書込
むデータは管理テーブル１２，２２に記憶させておく。
【００３１】５エントリ目以降の書込みについては、Ｆ
ＩＦＯバッファ４への書込みに先立って書込みデータと
管理テーブル１２，２２の内容（既にＦＩＦＯバッファ
４内に書込まれているデータ）とを書込み単位（本実施
例では４バイト単位）毎に比較し、一致するワードにつ
いてはその書込みを抑止する。
ＩＦＯバッファ４への書込みに先立って書込みデータと
管理テーブル１２，２２の内容（既にＦＩＦＯバッファ
４内に書込まれているデータ）とを書込み単位（本実施
例では４バイト単位）毎に比較し、一致するワードにつ
いてはその書込みを抑止する。
【００３２】これによって、ＦＩＦＯバッファ４への書
込みデータが似通っている場合、書込むデータが既にＦ
ＩＦＯバッファ４に書込まれていればその書込みを行わ
ないので、システムバス１００及びＦＩＦＯバッファ４
の使用率を低減させることができる。
込みデータが似通っている場合、書込むデータが既にＦ
ＩＦＯバッファ４に書込まれていればその書込みを行わ
ないので、システムバス１００及びＦＩＦＯバッファ４
の使用率を低減させることができる。
【００３３】図２は本発明の他の実施例の構成を示すブ
ロック図である。図において、本発明の他の実施例は制
御記憶１１，２１に管理テーブル１２，２２の代りにフ
ォーマット保持部１３，２３及びカウント部１４，２４
を設けた以外は本発明の一実施例と同様の構成となって
おり、同一構成要素には同一符号を付してある。
ロック図である。図において、本発明の他の実施例は制
御記憶１１，２１に管理テーブル１２，２２の代りにフ
ォーマット保持部１３，２３及びカウント部１４，２４
を設けた以外は本発明の一実施例と同様の構成となって
おり、同一構成要素には同一符号を付してある。
【００３４】フォーマット保持部１３，２３はプロセッ
サ１，２間の通信データの通信データフォーマットを保
持し、カウント部１４，２４は通信データがフォーマッ
ト保持部１３，２３に保持された通信データフォーマッ
トと連続して一致した回数をカウントするためものであ
る。
サ１，２間の通信データの通信データフォーマットを保
持し、カウント部１４，２４は通信データがフォーマッ
ト保持部１３，２３に保持された通信データフォーマッ
トと連続して一致した回数をカウントするためものであ
る。
【００３５】ＦＩＦＯバッファ４にデータを書込む際、
制御プロセッサ１０，２０はその書込みデータをフォー
マット保持部１３，２３に保持された通信データフォー
マットと比較し、その比較結果が一致を示すときにカウ
ント部１４，２４をカウントアップし、その比較結果が
不一致を示すときにカウント部１４，２４をリセットす
る。
制御プロセッサ１０，２０はその書込みデータをフォー
マット保持部１３，２３に保持された通信データフォー
マットと比較し、その比較結果が一致を示すときにカウ
ント部１４，２４をカウントアップし、その比較結果が
不一致を示すときにカウント部１４，２４をリセットす
る。
【００３６】この場合、制御プロセッサ１０，２０は通
信データフォーマットの変化する頻度が高い部分（例え
ば、通信データフォーマットの転送アドレス等）が書込
みデータとの比較対象とならないようにしている。
信データフォーマットの変化する頻度が高い部分（例え
ば、通信データフォーマットの転送アドレス等）が書込
みデータとの比較対象とならないようにしている。
【００３７】制御プロセッサ１０，２０はカウント部１
４，２４のカウント値がＦＩＦＯバッファ４の容量を越
えると、ＦＩＦＯバッファ４が予め規定された通信デー
タフォーマットで埋め尽くされたと判断する。
４，２４のカウント値がＦＩＦＯバッファ４の容量を越
えると、ＦＩＦＯバッファ４が予め規定された通信デー
タフォーマットで埋め尽くされたと判断する。
【００３８】これ以降、制御プロセッサ１０，２０はＦ
ＩＦＯバッファ４に通信データを書込むときに、予め規
定された通信データフォーマットのうち比較対象外とな
っている部分についてのみ書換えを行う。よって、通信
データのＦＩＦＯバッファ４への書込み時間を大幅に短
縮することができる。
ＩＦＯバッファ４に通信データを書込むときに、予め規
定された通信データフォーマットのうち比較対象外とな
っている部分についてのみ書換えを行う。よって、通信
データのＦＩＦＯバッファ４への書込み時間を大幅に短
縮することができる。
【００３９】図３は本発明の他の実施例で用いられる通
信データフォーマットの一例を示す図である。図におい
て、通信データＡは１６バイトのコードであり、通信元
／通信先Ａ１と、コマンドＡ２と、転送長Ａ３と、転送
アドレスＡ４とから構成されている。
信データフォーマットの一例を示す図である。図におい
て、通信データＡは１６バイトのコードであり、通信元
／通信先Ａ１と、コマンドＡ２と、転送長Ａ３と、転送
アドレスＡ４とから構成されている。
【００４０】本発明の他の実施例では、システムバス１
００上には２つのプロセッサ１，２が接続されているだ
けであり、しかもＦＩＦＯバッファ４の各セットがプロ
セッサ１，２各々に割付けられているので、通信元／通
信先Ａ１の内容は毎回同じものと考えられる。
００上には２つのプロセッサ１，２が接続されているだ
けであり、しかもＦＩＦＯバッファ４の各セットがプロ
セッサ１，２各々に割付けられているので、通信元／通
信先Ａ１の内容は毎回同じものと考えられる。
【００４１】よって、通信データＡの通信元／通信先Ａ
１とコマンドＡ２と転送長Ａ３とがＦＩＦＯバッファ４
への書込み時の比較対象となり、転送アドレスＡ４は比
較対象外となる。
１とコマンドＡ２と転送長Ａ３とがＦＩＦＯバッファ４
への書込み時の比較対象となり、転送アドレスＡ４は比
較対象外となる。
【００４２】尚、上記の説明では制御記憶１１，２１に
管理テーブル１３，２３を設ける場合と、制御記憶１
１，２１にフォーマット保持部１３，２３及びカウント
部１４，２４を設ける場合とに分けて説明したが、制御
記憶１１，２１に管理テーブル１３，２３とフォーマッ
ト保持部１３，２３とカウント部１４，２４とを設けて
通信データに応じて制御を切換えるようにすることも可
能である。
管理テーブル１３，２３を設ける場合と、制御記憶１
１，２１にフォーマット保持部１３，２３及びカウント
部１４，２４を設ける場合とに分けて説明したが、制御
記憶１１，２１に管理テーブル１３，２３とフォーマッ
ト保持部１３，２３とカウント部１４，２４とを設けて
通信データに応じて制御を切換えるようにすることも可
能である。
【００４３】このように、似通ったデータがＦＩＦＯバ
ッファ４に書込まれる場合に、ＦＩＦＯバッファ４に書
込み済みのデータに対してはその書込みを省略すること
によって、ＦＩＦＯバッファ４への書込みの高速化とと
もにシステムバス１００等のプロセッサ１，２の共用資
源の使用率を減らすことができる。
ッファ４に書込まれる場合に、ＦＩＦＯバッファ４に書
込み済みのデータに対してはその書込みを省略すること
によって、ＦＩＦＯバッファ４への書込みの高速化とと
もにシステムバス１００等のプロセッサ１，２の共用資
源の使用率を減らすことができる。
【００４４】ＦＩＦＯバッファ４は１６バイト×４ワー
ドの容量を持ち、４バイト幅のシステムバス１００を経
由して通信データが書込まれる。すなわち、１ワードの
書込みには４サイクルを要する。
ドの容量を持ち、４バイト幅のシステムバス１００を経
由して通信データが書込まれる。すなわち、１ワードの
書込みには４サイクルを要する。
【００４５】ここで、通信データのフォーマットが図３
に示すように１６バイトのデータで、通信内容が単純な
転送要求である場合、各通信データ間で異なっているの
は転送先アドレスＡ４のみであり、それ以外は全て共通
の内容となっている。この場合、転送長Ａ３が一定とす
る。
に示すように１６バイトのデータで、通信内容が単純な
転送要求である場合、各通信データ間で異なっているの
は転送先アドレスＡ４のみであり、それ以外は全て共通
の内容となっている。この場合、転送長Ａ３が一定とす
る。
【００４６】ＦＩＦＯバッファ４への書込みのうち最初
の４回は１６バイトの通信データ全てを書込む必要があ
るが、５回目以降は転送先アドレスが含まれる４バイト
を書換えるのみでよく、その通信データの書込みに要す
る時間を１／４に短縮することができる。この書込み時
間短縮効果は通信データの転送長が長く、しかも内容が
似通っているほど、またＦＩＦＯバッファ４の容量が小
さいほど顕著である。
の４回は１６バイトの通信データ全てを書込む必要があ
るが、５回目以降は転送先アドレスが含まれる４バイト
を書換えるのみでよく、その通信データの書込みに要す
る時間を１／４に短縮することができる。この書込み時
間短縮効果は通信データの転送長が長く、しかも内容が
似通っているほど、またＦＩＦＯバッファ４の容量が小
さいほど顕著である。
【００４７】尚、本発明の他の実施例では転送先アドレ
スのみが変わる場合について述べたが、通信先が変わる
場合にも対応することは可能であり、その場合でも通信
データの書込みに要する時間を１／２に短縮することが
できる。
スのみが変わる場合について述べたが、通信先が変わる
場合にも対応することは可能であり、その場合でも通信
データの書込みに要する時間を１／２に短縮することが
できる。
【００４８】
【発明の効果】以上説明したように本発明のバッファア
クセス制御回路によれば、ＦＩＦＯバッファの各エント
リに書込まれたデータを保持しておき、ＦＩＦＯバッフ
ァに書込むデータと保持内容との比較結果が一致を示す
ときにＦＩＦＯバッファへのデータの書込みを抑止する
ことによって、ＦＩＦＯバッファへのアクセス頻度を低
減し、システム性能の向上を図ることができるという効
果がある。
クセス制御回路によれば、ＦＩＦＯバッファの各エント
リに書込まれたデータを保持しておき、ＦＩＦＯバッフ
ァに書込むデータと保持内容との比較結果が一致を示す
ときにＦＩＦＯバッファへのデータの書込みを抑止する
ことによって、ＦＩＦＯバッファへのアクセス頻度を低
減し、システム性能の向上を図ることができるという効
果がある。
【００４９】また、本発明の他のバッファアクセス制御
回路によれば、ＦＩＦＯバッファの各エントリに書込ま
れたデータを保持しておき、ＦＩＦＯバッファに書込む
データと保持内容とのワード単位での比較結果が一致を
示すときに一致が検出されたＦＩＦＯバッファのワード
へのデータの書込みを抑止することによって、ＦＩＦＯ
バッファへのアクセス頻度を低減し、システム性能の向
上を図ることができるという効果がある。
回路によれば、ＦＩＦＯバッファの各エントリに書込ま
れたデータを保持しておき、ＦＩＦＯバッファに書込む
データと保持内容とのワード単位での比較結果が一致を
示すときに一致が検出されたＦＩＦＯバッファのワード
へのデータの書込みを抑止することによって、ＦＩＦＯ
バッファへのアクセス頻度を低減し、システム性能の向
上を図ることができるという効果がある。
【００５０】さらに、本発明の他のバッファアクセス制
御回路によれば、予め規定されかつＦＩＦＯバッファに
書込まれるデータのフォーマットを保持しておき、ＦＩ
ＦＯバッファに書込むデータの所定ワードと保持したフ
ォーマットの所定ワードの内容との比較結果が連続して
一致を示す回数が予め設定された所定数以上と判定され
たときにＦＩＦＯバッファに書込むデータのうち予め設
定された特定ワードのみを書込むことによって、ＦＩＦ
Ｏバッファへのアクセス頻度を低減し、システム性能の
向上を図ることができるという効果がある。
御回路によれば、予め規定されかつＦＩＦＯバッファに
書込まれるデータのフォーマットを保持しておき、ＦＩ
ＦＯバッファに書込むデータの所定ワードと保持したフ
ォーマットの所定ワードの内容との比較結果が連続して
一致を示す回数が予め設定された所定数以上と判定され
たときにＦＩＦＯバッファに書込むデータのうち予め設
定された特定ワードのみを書込むことによって、ＦＩＦ
Ｏバッファへのアクセス頻度を低減し、システム性能の
向上を図ることができるという効果がある。
【図１】本発明の一実施例の構成を示すブロック図であ
る。
る。
【図２】本発明の他の実施例の構成を示すブロック図で
ある。
ある。
【図３】本発明の他の実施例で用いられる通信データフ
ォーマットの一例を示す図である。
ォーマットの一例を示す図である。
１，２ プロセッサ ４ ＦＩＦＯバッファ ６ デコーダ １０，２０ 制御プロセッサ １１，２１ 制御記憶 １２，２２ 管理テーブル １３，２３ フォーマット保持部 １４，２４ カウント部
Claims (7)
- 【請求項１】 複数のエントリからなるＦＩＦＯバッフ
ァへのアクセスを制御するバッファアクセス制御回路で
あって、前記ＦＩＦＯバッファの各エントリに書込まれ
たデータを保持する保持手段と、前記ＦＩＦＯバッファ
に書込むデータと前記保持手段の内容とを比較する比較
手段と、前記比較手段の比較結果が一致を示すときに前
記ＦＩＦＯバッファへのデータの書込みを抑止する手段
とを有することを特徴とするバッファアクセス制御回
路。 - 【請求項２】 前記ＦＩＦＯバッファは、システムバス
を介して接続された複数のプロセッサ間で共用するよう
構成されたことを特徴とする請求項１記載のバッファア
クセス制御回路。 - 【請求項３】 各々複数ワードからなる複数のエントリ
で構成されたＦＩＦＯバッファへのデータの書込みをワ
ード単位で行うよう制御するバッファアクセス制御回路
であって、前記ＦＩＦＯバッファの各エントリに書込ま
れたデータを保持する保持手段と、前記ＦＩＦＯバッフ
ァに書込むデータと前記保持手段の内容とをワード単位
で比較する比較手段と、前記比較手段の比較結果が一致
を示すときに一致が検出された前記ＦＩＦＯバッファの
ワードへのデータの書込みを抑止する手段とを有するこ
とを特徴とするバッファアクセス制御回路。 - 【請求項４】 前記ＦＩＦＯバッファは、システムバス
を介して接続された複数のプロセッサ間で共用するよう
構成されたことを特徴とする請求項３記載のバッファア
クセス制御回路。 - 【請求項５】 複数のエントリからなるＦＩＦＯバッフ
ァへのアクセスを制御するバッファアクセス制御回路で
あって、予め規定されかつ前記ＦＩＦＯバッファに書込
まれるデータのフォーマットを保持する保持手段と、前
記ＦＩＦＯバッファに書込むデータの所定ワードと前記
保持手段の所定ワードの内容とを比較する比較手段と、
前記比較手段により連続して一致が検出された回数が予
め設定された所定数以上か否かを判定する判定手段と、
前記判定手段で所定数以上の一致が検出されたと判定さ
れたときに前記ＦＩＦＯバッファに書込むデータのうち
予め設定された特定ワードのみを書込むよう制御する手
段とを有することを特徴とするバッファアクセス制御回
路。 - 【請求項６】 前記比較手段は、前記特定ワードの比較
を行わないよう構成されたことを特徴とする請求項５記
載のバッファアクセス制御回路。 - 【請求項７】 前記ＦＩＦＯバッファは、システムバス
を介して接続された複数のプロセッサ間で共用するよう
構成されたことを特徴とする請求項５または請求項６記
載のバッファアクセス制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06147382A JP3076199B2 (ja) | 1994-06-29 | 1994-06-29 | バッファアクセス制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06147382A JP3076199B2 (ja) | 1994-06-29 | 1994-06-29 | バッファアクセス制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0816458A true JPH0816458A (ja) | 1996-01-19 |
| JP3076199B2 JP3076199B2 (ja) | 2000-08-14 |
Family
ID=15428992
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP06147382A Expired - Fee Related JP3076199B2 (ja) | 1994-06-29 | 1994-06-29 | バッファアクセス制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3076199B2 (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5816344A (ja) * | 1981-07-21 | 1983-01-31 | Nec Corp | デ−タ圧縮記憶装置 |
| JPS5935260A (ja) * | 1982-08-24 | 1984-02-25 | Nec Corp | デ−タ圧縮書込み装置 |
| JPH04260138A (ja) * | 1991-02-15 | 1992-09-16 | Nippon Denki Joho Service Kk | ファイル圧縮方式 |
-
1994
- 1994-06-29 JP JP06147382A patent/JP3076199B2/ja not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5816344A (ja) * | 1981-07-21 | 1983-01-31 | Nec Corp | デ−タ圧縮記憶装置 |
| JPS5935260A (ja) * | 1982-08-24 | 1984-02-25 | Nec Corp | デ−タ圧縮書込み装置 |
| JPH04260138A (ja) * | 1991-02-15 | 1992-09-16 | Nippon Denki Joho Service Kk | ファイル圧縮方式 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3076199B2 (ja) | 2000-08-14 |
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