JP2001092773A

JP2001092773A - データ処理装置

Info

Publication number: JP2001092773A
Application number: JP26699399A
Authority: JP
Inventors: Yoshihiko Imamura; 義彦今村
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1999-09-21
Filing date: 1999-09-21
Publication date: 2001-04-06

Abstract

(57)【要約】【課題】ＦＩＦＯ回路のオーバーフローおよびアンダ
ーフローを高性能に回避できるデータ処理装置を提供す
る。【解決手段】内部バス制御回路３４２においてＦＩ
ＦＯ回路３４４₁ 〜３４４₃の残量を監視し、これらが
オーバーフローおよびアンダーフローを生じないように
内部バス３４７を介して、ＦＩＦＯ回路３４４₁〜３４
４₄とメインメモリ２０との間のデータ転送を制御す
る。内部バス制御回路２４２における次に制御対象とす
るＦＩＦＯの決定処理と、メモリ制御回路３４１におけ
るメインメモリ２０内のアクセスを行う初期アドレスの
生成処理と、バーストアクセスを行う際に行う当該初期
アドレスを用いたアドレスの連続生成処理とを並行して
行う。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、データ処理装置に
関し、特に、ＦＩＦＯ回路の入出力制御に特徴を有する
データ処理装置に関する。

【０００２】

【従来の技術】例えば、画像処理装置などには、リアル
タイムな画像表示を可能にするためにリアルタイム処理
を行う回路と、例えばメインメモリに対してのアクセス
などの非リアルタイム処理を行う回路とを有し、これら
の回路の間にＦＩＦＯ(First In First Out)回路を介在
させて、データ処理のタイミングのずれを吸収してい
る。

【０００３】

【発明が解決しようとする課題】しかしながら、上述し
た画像処理装置では、ＦＩＦＯ回路の記憶容量は有限で
あることから、ＦＩＦＯ回路がオーバーフローまたはア
ンダーフローすると、リアルタイム処理が破綻してしま
うという問題がある。また、内部バスなどを介して複数
のＦＩＦＯ回路とメインメモリとの間でのデータ入出力
を行う構成の画像処理装置では、ＦＩＦＯ回路のオーバ
ーフローおよびアンダーフローを回避するように、メイ
ンメモリとの間のデータ転送を優先的に行うＦＩＦＯ回
路を決定した後に、当該データ転送に伴ってアクセスを
行うメインメモリ内のアドレスを算出する。しかしなが
ら、この場合に、ＦＩＦＯ回路の数が多くなると、メイ
ンメモリとの間のデータ転送を優先的に行うＦＩＦＯ回
路を決定する処理時間が長くなり、ＦＩＦＯ回路がオー
バーフローおよびアンダーフローする可能性が高くなる
という問題がある。

【０００４】本発明は上述した従来技術の問題点に鑑み
てなされ、ＦＩＦＯ回路のオーバーフローおよびアンダ
ーフローを高性能に回避できるデータ処理装置を提供す
ることを目的とする。

【０００５】

【課題を解決するための手段】上述した従来技術の問題
点を解決し、上述した目的を達成するために、本発明の
第１の観点のデータ処理装置は、データ転送ラインと、
前記データ転送ラインとの間でデータの入出力を行う第
１の記憶回路と、前記データ転送ラインとの間でデータ
の入出力を行う第２の記憶回路と、前記データ転送ライ
ンを介したデータ伝送を制御する第１の制御回路と、前
記第２の記憶回路に対してのアクセスを制御する第２の
制御回路とを有し、前記第１の記憶回路は、入力したデ
ータを記憶部に書き込み、読み出し指示信号に基づい
て、前記書き込んだデータを入力順に前記データ転送ラ
インに読み出し、前記記憶部内のデータが記憶されてい
ない未記憶領域の記憶容量を示す残量を監視し、当該残
量を示す残量通知信号を前記第１の制御回路に出力し、
前記第１の制御回路は、前記残量通知信号に基づいて、
前記記憶部がオーバーフローしないように前記第１の記
憶回路に前記読み出し指示信号を出力するか否かを決定
し、前記読み出し指示信号を出力すると決定した場合
に、前記第２の制御回路に書き込み指示信号を出力し、
前記第２の制御回路は、前記書き込み指示信号に基づい
て前記第２の記憶回路内の書き込みを行う初期アドレス
を生成し、当該初期アドレスを用いて前記第２の記憶回
路内の連続したアドレスを順に生成し、前記第２の記憶
回路は、当該生成されたアドレスに、前記第１の記憶回
路から前記データ転送ラインに読み出されたデータを順
に書き込む。

【０００６】本発明の第１の観点のデータ処理装置の作
用は以下に示すようになる。本発明の第１の観点のデー
タ処理装置では、第１の記憶回路において、記憶部内の
データが記憶されていない未記憶領域の記憶容量を示す
残量が監視され、当該残量を示す残量通知信号が第１の
制御回路に出力される。そして、第１の制御回路におい
て、第１の記憶回路から入力した残量通知信号に基づい
て、記憶部がオーバーフローしないように、第１の記憶
回路に前記読み出し指示信号を出力するか否かが決定さ
れ、前記読み出し指示信号を出力すると決定した場合
に、第２の制御回路に書き込み指示信号が出力される。
第１の記憶回路は、読み出し指示信号を入力すると、記
憶部からデータ転送ラインにデータを読み出す。また、
第２の制御回路において、第１の制御回路から入力した
前記書き込み指示信号に基づいて前記第２の記憶回路内
の書き込みを行う初期アドレスが生成され、当該初期ア
ドレスを用いて前記第２の記憶回路内の連続したアドレ
スが順に生成される。そして、第２の記憶回路におい
て、当該生成されたアドレスに、第１の記憶回路から前
記データ転送ラインに読み出されたデータが順に書き込
まれる。

【０００７】また、本発明の第１の観点のデータ処理装
置は、好ましくは、前記第２の制御回路は、前記初期ア
ドレスを生成する第１のアドレス生成回路と、前記初期
アドレスを用いて前記第２の記憶回路内の連続したアド
レスを順に生成して前記第２の記憶回路に出力する第２
のアドレス生成回路とを有し、前記第１の制御回路にお
ける前記読み出し指示信号の出力の決定処理と、前記第
１のアドレス生成回路における前記初期アドレスの生成
処理と、前記第２のアドレス生成回路による前記アドレ
ス生成処理とを並行して行う。このようにすることで、
第１の記憶回路がオーバーフローしないように行う制御
を高い応答性で行うことができ、第１の記憶回路がオー
バーフローすることを高性能に回避できる。

【０００８】また、本発明の第１の観点のデータ処理装
置は、好ましくは、前記第１の制御回路における前記読
み出し指示信号の出力の決定処理と、前記第１の制御回
路における前回の決定処理に応じて出力された前記書き
込み指示信号に基づいた前記第１のアドレス生成回路に
おける前記初期アドレスの生成処理と、前記第１のアド
レス生成回路において前回に生成された前記初期アドレ
スを用いた前記第２のアドレス生成回路における前記ア
ドレス生成処理とに同じ時間サイクルを割り当ててパイ
プライン処理を行う。

【０００９】また、本発明の第１の観点のデータ処理装
置は、好ましくは、前記第１のアドレス生成回路は、ア
ドレスを算出するアドレス算出回路と、前記算出した初
期アドレスを記憶する第３の記憶回路とを有し、前記デ
ータ処理装置は、前記第３の記憶回路から初期アドレス
が書き込まれ、当該書き込まれた初期アドレスを前記第
２のアドレス生成回路に読み出す第４の記憶回路をさら
に有する。

【００１０】また、本発明の第１の観点のデータ処理装
置は、好ましくは、前記第２の記憶回路は、ロウアドレ
スおよびコラムアドレスによって指定された記憶領域内
のメモリセルに前記データを書き込み、前記第２のアド
レス生成回路は、ロウアドレスを記憶する第５の記憶回
路と、前記第５の記憶回路に記憶されたロウアドレスを
順に増加あるいは減少する第１のアドレス更新回路と、
コラムアドレスを記憶する第６の記憶回路と、前記第６
の記憶回路に記憶されたコラムアドレスを順に増加ある
いは減少する第２のアドレス更新回路とを有し、前記第
１のアドレス生成回路は、前記第４の記憶回路に記憶さ
れた初期アドレスを、前記連続したアドレスの生成を開
始する前に、前記第５の記憶回路および前記第６の記憶
回路に読み出す。

【００１１】また、本発明の第１の観点のデータ処理装
置は、好ましくは、複数の前記第１の記憶回路を有し、
前記第１の制御回路は、前記複数の第１の記憶回路から
入力した前記残量通知信号に基づいて、前記複数の第１
の記憶回路のうち一の前記第１の記憶回路に前記読み出
し指示信号を出力する。

【００１２】また、本発明の第１の観点のデータ処理装
置は、好ましくは、前記第１の記憶回路および前記第２
の記憶回路は、画像データを記憶し、前記第１のアドレ
ス生成回路の前記アドレス算出回路は、前記画像データ
を構成するフレームデータの書き込みを開始する前記第
２の記憶回路のアドレスを記憶する第７の記憶回路と、
前記第２の記憶回路に書き込みを行う画素データの前記
フレームデータ内での位置を特定する位置データを記憶
する第８の記憶回路と、前記画素データのデータ長を記
憶する第９の記憶回路と、前記第８の記憶回路から読み
出した位置データと前記第９の記憶回路から読み出した
データ長とを乗算する乗算回路と、前記第７の記憶回路
から読み出した前記アドレスと、前記乗算回路の乗算結
果とを加算して前記初期データを算出する加算回路とを
有し、前記アドレス算出回路は、前記第１の制御回路か
ら入力した前記書き込み指示信号に基づいて、前記第７
の記憶回路、前記第８の記憶回路および前記第９の記憶
回路に対応する前記アドレス、前記位置データおよび前
記データ長をそれぞれ設定する。

【００１３】また、本発明の第２の観点のデータ処理装
置は、データ転送ラインと、前記データ転送ラインとの
間でデータの入出力を行う第１の記憶回路と、前記デー
タ転送ラインとの間でデータの入出力を行う第２の記憶
回路と、前記データ転送ラインを介したデータ伝送を制
御する第１の制御回路と、前記第２の記憶回路に対して
のアクセスを制御する第２の制御回路とを有し、前記第
１の記憶回路は、書き込み指示信号に基づいて前記デー
タ転送ラインから入力したデータを記憶部に書き込み、
前記書き込んだデータを入力順に読み出し、前記記憶部
内のデータが記憶されている記憶領域の記憶容量を示す
残量を監視し、当該残量を示す残量通知信号を前記第１
の制御回路に出力し、前記第１の制御回路は、前記残量
通知信号に基づいて、前記記憶部がアンダーフローしな
いように前記第１の記憶回路に前記書き込み指示信号を
出力するか否かを決定し、前記書き込み指示信号を出力
すると決定した場合に、前記第２の制御回路に読み出し
指示信号を出力し、前記第２の制御回路は、前記読み出
し指示信号に基づいて前記第２の記憶回路内の読み出し
を行う初期アドレスを生成し、当該初期アドレスを用い
て前記第２の記憶回路内の連続したアドレスを順に生成
し、前記第２の記憶回路は、当該生成されたアドレスか
ら読み出したデータを前記データ転送ラインに出力す
る。

【００１４】本発明の第２の観点のデータ処理装置の作
用は以下に示すようになる。本発明の第２の観点のデー
タ処理装置では、第１の記憶回路において、記憶部内の
データが記憶されている記憶領域の記憶容量を示す残量
が監視され、当該残量を示す残量通知信号が第１の制御
回路に出力される。そして、第１の制御回路において、
第１の記憶回路から入力した残量通知信号に基づいて、
記憶部がアンダーフローしないように、第１の記憶回路
に書き込み指示信号を出力するか否かが決定され、前記
書き込み指示信号を出力すると決定した場合に、第２の
制御回路に読み出し指示信号が出力される。読み出し指
示信号が第２の制御回路に入力されると、前記第２の記
憶回路内の読み出しを行う初期アドレスが生成され、当
該初期アドレスを用いて前記第２の記憶回路内の連続し
たアドレスが順に生成される。そして、第２の記憶回路
において、当該生成されたアドレスからデータ転送ライ
ンにデータが順に読み出される。そして、第１の記憶回
路において、書き込み指示信号に基づいて、第２の記憶
回路からデータ転送ラインに読み出されたデータが順に
書き込まれる。

【００１５】また、本発明の第２の観点のデータ処理装
置は、好ましくは、前記第２の制御回路は、前記初期ア
ドレスを生成する第１のアドレス生成回路と、前記初期
アドレスを用いて前記第２の記憶回路内の連続したアド
レスを順に生成して前記第２の記憶回路に出力する第２
のアドレス生成回路とを有し、前記第１の制御回路にお
ける前記書き込み指示信号の出力の決定処理と、前記第
１のアドレス生成回路における前記初期アドレスの生成
処理と、前記第２のアドレス生成回路による前記アドレ
ス生成処理とを並行して行う。

【００１６】また、本発明の第３の観点のデータ処理装
置は、リアルタイムにデータを入力するインターフェイ
ス回路と、データ転送ラインと、前記インターフェイス
回路と前記データ転送ラインとの間で介在する第１の記
憶回路と、前記データ転送ラインとの間でデータの入出
力を行う第２の記憶回路と、前記データ転送ラインを介
したデータ伝送を制御する第１の制御回路と、前記第２
の記憶回路に対してのアクセスを制御する第２の制御回
路とを有し、前記第１の記憶回路は、前記インターフェ
イス回路を介して入力したデータに応じたデータをリア
ルタイムに記憶部に書き込み、読み出し指示信号に基づ
いて、前記書き込んだデータを入力順に前記データ転送
ラインに読み出し、前記記憶部内のデータが記憶されて
いない未記憶領域の記憶容量を示す残量を監視し、当該
残量を示す残量通知信号を前記第１の制御回路に出力
し、前記第１の制御回路は、前記残量通知信号に基づい
て、前記記憶部がオーバーフローしないように前記第１
の記憶回路に前記読み出し指示信号を出力するか否かを
決定し、前記読み出し指示信号を出力すると決定した場
合に、前記第２の制御回路に書き込み指示信号を出力
し、前記第２の制御回路は、前記書き込み指示信号に基
づいて前記第２の記憶回路内の書き込みを行う初期アド
レスを生成し、当該初期アドレスを用いて前記第２の記
憶回路内の連続したアドレスを順に生成し、前記第２の
記憶回路は、当該生成されたアドレスに、前記第１の記
憶回路から前記データ転送ラインに読み出されたデータ
を順に書き込む。

【００１７】本発明の第３の観点のデータ処理装置の作
用は、第１の記憶回路が、インターフェイス回路を介し
てデータをリアルタイムに入力する点を除いて、前述し
た第１の観点のデータ処理装置の作用と同じである。

【００１８】また、本発明の第４の観点のデータ処理装
置は、リアルタイムにデータの出力を行うインターフェ
イス回路と、データ転送ラインと、前記インターフェイ
ス回路と前記データ転送ラインとの間に介在する第１の
記憶回路と、前記データ転送ラインとの間でデータの入
出力を行う第２の記憶回路と、前記データ転送ラインを
介したデータ伝送を制御する第１の制御回路と、前記第
２の記憶回路に対してのアクセスを制御する第２の制御
回路とを有し、前記第１の記憶回路は、書き込み指示信
号に基づいて前記データ転送ラインから入力したデータ
を記憶部に書き込み、前記書き込んだデータを入力順に
前記インターフェイス回路側に読み出し、前記記憶部内
のデータが記憶されている記憶領域の記憶容量を示す残
量を監視し、当該残量を示す残量通知信号を前記第１の
制御回路に出力し、前記第１の制御回路は、前記残量通
知信号に基づいて、前記記憶部がアンダーフローしない
ように前記第１の記憶回路に前記書き込み指示信号を出
力するか否かを決定し、前記書き込み指示信号を出力す
ると決定した場合に、前記第２の制御回路に読み出し指
示信号を出力し、前記第２の制御回路は、前記読み出し
指示信号に基づいて前記第２の記憶回路内の読み出しを
行う初期アドレスを生成し、当該初期アドレスを用いて
前記第２の記憶回路内の連続したアドレスを順に生成
し、前記第２の記憶回路は、当該生成されたアドレスか
ら読み出したデータを前記データ転送ラインに出力す
る。

【００１９】本発明の第４の観点のデータ処理装置の作
用は、第１の記憶回路が、インターフェイス回路側にリ
アルタイムにデータを出力する点を除いて、前述した第
２の観点のデータ処理装置の作用と同じである。

【００２０】

【発明の実施の形態】以下、本発明の実施形態に係わる
マルチプロセッサシステムについて説明する。なお、本
実施形態に係わるマルチプロセッサシステムを説明する
前に、本発明の背景技術となるマルチプロセッサシステ
ムについて説明する。背景技術図１は、本背景技術のマルチプロセッサシステム２００
の構成図である。図１は本背景技術のマルチプロセッサ
システム２００の構成図、図２は図１に示す内部バス制
御回路２４２の構成を説明するための図である。図１に
示すように、マルチプロセッサシステム２００は、例え
ば、メモリ制御回路２４１、内部バス制御回路２４２、
プロセッシングエレメント３４３₁，３４３₂３４
３₃、ＦＩＦＯ回路２４４₁，２４４₂，２４４₃，２
４４₄、メモリＩ／Ｆ回路１４５、システムＩ／Ｆ回路
２４６および内部バス３４７，３４８を１チップ内に集
積化している。

【００２１】マルチプロセッサシステム２００では、外
部端子２４６ａ₁を介して画像データ処理回路２１₁か
らプロセッシングエレメント３４３₁にリアルタイムに
データが入力され、当該データを用いてプロセッシング
エレメント３４３₁においてリアルタイムに処理が行わ
れる。次に、プロセッシングエレメント３４３₁からＦ
ＩＦＯ回路２４４₁にリアルタイムにデータＳ２６４₁
が書き込まれ（入力され）た後に、内部バス制御回路２
４２からの読み出し指示信号Ｓ２６５₁に基づいて、Ｆ
ＩＦＯ回路２４４₁から内部バス３４７にデータＳ２６
７₁が入力順に読み出される（出力される）。当該読み
出されたデータＳ２６７₁は、書き込み指示信号Ｓ２６
５₂に基づいて、内部バス３４７からＦＩＦＯ回路２４
４₂に、データＳ２６７₂として書き込まれた後に、デ
ータＳ２６４₂がプロセッシングエレメント３４３₃に
入力順にリアルタイムに読み出される。

【００２２】次に、プロセッシングエレメント３４３₃
において、データＳ２６４₂を用いて処理が行われる。
そして、プロセッシングエレメント３４３₃からＦＩＦ
Ｏ回路２４４₃にデータＳ２６４₃がリアルタイムに書
き込まれ、内部バス制御回路２４２からの読み出し指示
信号Ｓ２６５₃に基づいて、ＦＩＦＯ回路２４４₃から
内部バス３４７にデータＳ２６７₃が入力順に読み出さ
れる。当該読み出されたデータＳ２６７₃は、書き込み
指示信号Ｓ２６５₄に基づいて、内部バス３４７からＦ
ＩＦＯ回路２４４₄に、データＳ２６７₄として書き込
まれた後に、データＳ２６４₄がプロセッシングエレメ
ント３４３₂に入力順にリアルタイムに読み出される。
なお、当該例では、プロセッシングエレメント３４３₃
がリアルタイム処理を行う場合を例示するが、プロセッ
シングエレメント３４３₃は非リアルタイム処理を行う
ことも可能である。

【００２３】ＦＩＦＯ回路２４４₁〜２４４₅は、例え
ば、各々６４ビットのラインを１２８本用いて構成さ
れ、８１９２ビットの記憶容量を有している。ＦＩＦＯ
回路２４４₁，２４４₃は、それぞれの記憶部の全記憶
領域を、例えば図２に示すように１６分割して記憶部の
残量（未記憶領域の記憶容量）を監視し、その残量を示
す残量通知信号Ｓ２６６₁，Ｓ２６６₃を内部バス制御
回路２４２に出力する。ＦＩＦＯ回路２４４₁，２４４
₃から内部バス３４７には、読み出し指示信号Ｓ２６５
₁，Ｓ２６５₃に基づいてデータＳ２６７₁，Ｓ２６７
₃が読み出される。

【００２４】ＦＩＦＯ回路２４４₂，２４４₄は、それ
ぞれ記憶部の全記憶領域を、例えば図２に示すように１
６分割して記憶部の残量（データが既に記憶されている
記憶領域の記憶容量）を監視し、その残量を示す残量通
知信号Ｓ２６５₂，Ｓ２６５₄を内部バス制御回路２４
２に出力する。内部バス３４７からＦＩＦＯ回路２４４
₂，２４４₄には、書き込み指示信号Ｓ２６５₂，Ｓ２
６５₄に基づいてデータＳ２６７₂，Ｓ２６７₄が書き
込まれる。

【００２５】内部バス制御回路２４２は、ＦＩＦＯ回路
２４４₁〜２４４₄からの残量通知信号Ｓ２４４₁〜Ｓ
２４４₄に基づいて、ＦＩＦＯ回路２４４₁〜２４４₄
がオーバーフローおよびアンダーフローしないように、
読み出し指示信号Ｓ２６５₁，Ｓ２６５₃および書き込
み指示信号Ｓ２６５₂，Ｓ２６５₄を生成する。

【００２６】メインメモリ２０は、メモリＩ／Ｆ回路１
４５を介して、内部バス３４７に接続されている。メモ
リ制御回路２４１は、例えば、内部バス制御回路２４２
からの制御信号Ｓ３４２ａに基づいて、メインメモリ２
０から読み出したデータを内部バス３４７に出力すると
共に、内部バス３４７上のデータをメインメモリ２０に
書き込む。

【００２７】マルチプロセッサシステム２００では、Ｆ
ＩＦＯ回路２４４₁〜２４４₄と内部バス３４７との間
で、所定のデータ量を単位としてデータを入出力する。
例えば、ＦＩＦＯ回路２４４₁〜２４４₄と内部バス３
４７との間で１０２４ビットのデータを単位として入出
力する場合に、メモリ制御回路２４１がメインメモリ２
０をアクセスするメモリイベントには、複数のメモリア
クセスが存在することになる。例えば、メモリＩ／Ｆ回
路１４５が６４ビットで構成されるチップである場合に
は、１回のメモリイベントに１６回のメモリアクセス
（データ転送）が含まれる。また、メモリＩ／Ｆ回路１
４５が３２ビットで構成されるチップの場合には、１回
のメモリイベントに３２回のメモリアクセスが含まれ
る。メインメモリ２０として、例えばＳＤＲＡＭ(Synch
ronous Dynamic Random Access Memory)のようにデータ
のバースト転送が可能なデバイスを用いた場合には、メ
インメモリ２０に対して連続したメモリアクセスを容易
に実現できる。

【００２８】以下、マルチプロセッサシステム２００を
画像データ処理の分野に応用した場合について説明す
る。画像処理の分野では、一般的に、フレームデータを
単位として種々の処理が行われる。１フレームデータ
は、ディスプレイに１枚分の画像イメージを表示するた
めのデータである。当該フレームデータのデータ量は規
格によって異なるが、いずれの場合にも、１フレームデ
ータを構成する複数の画素データは、メインメモリ２０
上の連続したアドレス上に記憶される。そのため、メイ
ンメモリ２０として前述したバースト転送が可能なデバ
イスを用いることは、画像処理の分野では好ましい。

【００２９】図３は、メモリ制御回路２４１において、
メインメモリ２０の記憶領域にアクセスする際の論理ア
ドレス生成方法を説明するための図である。図３に示す
ように、１枚の画像フレームデータ３２は、画像フレー
ムデータ３２を構成する複数の画素（ピクセル）データ
に連続したアドレスが割り当てられてメインメモリ２０
に記憶されている。ここで、メモリ制御回路２４１に
は、メインメモリ２０に記憶されるフレームデータの先
頭アドレスを記憶するレジスタ３３と、アクセスを行お
うとする画素データのフレームデータ上の位置を記憶し
ているレジスタ３４と、１画素データ分のデータ長を記
憶しているレジスタ３５とが内蔵されている。メモリ制
御回路２４１では、内部バス制御回路２４２からの制御
に基づいて、乗算器３６において、レジスタ３３から読
み出した先頭アドレスと、画素データのフレームデータ
上の位置とを乗算し、乗算結果を加算器３７に出力す
る。そして、加算器３７において、内部バス制御回路２
４２からの制御に基づいて、レジスタ３３から読み出し
たフレームデータの先頭アドレスと、乗算器３６の乗算
結果とを加算して論理アドレスを得て、これをレジスタ
３８に書き込む。

【００３０】図４は、メモリ制御回路２４１において、
論理アドレスから物理アドレスを生成する過程を説明す
るための図である。図４に示すように、レジスタ３８に
は、図３を用いて前述した処理を経て論理アドレスが記
憶される。なお、上述した論理アドレスの生成処理は、
例えば、内部バス制御回路２４２からの制御に基づいて
行われる。メモリ制御回路２４１では、外部バスアービ
タ２９０からの制御に基づいて、レジスタ３８に記憶さ
れた論理アドレスを用いて、メインメモリ２０に固有の
アドレスである物理アドレスが生成される。

【００３１】以下、メインメモリ２０がＤＲＡＭの場合
を例示して物理アドレスの生成処理を説明する。メモリ
制御回路２４１では、外部バスアービタ２９０からの制
御に基づいて、レジスタ３８から読み出された論理アド
レスが、ロウアドレスおよびコラムアドレスの初期アド
レスとしてレジスタ４２，４３にそれぞれ書き込まれ
る。そして、外部バスアービタ２９０からの制御に基づ
いて、レジスタ４２，４３に記憶されたロウアドレスお
よびコラムアドレスによって指し示されるメインメモリ
２０内の記憶領域にレジスタ４１のデータが書き込まれ
たり、あるいは、当該記憶領域からレジスタ４１にデー
タが読み出される。その後、インクリメンタ４６，４７
によって、レジスタ４２，４３に記憶されているロウア
ドレスおよびコラムアドレスが所定数だけ増加される。

【００３２】図５は、メインメモリ２０にアクセスする
アドレスを生成する処理のタイミングを説明するための
図である。先ず、図５に示す期間６１において、内部バ
ス制御回路２４２において、残量通知信号Ｓ２４４₁〜
Ｓ２４４₄に基づいて、例えば、次にＦＩＦＯ回路２４
４₁を制御（サービス）の対象とすることが決定され
る。次に、図５に示す期間６２において、当該決定した
ＦＩＦＯ回路２４４₁に関してレジスタ３３，３４，３
５に記憶されたデータに基づいて乗算器３６および加算
器３７を用いて演算が行われ、当該演算によって得られ
た論理アドレスがレジスタ３８に書き込まれる。次に、
図５に示す期間６３において、内部バス制御回路２４２
において、残量通知信号Ｓ２４４₁〜Ｓ２４４₄に基づ
いて、例えば、次にＦＩＦＯ回路２４４₂を制御（サー
ビス）の対象とすることが決定される。また、それと並
行して、ＲＡＳ信号にパルスを発生した後に、期間６２
で生成した論理アドレスが、ロウアドレスおよびコラム
アドレスの初期アドレスとして、レジスタ３８からレジ
スタ４２，４３にそれぞれ書き込まれる。そして、レジ
スタ４２，４３に記憶されたロウアドレスおよびコラム
アドレスが、インクリメンタ４６，４７によって所定数
だけ増加され、メインメモリ２０に順に出力される。そ
して、ＦＩＦＯ回路２４４₁から内部バス３４７を介し
てレジスタ４１に記憶されたデータが、ＲＡＳ信号にパ
ルスを発生してから数クロックサイクル後に、外部バス
アービタ２９０の制御に基づいて、バースト方式で１６
回連続してメインメモリ２０内の連続したアドレスに書
き込まれる。なお、ＲＡＳ信号の信号線は図４には示さ
れていない。本実施形態において、ＲＡＳ信号は、ＤＲ
ＡＭであるメインメモリ２０に接続されているＲＡＳ信
号線をアクティブにするための内部信号である。

【００３３】上述したように、マルチプロセッサ２００
では、ＦＩＦＯ回路２４４₁〜２４４₄の中から１つを
選択し、その選択されたＦＩＦＯ回路とメインメモリ２
０との間でデータ転送を行うため、物理アドレスを計算
する時間Ｔｂがメインメモリ２０に実際にアクセスを行
う時間より長く、データ転送時間全体を短縮する上での
ボトルネックとなっている。このとき、ＦＩＦＯ回路を
選択する時間（Ｔｂの前半部分）は、ＦＩＦＯ回路の数
に応じて長くなる。従って、画像処理などの分野のよう
に１チップ内に１６個程度のプロセッシングエレメント
を内蔵する場合は、ＦＩＦＯ回路も最低１６個程度必要
になり、上記時間Ｔｂが非常に長くなり、ＦＩＦＯ回路
のオーバーフローおよびアンダーフローを高性能に回避
することが困難になる。

【００３４】以下に示す本実施形態でのマルチプロセッ
サシステムでは、次に制御対象とするＦＩＦＯ回路を決
定する処理と、論理アドレスの算出処理と、ロウアドレ
スおよびコラムアドレスに基づいてメインメモリにアク
セスを行う処理とを並行してパイプライン方式で行うこ
とで、メモリアクセスに伴う処理時間を短縮し、ＦＩＦ
Ｏ回路のオーバーフローおよびアンダーフローを高性能
に回避している。

【００３５】本発明の実施形態図６は、本実施形態のマルチプロセッサシステム３００
の構成図である。図６に示すように、マルチプロセッサ
システム３００は、例えば、メモリ制御回路３４１、内
部バス制御回路３４２、プロセッシングエレメント３４
３₁，３４３₂，３４３₃、ＦＩＦＯ回路３４４₁，３
４４₂，３４４₃，３４４₄、メモリＩ／Ｆ回路１４
５、システムＩ／Ｆ回路２４６および内部バス３４７，
３４８を１チップ内に有する。メモリＩ／Ｆ回路１４５
は、メインメモリ２０に接続されている。ここで、ＦＩ
ＦＯ回路３４４₁〜３４４₄が本発明の第１の記憶回路
に対応し、メインメモリ２０が本発明の第２の記憶回路
に対応し、内部バス制御回路３４２が本発明の第１の制
御回路に対応し、メモリ制御回路３４１が本発明の第２
の制御回路に対応している。

【００３６】内部バス３４７，３４８のバス幅、メモリ
Ｉ／Ｆ回路１４５のデータ入出力のデータ幅、並びにＦ
ＩＦＯ回路３４４₁〜３４４₄のバッファ幅は共に６４
ビットである。ＦＩＦＯ回路３４４₁〜３４４₄のバッ
ファ幅は、内部バス３４７から見たときに、１回のアク
セスで受け渡しが可能なデータのビット数を示してい
る。

【００３７】なお、本実施形態では、一例として、マル
チプロセッサシステム３００において、画像データ処理
回路２１₁，２１₂との間で画像データをリアルタイム
で入出力しながら、所定の画像処理を行う場合を例示し
て説明する。また、画像データ処理回路２１₁，２１₂
は、例えば、水平同期信号Ｈｓｙｎｃおよびピクセルク
ロック信号ＰＣに基づいて、画像処理を行う。

【００３８】マルチプロセッサシステム３００では、図
７に示すように、ＦＩＦＯ回路３４４₁，３４４₄に対
して、図７中左側に位置するプロセッシングエレメント
３４３₁，３４３₂が、リアルタイム処理が要求される
リアルタイム処理系３３０を構成する。また、マルチプ
ロセッサシステム３００では、図７に示すように、ＦＩ
ＦＯ回路３４４₁〜３４４₄に対して、図７中右側に位
置するメモリ制御回路３４１および内部バス制御回路３
４２が、リアルタイム処理が要求されない非リアルタイ
ム（シーケンシャル）処理系３３１を構成する。本実施
形態では、ＦＩＦＯ回路３４４₁，３４４₄によって、
リアルタイム処理系３３０と非リアルタイム処理系３３
１との間での処理タイミングのずれを吸収する。なお、
プロセッシングエレメント３４３₃は、リアルタイム処
理および非リアルタイム処理の何れを行ってもよい。

【００３９】プロセッシングエレメント３４３₁，３４
３₂は、それぞれシステムＩ／Ｆ回路２４６の外部端子
２４６ａ₁，２４６ａ₂に接続され、それぞれ外部端子
２４６ａ₁，２４６ａ₂に接続された画像データ処理回
路２１₁，２１₂との間でリアルタイムにデータの入出
力を行いながら、割り当てられた処理（タスク）を実行
する。なお、本実施形態では、外部端子２４６ａ₁，２
４６ａ₂に、画像データ処理回路２１₁，２１₂が接続
された場合を例示して説明する。プロセッシングエレメ
ント３４３₁，３４３₂の各々は、図示しない信号発生
装置から入力した水平同期信号Ｈｓｙｎｃおよびピクセ
ルクロック信号ＰＣを基準として所定の期間内に各ピク
セルについての処理を行う。ここで、ピクセルクロック
信号ＰＣは、水平同期信号Ｈｓｙｎｃに同期した信号で
あり、水平同期信号Ｈｓｙｎｃの１周期内に、Ｐ（Ｐは
整数）周期分のピクセルクロック信号ＰＣが含まれる。

【００４０】また、プロセッシングエレメント３４
３₁，３４３₃は、他のプロセッシングエレメントに出
力するデータおよびメインメモリ２０に書き込むデータ
を、ＦＩＦＯ回路３４４₁，３４４₃にそれぞれ出力す
る。また、プロセッシングエレメント３４３₃，３４３
₂は、他のプロセッシングエレメントが出力したデータ
およびメインメモリ２０から読み出されたデータを、Ｆ
ＩＦＯ回路３４４₂，３４４₄からそれぞれ入力する。
すなわち、プロセッシングエレメント３４３₁〜３４３
₃において、相互に通信を行いながら所定の処理を協働
して行うことができる。

【００４１】プロセッシングエレメント３４３₃は、プ
ロセッシングエレメント３４３₁，３４３₂とは異な
り、システムＩ／Ｆ回路２４６には接続されていない。
プロセッシングエレメント３４３₃は、ＦＩＦＯ回路３
４４₂，３４４₃およびメインメモリ２０との間でデー
タをリアルタイムあるいは非リアルタイム（シーケンシ
ャル）に入出力しながら、当該データをリアルタイムあ
るいは非リアルタイムに処理する。

【００４２】なお、プロセッシングエレメント３４３₁
〜３４３₃としては、例えば、高度なインテリジェント
機能を有するＣＰＵやＤＳＰなどが用いられる。また、
プロセッシングエレメント３４３₁〜３４３₃の処理能
力および構成は、相互に同じでも良いし、異なっていて
もよい。

【００４３】ＦＩＦＯ回路３４４₁〜３４４₄は、図８
に示すように、６４ビットのバッファ幅を有し、メイン
メモリ２０へのデータ転送の単位である１０２４（６４
×１６）ビット分のデータの整数（正の整数）倍、好ま
しくは２倍以上の記憶容量を有している。なお、ＦＩＦ
Ｏ回路３４４₁〜３４４₄のバッファ幅は、プロセッシ
ングエレメント３４３₁〜３４３₃が扱うデータの単位
の幅には依存しない。

【００４４】また、ＦＩＦＯ回路３４４₁，３４４₃か
ら内部バス３４７へのデータの読み出し、内部バス３４
７からＦＩＦＯ回路３４４₂，３４４₄へのデータの書
き込みは、メインメモリ２０へのデータ転送の単位であ
る１０２４ビット分のデータを単位として行われる。

【００４５】また、ＦＩＦＯ回路３４４₁，３４４
₃は、それぞれ内部バス制御回路３４２からの読み出し
指示信号Ｓ３６５₁，Ｓ３６５₃によって制御されるタ
イミングで、プロセッシングエレメント３４３₁，３４
３₃から入力した６４ビットのデータＳ３６４₁，Ｓ３
６４₃を入力順で内部バス３４７に出力する。

【００４６】また、ＦＩＦＯ回路３４４₂，３４４
₄は、それぞれ内部バス制御回路３４２からの書き込み
指示信号Ｓ３６５₂，Ｓ３６５₄によって制御されるタ
イミングで、内部バス３４７から入力した６４ビットの
データＳ３６７₂，Ｓ３６７₄を入力順で、それぞれプ
ロセッシングエレメント３４３₃，３４３₂に出力す
る。

【００４７】図９は、ＦＩＦＯ回路３４４₁の構成を説
明するための図である。図９に示すように、ＦＩＦＯ回
路３４４₁は、記憶部３５０₁、アドレスデコーダ３５
１₁およびＦＩＦＯ制御回路３５２₁を有する。記憶部
３５０₁は、例えば、６４ビットデータ幅のラインを６
４行持っている。プロセッシングエレメント３４３₁か
ら記憶部３５０₁には、プロセッシングエレメント３４
３₁のリアルタイム処理に応じて例えば単位時間当たり
に一定のデータ量のデータＳ３６４₁が書き込まれる。
記憶部３５０₁から内部バス３４７へのデータの読み出
しは、１０２４ビット（１６ライン）単位で行われる。
すなわち、１回のデータ転送イベントで１６ライン分だ
け、記憶部３５０₁の残量（データ未記憶領域のデータ
量）が増加する。一方、プロセッシングエレメント３４
３₁が、記憶部３５０₁に対してアクセスするデータの
単位は、内部バス３４７の動作とは無関係であり、例え
ば、数ビットおよび数百ビットなどである。

【００４８】なお、本実施形態では、ＦＩＦＯ回路３４
４₁〜３４４₄の残量は、プロセッシングエレメント３
４３₁〜３４３₃がリアルタイム処理を行う場合を想定
して、プロセッシングエレメント３４３₁，３４３₃か
らデータを入力するＦＩＦＯ回路３４４₁，３４４₃に
ついては記憶部内のデータが記憶されていない未記憶領
域の容量を示し、プロセッシングエレメント３４３₃，
３４３₂にデータを出力するＦＩＦＯ回路３４４₂，３
４４₂については記憶部内のデータが既に記憶されてい
る記憶領域の容量を示す。

【００４９】ＦＩＦＯ制御回路３５２₁は、図９に示す
ように、書込ポインタ制御回路３６０₁、読出ポインタ
制御回路３６１₁および残量検出回路３６２₁を有す
る。書込ポインタ制御回路３６０₁は、信号線３６３₁
を介してプロセッシングエレメント３４３₁から入力し
た書き込み指示信号Ｓ３６３₁に基づいて、データ線３
６４₁を介してプロセッシングエレメント３４３₁から
入力したデータＳ３６４₁を記憶部３５０₁に書き込む
際に用いる書込ポインタＳ３６０₁を生成し、これを残
量検出回路３６２₁に出力する。読出ポインタ制御回路
３６１₁は、信号線３６５₁を介して内部バス制御回路
３４２から入力した読み出し指示信号Ｓ３６５₁に基づ
いて、記憶部３５０₁からデータＳ３６７₁を読み出す
際に用いる読出ポインタＳ３６１₁を生成し、これを残
量検出回路３６２₁に出力する。

【００５０】アドレスデコーダ３５１₁は、書込ポイン
タ制御回路３６０₁が生成した書込ポインタに基づいて
書込アドレスを生成する。データ線３６４₁を介してプ
ロセッシングエレメント３１４₁から入力したしたデー
タＳ３６４₁は、記憶部３５０₁内の当該生成したアド
レスに書き込まれる。また、アドレスデコーダ３５１₁
は、読出ポインタ制御回路３６１₁が生成した読出ポイ
ンタに基づいて読出アドレスを生成する。記憶部３５０
₁内の当該読出アドレスから読み出されたデータＳ３６
７₁は内部バス３４７に出力される。

【００５１】残量検出回路３６２₁は、書込ポインタＳ
３６０₁および読出ポインタＳ３６１₁に基づいて、記
憶部３５０₁の全記憶領域を１６分割して残量（未記憶
領域の記憶容量）を監視し、当該残量を示す残量通知信
号Ｓ３６６₁を、信号線３６６₁を介して内部バス制御
回路３４２に出力する。

【００５２】なお、ここでは、残量検出回路３６２₁に
おいて、記憶部３５０₁の記憶領域を１６分割して残量
を監視する場合を例示したが、ｍを２以上の整数とした
場合に、当該記憶領域を２^m等分して監視してもよい。
記憶部１５０₁は、例えば、６４ビットのラインを１２
８本持ち、８１９２ビットの記憶容量を有している。記
憶部１５０₁は、例えば、各ラインが各々１６本のレジ
スタから構成される４個のモジュールによって構成され
ていてもよいし、各ラインが６４本のレジスタによって
構成されていてもよい。

【００５３】図６に示すＦＩＦＯ回路３４４₃は、基本
的に前述した図９に示すＦＩＦＯ回路３４４₁と同じ構
成をしている。但し、ＦＩＦＯ回路３４４₃は、プロセ
ッシングエレメント３４３₃からデータＳ３６４₃を入
力し、内部バス３４７にデータＳ３６７₃を出力する。
また、ＦＩＦＯ回路３４４₃は、プロセッシングエレメ
ント３４３₃から書き込み指示信号Ｓ３６３₃を入力
し、内部バス制御回路３４２に残量通知信号Ｓ３６６₃
を出力する。

【００５４】図１０は、ＦＩＦＯ回路３４４₂の構成を
説明するための図である。図１０に示すように、ＦＩＦ
Ｏ回路３４４₂は、記憶部３５０₂、アドレスデコーダ
３５１₂およびＦＩＦＯ制御回路３５２₂を有する。記
憶部３５０₂およびアドレスデコーダ３５１₂は、基本
的に、前述したＦＩＦＯ回路３４４₁の記憶部３５０₁
およびアドレスデコーダ３５１₁とそれぞれ同じであ
る。ＦＩＦＯ制御回路３５２₂は、図１０に示すよう
に、書込ポインタ制御回路３６０₂、読出ポインタ制御
回路３６１₂および残量検出回路３６２₂を有する。書
込ポインタ制御回路３６０₂は、信号線３６５₂を介し
て内部バス制御回路３４２から入力した書き込み指示信
号Ｓ３６３₂に基づいて、データ線３６７₂を介して内
部バス３４７から入力したデータＳ３６７₂を記憶部３
５０₂に書き込む際に用いる書込ポインタＳ３６０₂を
生成し、これを残量検出回路３６２₂に出力する。読出
ポインタ制御回路３６１₂は、信号線３６３₂を介して
プロセッシングエレメント３４３₃から入力した読み出
し指示信号Ｓ３６３₂に基づいて、記憶部３５０₂から
データＳ３６４₂を読み出す際に用いる読出ポインタＳ
３６１₂を生成し、これを残量検出回路３６２₂に出力
する。

【００５５】残量検出回路３６２₂は、書込ポインタＳ
３６０₂および読出ポインタＳ３６１₂に基づいて、記
憶部３５０₂の全記憶領域を１６分割して残量（データ
が既に記憶されている記憶領域の記憶容量）を監視し、
当該残量を示す残量通知信号Ｓ３６６₂を、信号線３６
６₂を介して内部バス制御回路３４２に出力する。

【００５６】図６に示すＦＩＦＯ回路３４４₄は、基本
的に前述した図１０に示すＦＩＦＯ回路３４４₂と同じ
構成をしている。但し、ＦＩＦＯ回路３４４₄は、内部
バス３４７からデータＳ３６７₄を入力し、プロセッシ
ングエレメント３４３₂にデータＳ３６４₄を出力す
る。また、プロセッシングエレメント３４３₄から読み
出し指示信号Ｓ３６３₄を入力し、内部バス制御回路３
４２に残量通知信号Ｓ３６６₄を出力する。

【００５７】次に、内部バス制御回路３４２について説
明する。内部バス制御回路３４２は、ＦＩＦＯ回路３４
４₁〜３４４₄から入力した残量通知信号Ｓ３６６₁〜
Ｓ３６６₄に基づいて、ＦＩＦＯ回路３４４₁，３４４
₃がオーバーフローおよびＦＩＦＯ回路３４４₂，３４
４₄にアンダーフローが生じないように、次に制御（サ
ービス）を行う対象とするＦＩＦＯ回路３４４₁〜３４
４₄を決定し、ＦＩＦＯ回路３４４₁〜３４４₄による
内部バス３４７に対してのデータの入出力を制御する。
また、内部バス制御回路３４２は、メモリ制御回路３４
１に制御信号Ｓ３４２ａ₁〜Ｓ３４２ａ₅を出力してメ
インメモリ２０による内部バス３４７に対してのデータ
の入出力を制御する。ここで、制御信号Ｓ３４２ａ₁〜
Ｓ３４２ａ₅が、本発明の第１の制御回路から第２の制
御回路に出力される書き込み指示信号および読み出し指
示信号に対応している。なお、内部バス制御回路３４２
は、バス使用要求が複数発生した場合に対処するため
に、当該バス使用要求を順次処理するための順序回路を
用いて、待ち行列を作成してバスアービトレーションを
行う。

【００５８】次に、メモリ制御回路３４１およびメイン
メモリ２０について説明する。図１１はメモリ制御回路
３４１の構成を説明するための図、図１２はメインメモ
リ２０の構成を説明するための図である。図１１に示す
ように、メモリ制御回路３４１は、例えば、アドレス算
出回路３４９、レジスタ３９１、レジスタ３９２，３９
３、レジスタ３９４，３９６およびインクリメンタ３９
５，３９７を有する。ここで、アドレス算出回路３４９
が本発明の第１のアドレス生成回路に対応し、インクリ
メンタ３９５，３９７が第２のアドレス生成回路に対応
している。また、レジスタ３８が本発明の第３の記憶回
路に対応し、レジスタ３９２，３９３が本発明の第４の
記憶回路に対応し、レジスタ３９４が本発明の第５の記
憶回路に対応し、レジスタ３９６が本発明の第６の記憶
回路に対応し、インクリメンタ３９５が本発明の第１の
アドレス更新回路に対応し、インクリメンタ３９６が本
発明の第２のアドレス更新回路に対応している。図１２
に示すように、メインメモリ２０は、セル・アレイ４０
０、ロウデコーダ４０１、コラムデコーダ４０２および
センスアンプ４０３を有する。

【００５９】メモリ制御回路３４１は、プロセッシング
エレメント３４３₁，３４３₂，３４３₃によるメイン
メモリ２０へのデータの書き込みおよびメインメモリ２
０からのデータの読み出しを制御する。このとき、メモ
リ制御回路３４１によるメインメモリ２０に対してのア
クセス動作は、内部バス制御回路３４２からの制御信号
Ｓ３４２ａに基づいて行われる。ここで、メインメモリ
２０としては、例えばＳＤＲＡＭ(Synchronous Dynamic
Random Access Memory)などが用いられる。

【００６０】メモリ制御回路３４１によるメインメモリ
２０に対してのアクセスは、メモリアクセスの効率化と
いう観点から、所定のデータ量のデータを単位として行
うことが望ましい。この場合に、メインメモリ２０に対
してのアクセス速度は、プロセッシングエレメント３４
３₁〜３４３₃の処理速度、ＦＩＦＯ回路３４４₁〜３
４４₄のデータ幅および段数、内部バス３４７のデータ
転送速度、並びにメインメモリ２０としてＳＤＲＡＭな
どを用いた場合にはリフレッシュ動作の期間などを基準
に、プロセッシングエレメント３４３₁，３４３₂の処
理のリアルタイム性を保証すうように決定する必要があ
る。

【００６１】メインメモリ２０に対してのメモリアクセ
スとしては、例えば１６回のバーストメモリアクセスが
採用される。当該バーストメモリアクセスは、メモリ制
御回路３４１および内部バス制御回路３４２の制御に基
づいて行われ、メモリ制御回路３４１によってメインメ
モリ２０内のアクセスを行うアドレスを１回指定した後
に、メインメモリ２０内の当該指定したアドレスと当該
指定したアドレスに連続したアドレスに対して合計１６
回のアクセスが連続して行われる。画像処理などでは、
メインメモリ２０内の連続したアドレスに対してのアク
セスが連続して発生することが多く、このようなバース
トメモリアクセスを採用することで、メインメモリ２０
に対してのアクセス効率を大幅に高めることができる。

【００６２】以下、メモリ制御回路３４１の構成要素に
ついて詳細に説明する。アドレス算出回路３４９は、レ
ジスタ３３，３４，３５、乗算器３６、加算器３７、レ
ジスタ３８を有する。ここで、レジスタ３３が本発明の
第７の記憶回路に対応し、レジスタ３４が本発明の第８
の記憶回路に対応し、レジスタ３５が本発明の第９の記
憶回路に対応し、乗算器３６が本発明の乗算回路に対応
し、加算器３７が本発明の加算回路に対応している。

【００６３】レジスタ３３は、内部バス制御回路３４２
からの制御信号Ｓ３４２ａ₁に基づいて、メインメモリ
２０から画素データを読み出す際にメインメモリ２０内
での当該画素データを含むフレームデータの先頭アドレ
スを記憶し、画素データをメインメモリ２０内に書き込
む際に当該画素データを含むフレームデータを書き込む
メインメモリ２０内の先頭アドレスを記憶する。レジス
タ３４は、内部バス制御回路３４２からの制御信号Ｓ３
４２ａ₂に基づいて、メインメモリ２０から読み出しを
行う画素データおよびメインメモリ２０に書き込みを行
う画素データのフレームデータ内での位置を示す位置デ
ータを記憶する。レジスタ３５は、内部バス制御回路３
４２からの制御信号Ｓ３４２ａ₃に基づいて、単数の画
素データのデータ長（データ量）を記憶する。

【００６４】乗算器３６は、レジスタ３４から読み出さ
れた位置データと、レジスタ３５から読み出された画素
データのデータ長とを乗算し、乗算結果を加算器３７に
出力する。加算器３７は、レジスタ３３から読み出され
たフレームの先頭アドレスと、乗算器３６の乗算結果を
加算し、加算結果を論理アドレス（本発明の初期アドレ
ス）としてレジスタ３８に書き込んだ後に、当該論理ア
ドレスを読み出してレジスタ３９２および３９３にそれ
ぞれロウアドレスの開始ポインタおよびコラムアドレス
の開始ポインタとして書き込む。このとき、論理アドレ
スに対して所定のビット操作を行うことで、ロウアドレ
スの開始ポインタおよびコラムアドレスの開始ポインタ
が得られる。

【００６５】アドレス算出回路３４９は、例えば、内部
バス制御回路３４２において次に制御の対象として決定
されたＦＩＦＯ回路３４４₁〜３４４₄についての制御
信号Ｓ３４２ａ₁〜Ｓ３４２ａ₃を入力するタイミング
で、メインメモリ２０に出力するＲＡＳ信号を発生させ
ると共に、レジスタ３９２および３９３から読み出した
ロウアドレスの開始ポインタおよびコラムアドレスの開
始ポインタを、それぞれレジスタ３９４および３９６に
書き込む。

【００６６】インクリメンタ３９６は、レジスタ３９３
に記憶されているコラムアドレスを例えば１クロックサ
イクル毎に順にインクリメントする。

【００６７】レジスタ３９６には、レジスタ３９３から
読み出されたコラムアドレスの開始ポインタがコラムア
ドレスの初期値として記憶され、その後、コラムアドレ
スがインクリメンタ３９７によって１クロックサイクル
毎に順に１５回連続してインクリメントされる。このと
き、外部バスアービタ３９０からの制御信号Ｓ３９０ａ
₂に基づいて、初期値であるコラムアドレスの開始ポイ
ンタを含めた１６個の連続したコラムアドレスが順に読
み出されて図１２に示すメインメモリ２０のコラムデコ
ーダ４０２に出力される。

【００６８】レジスタ３９１は、ロウアドレスＳ３９４
およびコラムアドレスＳ３９６に応じて、読み出しモー
ドの場合には図１２に示すセンスアンプ４０３から入力
したデータＳ４０３を書き込んで記憶し、書き込みモー
ドの場合にはデータＳ３９１を読み出して図１２に示す
セル・アレイ４００に出力する。これにより、読み出し
モードの場合には、メインメモリ２０の連続したアドレ
スからデータが順にレジスタ３９１に読み出され、書き
込みモードの場合には、レジスタ３９１に記憶されたデ
ータがメインメモリ２０の連続したアドレスに書き込ま
れる。

【００６９】また、メインメモリ２０は、例えば、図８
に示すように、６４ビットのデータ幅を有する。メイン
メモリ２０は、例えば、１６ビットのデータ幅のＳＤＲ
ＡＭを並列に４個接続したり、あるいは、３２ビットの
データ幅のＳＤＲＡＭを並列に２個接続して構成され
る。なお、メインメモリ２０の実現方式は任意である。
以下、メインメモリ２０の構成要素について詳細に説明
する。

【００７０】セル・アレイ４００は、複数のワード線と
複数のビット線との直交して配設し、ワード線とビット
線との交差部にメモリセルを配設している。セル・アレ
イ４００は、書き込みモードにおいて、活性状態になっ
たワード線とビット線との交差部のメモリセルに、図１
１に示すレジスタ３９１から読み出したデータＳ３９１
を書き込む。

【００７１】ロウデコーダ４０１は、図１１に示すメモ
リ制御回路３４１のレジスタ３９４から入力したロウア
ドレスＳ３９４に対応するワード線を活性状態にする。
コラムデコーダ４０２は、図１１に示すメモリ制御回路
３４１のレジスタ３９６から入力したコラムアドレスＳ
３９６に対応するビット線を活性状態にする。

【００７２】センスアンプ４０３は、読み出しモードに
おいて、活性状態になったワード線とビット線との交差
部のメモリセルから読み出したデータＳ４０３を、図１
１に示すレジスタ３９１に出力する。

【００７３】図１３は、内部バス制御回路３４２、メモ
リ制御回路３４１およびメインメモリ２０における処理
を説明するための図である。図１３では、例えば、内部
バス制御回路３４２において、時刻「ｔａ」〜「４ｔ
ａ」の間に、制御（サービス）の対象となるＦＩＦＯ回
路として、ＦＩＦＯ回路２４４₁，２４４₃，２４
４₄，２４４₂が順に決定された場合を例示している。
なお、内部バス制御回路３４２において、時刻「−ｔ
ａ」〜「０」にＦＩＦＯ回路３４４₂が次の制御の対象
として決定され、時刻「−２ｔａ」〜「−ｔａ」にＦＩ
ＦＯ回路３４４₄が次の制御の対象として決定されてい
る。なお、時間ｔａは、例えば、複数のクロックサイク
ルからなる時間である。

【００７４】〔時刻「０」〜「ｔａ」〕内部バス制御回
路３４２において、次にＦＩＦＯ回路３４４₁が次の制
御の対象として決定される。それと並行して、時刻「−
ｔａ」〜「０」における前回の内部バス制御回路３４２
の決定に基づいて、メインメモリ２０からＦＩＦＯ回路
３４４₂にデータ転送を行うために、内部バス制御回路
３４２からアドレス算出回路３４９に制御信号Ｓ３４２
ａ₁〜Ｓ３４２ａ₃が出力され、メインメモリ２０から
読み出しを行うフレームの先頭アドレスがレジスタ３３
に書き込まれ、メインメモリ２０から読み出しを行う画
素データの当該フレームデータ内での位置データがレジ
スタ３４に書き込まれ、１画素データのデータ長がレジ
スタ３５に書き込まれ、乗算器３６および加算器３７を
用いて演算が行われ、演算結果である論理アドレスがレ
ジスタ３８を介して、ロウアドレスの開始ポインタおよ
びコラムアドスの開始ポインタとしてそれぞれレジスタ
３９２および３９３に書き込まれる。

【００７５】また、それと並行して、時刻「−ｔａ」〜
「０」において算出された論理アドレスに応じたロウア
ドレスの開始ポインタおよびコラムアドレスの開始ポイ
ンタが、それぞれレジスタ３９４および３９６にロウア
ドレスおよびコラムアドレスとしてそれぞれ書き込ま
れ、ＲＡＳ(Row Address Strobe)信号およびＣＡＳ(Col
umn Address Strobe) 信号を発生する。その後、レジス
タ３９６に記憶されたコラムアドレスが、インクリメン
タ３９７によって順にインクリメントされ、１６個の連
続した記憶領域を指し示すロウアドレスおよびコラムア
ドレスが、図１２に示すロウデコーダ４０１およびコラ
ムデコーダ４０２にそれぞれ出力される。これにより、
セル・アレイ４００内の連続した１６個のアドレスに記
憶されていたデータが、センスアンプ４０３によってデ
ータＳ４０３として順に読み出され、図１１に示すレジ
スタ３９１に書き込まれた後に、外部バスアービタ３９
０および内部バス制御回路３４２の制御によって、図６
および図１１に示す内部バス３４７を介してＦＩＦＯ回
路３４４₄に順に書き込まれる。

【００７６】〔時刻「ｔａ」〜「２ｔａ」〕内部バス制
御回路３４２において、次にＦＩＦＯ回路３４４₃が次
の制御の対象として決定される。それと並行して、時刻
「０」〜「ｔａ」における内部バス制御回路３４２の決
定に基づいて、ＦＩＦＯ回路３４４₁からメインメモリ
２０にデータ転送を行うために、内部バス制御回路３４
２からアドレス算出回路３４９に制御信号Ｓ３４２ａ₁
〜Ｓ３４２ａ₃が出力され、メインメモリ２０に書き込
むを行うフレームの先頭アドレスがレジスタ３３に書き
込まれ、メインメモリ２０に書き込みを行う画素データ
の当該フレームデータ内での位置データがレジスタ３４
に書き込まれ、１画素データのデータ長がレジスタ３５
に書き込まれ、乗算器３６および加算器３７を用いて演
算が行われ、演算結果である論理アドレスがレジスタ３
８を介して、ロウアドレスの開始ポインタおよびコラム
アドスの開始ポインタとしてそれぞれレジスタ３９２お
よび３９３に書き込まれる。

【００７７】また、それと並行して、時刻「０」〜「ｔ
ａ」において算出された論理アドレスに応じたロウアド
レスの開始ポインタおよびコラムアドレスの開始ポイン
タが、それぞれレジスタ３９４および３９６にロウアド
レスおよびコラムアドレスとしてそれぞれ書き込まれ、
ＲＡＳ信号およびＣＡＳ信号にパルスを発生する。その
後、レジスタ３９４および３９６に記憶されたロウアド
レスおよびコラムアドレスが、インクリメンタ３９５お
よび３９７によって順にインクリメントされ、１６個の
連続した記憶領域を指し示すロウアドレスおよびコラム
アドレスが、図１２に示すロウデコーダ４０１およびコ
ラムデコーダ４０２にそれぞれ出力される。これによ
り、セル・アレイ４００内の連続した１６個のアドレス
に記憶されていたデータが、センスアンプ４０３によっ
てデータＳ４０３として順に読み出され、図１１に示す
レジスタ３９１に書き込まれた後に、外部バスアービタ
３９０および内部バス制御回路３４２の制御によって、
図６および図１１に示す内部バス３４７を介してＦＩＦ
Ｏ回路３４４₂に順に書き込まれる。

【００７８】〔時刻「２ｔａ」〜「３ｔａ」〕内部バス
制御回路３４２において、次にＦＩＦＯ回路３４４₄が
次の制御の対象として決定される。それと並行して、時
刻「ｔａ」〜「２ｔａ」における内部バス制御回路３４
２の決定に基づいて、メインメモリ２０からＦＩＦＯ回
路３４４₃にデータ転送を行うために、内部バス制御回
路３４２からアドレス算出回路３４９に制御信号Ｓ３４
２ａ₁〜Ｓ３４２ａ₃が出力され、メインメモリ２０か
ら読み出しを行うフレームの先頭アドレスがレジスタ３
３に書き込まれ、メインメモリ２０から読み出しを行う
画素データの当該フレームデータ内での位置データがレ
ジスタ３４に書き込まれ、１画素データのデータ長がレ
ジスタ３５に書き込まれ、乗算器３６および加算器３７
を用いて演算が行われ、演算結果である論理アドレスが
レジスタ３８を介して、ロウアドレスの開始ポインタお
よびコラムアドスの開始ポインタとしてそれぞれレジス
タ３９２および３９３に書き込まれる。

【００７９】また、それと並行して、時刻「ｔａ」〜
「２ｔａ」において算出された論理アドレスに応じたロ
ウアドレスの開始ポインタおよびコラムアドレスの開始
ポインタが、それぞれレジスタ３９４および３９６にロ
ウアドレスおよびコラムアドレスとしてそれぞれ書き込
まれ、ＲＡＳ信号およびＣＡＳ信号にパルスを発生す
る。その後、レジスタ３９４および３９６に記憶された
ロウアドレスおよびコラムアドレスが、インクリメンタ
３９５および３９７によって順にインクリメントされ、
１６個の連続した記憶領域を指し示すロウアドレスおよ
びコラムアドレスが、図１２に示すロウデコーダ４０１
およびコラムデコーダ４０２にそれぞれ出力される。こ
れにより、内部バス３４７を介してＦＩＦＯ回路３４４
₁からレジスタ３９１に転送されたデータが、セル・ア
レイ４００内の連続した１６個のアドレスに順に書き込
まれる。

【００８０】以下、図６に示すマルチプロセッサシステ
ム３００の全体動作の一例について説明する。マルチプ
ロセッサシステム３００では、画像データ処理回路２１
₁からのデータが、外部端子２４６ａ₁を介してリアル
タイムにプロセッシングエレメント３４３₁に入力さ
れ、当該データに基づいてプロセッシングエレメント３
４３₁において所定の処理がリアルタイムに行われる。
そして、プロセッシングエレメント３４３₁の処理結果
であるデータＳ３６４₁がＦＩＦＯ回路３４４₁にリア
ルタイムに書き込まれる。また、プロセッシングエレメ
ント３４３₃において、ＦＩＦＯ回路３４４₂から入力
したデータＳ３６４₂に基づいて所定の処理が行われ、
その処理結果のデータＳ３６４₃がＦＩＦＯ回路３４４
₃に書き込まれる。また、プロセッシングエレメント３
４３₂において、ＦＩＦＯ回路３４４₄からのデータＳ
３６４₄に基づいて処理の処理がリアルタイムに行わ
れ、そ処理結果のデータが、外部端子２４６ａ₂を介し
てリアルタイムに画像データ処理回路２１₂に出力され
る。上述したプロセッシングエレメント３４３₁〜３４
３₃の処理は並行して行われ、当該処理中に、ＦＩＦＯ
回路３４４₁〜３４４₄から内部バス制御回路３４２
に、各々のＦＩＦＯ回路３４４₁〜３４４₄の記憶部の
残量を示す残量通知信号Ｓ３６６₁〜Ｓ３６６₄が出力
される。

【００８１】そして、内部バス制御回路３４２におい
て、残量通知信号Ｓ３６６₁〜Ｓ３６６₄に基づいて、
次に制御（サービス）を行うＦＩＦＯ回路３４４₁〜３
４４₄が決定される。そして、例えば、図１３を用いて
前述したように内部バス制御回路３４２において次に制
御を行うＦＩＦＯ回路３４４₁〜３４４₄が決定された
場合には前述した動作がメモリ制御回路３４１およびメ
インメモリ２０において行われ、ＦＩＦＯ回路３４
４₁，３４４₃からメインメモリ２０へのデータ転送
と、メインメモリ２０からＦＩＦＯ回路３４４₂，３４
４₄へのデータ転送とが行われる。

【００８２】以上説明したように、マルチプロセッサシ
ステム３００によれば、図１３に示すように、内部バス
制御回路３４２における次に制御を行うＦＩＦＯ回路の
決定処理と、メモリ制御回路３４１のアドレス算出回路
３４９における論理アドレス（初期アドレス）の生成処
理と、インクリメンタ３９５，３９６におけるロウアド
レスおよびコラムアドレスの生成処理とを並行してパイ
プライン方式で行うことから、前述した図１に示す背景
技術のマルチプロセッサシステム２００の図１３に示す
処理に比べて、メインメモリ２０に対してのアクセスに
伴う時間を短縮でき、内部バス制御回路３４２およびメ
モリ制御回路３４１によるＦＩＦＯ回路３４４₁〜３４
４₄の残量制御を高い応答性で行うことができる。その
結果、ＦＩＦＯ回路３４４₁，３４４₄のオーバーフロ
ーおよびＦＩＦＯ回路３４４₂，３４４₄のアンダーフ
ローを高性能に回避できる。その結果、プロセッシング
エレメント３４３₁，３４３₂，３４３₃のリアルタイ
ム処理が破綻することを効果的に回避できる。

【００８３】本発明は上述した実施形態には限定されな
い。本発明は、プロセッシングエレメントの数および接
続形態は上述したものには限定されない。また、上述し
た実施形態では、マルチプロセッサシステムを、リアル
タイム処理を行う画像データ処理回路に接続した場合を
例示したが、その他のリアルタイム処理を行う回路に接
続してもよい。

【００８４】また、上述した実施形態では、マルチプロ
セッサシステム２００，３００を、画像処理の分野に適
用した場合を例示したが、本発明は、ＦＡ(Factory Aut
omation)、ＮＣ(Numerical Control) 、放送および通信
などの分野に適用してもよい。

【００８５】また、上述した実施形態では、メインメモ
リ２０にバースト方式でアクセスする際に、インクリメ
ンタ３９５，３９７によって、レジスタ３９４，３９６
に記憶されたロウアドレスおよびコラムアドレスを連続
的に所定数だけインクリメント（増加）させる場合を例
示したが、インクリメンタ３９５，３９７の代わりにデ
クリメンタを用い、レジスタ３９４，３９６に記憶され
たロウアドレスおよびコラムアドレスを連続的に所定数
だけデクリメント（減少）させるようにしてもよい。

【００８６】また、上述した実施形態では、図６に示す
ＦＩＦＯ回路３４４₁，３４４₃がリアルタイムにデー
タを入力し、ＦＩＦＯ回路３４４₂，３４４₄がリアル
タイムにデータを出力する場合を例示したが、これらの
データ入出力は非リアルタイムであってもよい。

【００８７】

【発明の効果】以上説明したように、本発明の第１の観
点および第３の観点のデータ処理装置によれば、データ
転送ラインを介した第１の記憶回路と第２の記憶回路と
の間のデータ転送を制御することで、第１の記憶部がオ
ーバーフローすることを回避できる。また、本発明の第
１の観点および第３の観点のデータ処理装置によれば、
第２の制御回路において所定の処理を並行して行うこと
で、第１の記憶部がオーバーフローすることを高性能に
回避できる。また、本発明の第２の観点および第４の観
点のデータ処理装置によれば、データ転送ラインを介し
た第１の記憶回路と第２の記憶回路との間のデータ転送
を制御することで、第１の記憶部がアンダーフローする
ことを回避できる。また、本発明の第２の観点および第
４の観点のデータ処理装置によれば、第２の制御回路に
おいて所定の処理を並行して行うことで、第１の記憶部
がアンダーフローすることを高性能に回避できる。

【図面の簡単な説明】

【図１】図１は、本発明の背景技術のマルチプロセッサ
システムの構成図である。

【図２】図２は、図１に示すＦＩＦＯ回路の残量イメー
ジを説明するための図である。

【図３】図３は、図１に示すメモリ制御回路におけるア
ドレス算出処理を説明するための図である。

【図４】図４は、図３に示すメモリ制御回路を説明する
ための図である。

【図５】図５は、図１に示す内部バス制御回路、メモリ
制御回路およびメインメモリにおける処理を説明するた
めの図である。

【図６】図６は、本発明の実施形態のマルチプロセッサ
システムの構成図である。

【図７】図７は、図６に示すマルチプロセッサシステム
のリアルタイム処理系と非リアルタイム処理系とを説明
するための図である。

【図８】図８は、図６に示すＦＩＦＯ回路およびメイン
メモリの記憶領域を説明するための図である。

【図９】図９は、図６に示すＦＩＦＯ回路３４４₁を説
明するための図である。

【図１０】図１０は、図６に示すＦＩＦＯ回路３４４₂
を説明するための図である。

【図１１】図１１は、図６に示すメモリ制御回路を説明
するための図である。

【図１２】図１２は、図６に示すメインメモリを説明す
るための図である。

【図１３】図１３は、図６に示す内部バス制御回路、メ
モリ制御回路およびメインメモリにおける処理を説明す
るための図である。

【符号の説明】

２０…メインメモリ、２１₁，２１₂…画像データ処理
回路、３３，３４，３５，３８，３９１，３９２，３９
３，３９４，３９６…レジスタ、３９０…外部バスアー
ビタ、３９５，３９６…インクリメンタ、３４１…メモ
リ制御回路、３４２…内部バス制御回路、３４３₁〜３
４３₅…プロセッシングエレメント、３４４₁〜３４４
₄…ＦＩＦＯ回路、３４５…メモリＩ／Ｆ回路、３４５
ａ…外部端子、２４６…システムＩ／Ｆ回路、１４５
ａ，２４６ａ₁，２４６ａ₂…外部端子、３４７，３４
８…内部バス

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考）Ｇ０６Ｆ 13/38 ３１０Ｇ０６Ｆ 13/38 ３１０ＧＧ０６Ｔ 1/60 15/64 ４５０Ｄ 1/20 15/66 ＬＦターム(参考） 5B047 AA30 EA07 EB04 EB12 5B057 CH02 CH05 CH11 CH14 CH18 DA16 5B060 AB13 AC07 CA05 5B061 FF01 GG13 PP05 QQ01 RR03 5B077 AA23 AA27 DD07 DD11 DD22 MM02 MM03

Claims

【特許請求の範囲】

【請求項１】データ転送ラインと、前記データ転送ラインとの間でデータの入出力を行う第
１の記憶回路と、前記データ転送ラインとの間でデータの入出力を行う第
２の記憶回路と、前記データ転送ラインを介したデータ伝送を制御する第
１の制御回路と、前記第２の記憶回路に対してのアクセスを制御する第２
の制御回路とを有し、前記第１の記憶回路は、入力したデータを記憶部に書き
込み、読み出し指示信号に基づいて、前記書き込んだデ
ータを入力順に前記データ転送ラインに読み出し、前記
記憶部内のデータが記憶されていない未記憶領域の記憶
容量を示す残量を監視し、当該残量を示す残量通知信号
を前記第１の制御回路に出力し、前記第１の制御回路は、前記残量通知信号に基づいて、
前記記憶部がオーバーフローしないように前記第１の記
憶回路に前記読み出し指示信号を出力するか否かを決定
し、前記読み出し指示信号を出力すると決定した場合
に、前記第２の制御回路に書き込み指示信号を出力し、前記第２の制御回路は、前記書き込み指示信号に基づい
て前記第２の記憶回路内の書き込みを行う初期アドレス
を生成し、当該初期アドレスを用いて前記第２の記憶回
路内の連続したアドレスを順に生成し、前記第２の記憶回路は、当該生成されたアドレスに、前
記第１の記憶回路から前記データ転送ラインに読み出さ
れたデータを順に書き込むデータ処理装置。
【請求項２】前記第２の制御回路は、前記初期アドレスを生成する第１のアドレス生成回路
と、前記初期アドレスを用いて前記第２の記憶回路内の連続
したアドレスを順に生成して前記第２の記憶回路に出力
する第２のアドレス生成回路とを有し、前記第１の制御回路における前記読み出し指示信号の出
力の決定処理と、前記第１のアドレス生成回路における
前記初期アドレスの生成処理と、前記第２のアドレス生
成回路による前記アドレス生成処理とを並行して行う請
求項１に記載のデータ処理装置。
【請求項３】前記第１の制御回路における前記読み出し
指示信号の出力の決定処理と、前記第１の制御回路にお
ける前回の決定処理に応じて出力された前記書き込み指
示信号に基づいた前記第１のアドレス生成回路における
前記初期アドレスの生成処理と、前記第１のアドレス生
成回路において前回に生成された前記初期アドレスを用
いた前記第２のアドレス生成回路における前記アドレス
生成処理とに同じ時間サイクルを割り当ててパイプライ
ン処理を行う請求項２に記載のデータ処理装置。
【請求項４】前記第１のアドレス生成回路は、アドレス
を算出するアドレス算出回路と、前記算出した初期アドレスを記憶する第３の記憶回路と
を有し、前記データ処理装置は、前記第３の記憶回路から初期アドレスが書き込まれ、当
該書き込まれた初期アドレスを前記第２のアドレス生成
回路に読み出す第４の記憶回路をさらに有する請求項２
に記載のデータ処理装置。
【請求項５】前記第２の記憶回路は、ロウアドレスおよびコラムアドレスによって指定された
記憶領域内のメモリセルに前記データを書き込み、前記第２のアドレス生成回路は、ロウアドレスを記憶する第５の記憶回路と、前記第５の記憶回路に記憶されたロウアドレスを順に増
加あるいは減少する第１のアドレス更新回路と、コラムアドレスを記憶する第６の記憶回路と、前記第６の記憶回路に記憶されたコラムアドレスを順に
増加あるいは減少する第２のアドレス更新回路とを有
し、前記第１のアドレス生成回路は、前記第４の記憶回路に記憶された初期アドレスを、前記
連続したアドレスの生成を開始する前に、前記第５の記
憶回路および前記第６の記憶回路に読み出す請求項４に
記載のデータ処理装置。
【請求項６】複数の前記第１の記憶回路を有し、前記第１の制御回路は、前記複数の第１の記憶回路から
入力した前記残量通知信号に基づいて、前記複数の第１
の記憶回路のうち一の前記第１の記憶回路に前記読み出
し指示信号を出力する請求項１に記載のデータ処理装
置。
【請求項７】前記第１の記憶回路および前記第２の記憶
回路は、画像データを記憶し、前記第１のアドレス生成回路の前記アドレス算出回路
は、前記画像データを構成するフレームデータの書き込みを
開始する前記第２の記憶回路のアドレスを記憶する第７
の記憶回路と、前記第２の記憶回路に書き込みを行う画素データの前記
フレームデータ内での位置を特定する位置データを記憶
する第８の記憶回路と、前記画素データのデータ長を記憶する第９の記憶回路
と、前記第８の記憶回路から読み出した位置データと前記第
９の記憶回路から読み出したデータ長とを乗算する乗算
回路と、前記第７の記憶回路から読み出した前記アドレスと、前
記乗算回路の乗算結果とを加算して前記初期データを算
出する加算回路とを有し、前記アドレス算出回路は、前記第１の制御回路から入力
した前記書き込み指示信号に基づいて、前記第７の記憶
回路、前記第８の記憶回路および前記第９の記憶回路に
対応する前記アドレス、前記位置データおよび前記デー
タ長をそれぞれ設定する請求項４に記載のデータ処理装
置。
【請求項８】前記第１の記憶回路は、リアルタイムに入
力したデータを記憶部に書き込む請求項１に記載のデー
タ処理装置。
【請求項９】データ転送ラインと、前記データ転送ラインとの間でデータの入出力を行う第
１の記憶回路と、前記データ転送ラインとの間でデータの入出力を行う第
２の記憶回路と、前記データ転送ラインを介したデータ伝送を制御する第
１の制御回路と、前記第２の記憶回路に対してのアクセスを制御する第２
の制御回路とを有し、前記第１の記憶回路は、書き込み指示信号に基づいて前
記データ転送ラインから入力したデータを記憶部に書き
込み、前記書き込んだデータを入力順に読み出し、前記
記憶部内のデータが記憶されている記憶領域の記憶容量
を示す残量を監視し、当該残量を示す残量通知信号を前
記第１の制御回路に出力し、前記第１の制御回路は、前記残量通知信号に基づいて、
前記記憶部がアンダーフローしないように前記第１の記
憶回路に前記書き込み指示信号を出力するか否かを決定
し、前記書き込み指示信号を出力すると決定した場合
に、前記第２の制御回路に読み出し指示信号を出力し、前記第２の制御回路は、前記読み出し指示信号に基づい
て前記第２の記憶回路内の読み出しを行う初期アドレス
を生成し、当該初期アドレスを用いて前記第２の記憶回
路内の連続したアドレスを順に生成し、前記第２の記憶回路は、当該生成されたアドレスから読
み出したデータを前記データ転送ラインに出力するデー
タ処理装置。
【請求項１０】前記第２の制御回路は、前記初期アドレスを生成する第１のアドレス生成回路
と、前記初期アドレスを用いて前記第２の記憶回路内の連続
したアドレスを順に生成して前記第２の記憶回路に出力
する第２のアドレス生成回路とを有し、前記第１の制御回路における前記書き込み指示信号の出
力の決定処理と、前記第１のアドレス生成回路における
前記初期アドレスの生成処理と、前記第２のアドレス生
成回路による前記アドレス生成処理とを並行して行う請
求項９に記載のデータ処理装置。
【請求項１１】前記第１の制御回路における前記書き込
み指示信号の出力の決定処理と、前記第１の制御回路に
おける前回の決定処理に応じて出力された前記読み出し
指示信号に基づいた前記第１のアドレス生成回路におけ
る前記初期アドレスの生成処理と、前記第１のアドレス
生成回路において前回に生成された前記初期アドレスを
用いた前記第２のアドレス生成回路における前記アドレ
ス生成処理とに同じ時間サイクルを割り当ててパイプラ
イン処理を行う請求項１０に記載のデータ処理装置。
【請求項１２】前記第１のアドレス生成回路は、アドレ
スを算出するアドレス算出回路と、前記算出した初期アドレスを記憶する第３の記憶回路と
を有し、前記データ処理装置は、前記第３の記憶回路から初期アドレスが書き込まれ、当
該書き込まれた初期アドレスを前記第２のアドレス生成
回路に読み出す第４の記憶回路をさらに有する請求項１
０に記載のデータ処理装置。
【請求項１３】前記第２の記憶回路は、ロウアドレスおよびコラムアドレスによって指定された
記憶領域内のメモリセルから前記データを読み出し、前記第２のアドレス生成回路は、ロウアドレスを記憶する第５の記憶回路と、前記第５の記憶回路に記憶されたロウアドレスを順に増
加あるいは減少する第１のアドレス更新回路と、コラムアドレスを記憶する第６の記憶回路と、前記第６の記憶回路に記憶されたコラムアドレスを順に
増加あるいは減少する第２のアドレス更新回路とを有
し、前記第１のアドレス生成回路は、前記第４の記憶回路に記憶された初期アドレスを、前記
連続したアドレスの生成を開始する前に、前記第５の記
憶回路および前記第６の記憶回路に読み出す請求項１２
に記載のデータ処理装置。
【請求項１４】複数の前記第１の記憶回路を有し、前記第１の制御回路は、前記複数の第１の記憶回路から
入力した前記残量通知信号に基づいて、前記複数の第１
の記憶回路のうち一の前記第１の記憶回路に前記書き込
み指示信号を出力する請求項９に記載のデータ処理装
置。
【請求項１５】前記第１の記憶回路および前記第２の記
憶回路は、画像データを記憶し、前記第１のアドレス生成回路の前記アドレス算出回路
は、前記画像データを構成するフレームデータの読み出しを
開始する前記第２の記憶回路のアドレスを記憶する第７
の記憶回路と、前記第２の記憶回路から読み出しを行う画素データの前
記フレームデータ内での位置を特定する位置データを記
憶する第８の記憶回路と、前記画素データのデータ長を記憶する第９の記憶回路
と、前記第８の記憶回路から読み出した位置データと前記第
９の記憶回路から読み出したデータ長とを乗算する乗算
回路と、前記第７の記憶回路から読み出した前記アドレスと、前
記乗算回路の乗算結果とを加算して前記初期データを算
出する加算回路とを有し、前記アドレス算出回路は、前記第１の制御回路から入力
した前記読み出し指示信号に基づいて、前記第７の記憶
回路、前記第８の記憶回路および前記第９の記憶回路に
対応する前記アドレス、前記位置データおよび前記デー
タ長をそれぞれ設定する請求項１２に記載のデータ処理
装置。
【請求項１６】前記第１の記憶回路は、記憶部からリア
ルタイムにデータを読み出す請求項９に記載のデータ処
理装置。
【請求項１７】リアルタイムにデータを入力するインタ
ーフェイス回路と、データ転送ラインと、前記インターフェイス回路と前記データ転送ラインとの
間で介在する第１の記憶回路と、前記データ転送ラインとの間でデータの入出力を行う第
２の記憶回路と、前記データ転送ラインを介したデータ伝送を制御する第
１の制御回路と、前記第２の記憶回路に対してのアクセスを制御する第２
の制御回路とを有し、前記第１の記憶回路は、前記インターフェイス回路を介
して入力したデータに応じたデータをリアルタイムに記
憶部に書き込み、読み出し指示信号に基づいて、前記書
き込んだデータを入力順に前記データ転送ラインに読み
出し、前記記憶部内のデータが記憶されていない未記憶
領域の記憶容量を示す残量を監視し、当該残量を示す残
量通知信号を前記第１の制御回路に出力し、前記第１の制御回路は、前記残量通知信号に基づいて、
前記記憶部がオーバーフローしないように前記第１の記
憶回路に前記読み出し指示信号を出力するか否かを決定
し、前記読み出し指示信号を出力すると決定した場合
に、前記第２の制御回路に書き込み指示信号を出力し、前記第２の制御回路は、前記書き込み指示信号に基づい
て前記第２の記憶回路内の書き込みを行う初期アドレス
を生成し、当該初期アドレスを用いて前記第２の記憶回
路内の連続したアドレスを順に生成し、前記第２の記憶回路は、当該生成されたアドレスに、前
記第１の記憶回路から前記データ転送ラインに読み出さ
れたデータを順に書き込むデータ処理装置。
【請求項１８】前記第２の制御回路は、前記初期アドレスを生成する第１のアドレス生成回路
と、前記初期アドレスを用いて前記第２の記憶回路内の連続
したアドレスを順に生成して前記第２の記憶回路に出力
する第２のアドレス生成回路とを有し、前記第１の制御回路における前記読み出し指示信号の出
力の決定処理と、前記第１のアドレス生成回路における
前記初期アドレスの生成処理と、前記第２のアドレス生
成回路による前記アドレス生成処理とを並行して行う請
求項１７に記載のデータ処理装置。
【請求項１９】前記第１の制御回路における前記読み出
し指示信号の出力の決定処理と、前記第１の制御回路に
おける前回の決定処理に応じて出力された前記書き込み
指示信号に基づいた前記第１のアドレス生成回路におけ
る前記初期アドレスの生成処理と、前記第１のアドレス
生成回路において前回に生成された前記初期アドレスを
用いた前記第２のアドレス生成回路における前記アドレ
ス生成処理とに同じ時間サイクルを割り当ててパイプラ
イン処理を行う請求項１８に記載のデータ処理装置。
【請求項２０】前記インターフェイス回路からリアルタ
イムに入力したデータに基づいてリアルタイム処理を行
い、当該リアルタイム処理によって得られたデータをリ
アルタイムに前記第１の記憶回路に出力するデータ処理
回路をさらに有する請求項１７に記載のデータ処理装
置。
【請求項２１】リアルタイムにデータの出力を行うイン
ターフェイス回路と、データ転送ラインと、前記インターフェイス回路と前記データ転送ラインとの
間に介在する第１の記憶回路と、前記データ転送ラインとの間でデータの入出力を行う第
２の記憶回路と、前記データ転送ラインを介したデータ伝送を制御する第
１の制御回路と、前記第２の記憶回路に対してのアクセスを制御する第２
の制御回路とを有し、前記第１の記憶回路は、書き込み指示信号に基づいて前
記データ転送ラインから入力したデータを記憶部に書き
込み、前記書き込んだデータを入力順に前記インターフ
ェイス回路側に読み出し、前記記憶部内のデータが記憶
されている記憶領域の記憶容量を示す残量を監視し、当
該残量を示す残量通知信号を前記第１の制御回路に出力
し、前記第１の制御回路は、前記残量通知信号に基づいて、
前記記憶部がアンダーフローしないように前記第１の記
憶回路に前記書き込み指示信号を出力するか否かを決定
し、前記書き込み指示信号を出力すると決定した場合
に、前記第２の制御回路に読み出し指示信号を出力し、前記第２の制御回路は、前記読み出し指示信号に基づい
て前記第２の記憶回路内の読み出しを行う初期アドレス
を生成し、当該初期アドレスを用いて前記第２の記憶回
路内の連続したアドレスを順に生成し、前記第２の記憶回路は、当該生成されたアドレスから読
み出したデータを前記データ転送ラインに出力するデー
タ処理装置。
【請求項２２】前記第２の制御回路は、前記初期アドレスを生成する第１のアドレス生成回路
と、前記初期アドレスを用いて前記第２の記憶回路内の連続
したアドレスを順に生成して前記第２の記憶回路に出力
する第２のアドレス生成回路とを有し、前記第１の制御回路における前記書き込み指示信号の出
力の決定処理と、前記第１のアドレス生成回路における
前記初期アドレスの生成処理と、前記第２のアドレス生
成回路による前記アドレス生成処理とを並行して行う請
求項２１に記載のデータ処理装置。
【請求項２３】前記第１の制御回路における前記書き込
み指示信号の出力の決定処理と、前記第１の制御回路に
おける前回の決定処理に応じて出力された前記読み出し
指示信号に基づいた前記第１のアドレス生成回路におけ
る前記初期アドレスの生成処理と、前記第１のアドレス
生成回路において前回に生成された前記初期アドレスを
用いた前記第２のアドレス生成回路における前記アドレ
ス生成処理とに同じ時間サイクルを割り当ててパイプラ
イン処理を行う請求項２２に記載のデータ処理装置。
【請求項２４】前記第１の記憶回路からリアルタイムに
入力したデータに基づいてリアルタイム処理を行い、当
該リアルタイム処理によって得られたデータをリアルタ
イムに前記インターフェイス回路に出力するデータ処理
回路をさらに有する請求項２１に記載のデータ処理装
置。