JPWO2007007599A1 - メモリ制御装置 - Google Patents
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Abstract
リフレッシュ動作に必要なバンド幅を、適切に分割することで、メモリアクセスのピークバンド幅を平滑化し、低いピークバンド幅で必要なリフレッシュ動作を完遂することのできるメモリ制御装置を提供する。常時一定の割合でリフレッシュ要求を行う常時リフレッシュ要求回路と、メモリアクセスのバンド幅が低下している時間帯等、リフレッシュ要求発行条件が満たされている間に、集中的にリフレッシュを発行する、第１、第２のリクエスタにそれぞれ対応する第１、第２の集中リフレッシュ要求回路とを、並行的に動作させる。
Description
本発明は、メモリ制御装置に関し、特に、リフレッシュを必要とするメモリを制御するメモリアクセス制御回路に関する。
近年のシステムＬＳＩでは、複数の機能を１チップに集積することがよく行われている。このとき、システムコストの低減や、低消費電力化を図るため、個々の機能ブロックに固有であったメモリを統合する統合メモリアーキテクチャが採用される場合が多い。
統合メモリアーキテクチャにおいては、個々の機能ブロックが必要とする各ピークバンド幅の、該すべての機能ブロックについての和が、所定のピークバンド幅内にあることを満足する必要がある。そして、上記ピークバンド幅の和が大きいと、これに対処するためにメモリバス幅を増やしたり、メモリの動作周波数を上げたりするなどの、統合メモリアーキテクチャの利点を減殺してしまうこととなる対策をとることが必要となるため、このピークバンド幅は、できるだけ小さくすることが必要である。
一方、このようなシステムＬＳＩの統合メモリとしては、高速、かつ大容量のＳＤＲＡＭや、ＤＤＲ−ＳＤＲＡＭが適しているが、これらの揮発性メモリは、リフレッシュ動作を必要とし、かつ該リフレッシュ動作は通常のメモリアクセスと競合しバンド幅を消費してこれを行うものであり、したがってこのリフレッシュ動作は、ピークバンド幅に影響を与えないように行うことが一つの大きな課題であった（特許文献１参照）。
従来、上記のような課題を解決する手段としては、２つの手法が主に採られてきた。
前記２つの手法のうちの１つは、必要なリフレッシュ回数を所定の時間内にまんべんなく実施することにより、一定のバンド幅を常時リフレッシュに割り当てる手法（以下、常時リフレッシュと呼ぶ）であり、もう１つは、通常のメモリアクセスの頻度が下がる時間帯に集中的にリフレッシュを行うことにより、所定時間内に必要なリフレッシュを短時間に終わらせる手法（以下、集中リフレッシュと呼ぶ）である。
前記２つの手法のうちの１つは、必要なリフレッシュ回数を所定の時間内にまんべんなく実施することにより、一定のバンド幅を常時リフレッシュに割り当てる手法（以下、常時リフレッシュと呼ぶ）であり、もう１つは、通常のメモリアクセスの頻度が下がる時間帯に集中的にリフレッシュを行うことにより、所定時間内に必要なリフレッシュを短時間に終わらせる手法（以下、集中リフレッシュと呼ぶ）である。
集中リフレッシュの手法としては、例えばＡＶ処理を行うシステムＬＳＩにおいては、画像出力の垂直ブランク期間などにおいてアクセス頻度が低下する時間帯を用いる方法などが代表的である。
特開２０００−３１１４８４号公報
ところで、上記のようなリフレッシュを必要とするメモリを制御するメモリアクセス制御回路においては、メモリ容量の増大に伴い必要なリフレッシュ回数は、２のべき乗で増大するため、リフレッシュの占めるバンド幅も、メモリ容量の増大に伴い２のべき乗で増大することになる。
このような状況においては、上記の２つの手法には、以下に指摘するような課題が存在する。
このような状況においては、上記の２つの手法には、以下に指摘するような課題が存在する。
常時リフレッシュについては、各機能ブロックのアクセスがピークとなる状況において、これらにリフレッシュのバンド幅がそのまま輻輳されることになるため、補償すべきピークバンド幅が増大することとなる。
一方、集中リフレッシュは、常時リフレッシュの持つ課題は生じないが、必要なリフレッシュ回数を、全てアクセス頻度の低下する短い時間帯に実行するため、リフレッシュ集中の時間帯には、リフレッシュのバンド幅が大きくなる。このとき、必要なリフレッシュ回数が大きい大容量のメモリを用いる場合においては、リフレッシュのバンド幅が、アクセス頻度低下によって減じた占有バンド幅を大きく上回り、逆に高いピークバンド幅を生じてしまうことがある。
本発明は、上記従来の問題点に鑑みてなされたもので、リフレッシュ動作に必要なバンド幅を、適切に分割することで、メモリアクセスのピークバンド幅を平滑化し、低いピークバンド幅で必要なリフレッシュ動作を完遂することのできるメモリ制御装置を提供することを目的としている。
本発明の請求項１にかかるメモリ制御装置は、リフレッシュの必要なメモリに対しアクセス要求を行う複数のリクエスタからのアクセスを調停、制御し、メモリ制御を行うメモリ制御装置において、前記メモリに対する前記複数のリクエスタからのメモリアクセス要求に対して、これらを調停するアクセス調停回路と、前記アクセス調停回路に対し、前記メモリのリフレッシュの要求を行う複数のリフレッシュ要求回路とを備えたメモリアクセス制御回路を備え、前記複数のリフレッシュ要求回路は、前記アクセス調停回路に対し常に前記メモリのリフレッシュ要求を出し続けるか、または常に一定の時間間隔をおいて前記メモリのリフレッシュの要求を出す１つの常時リフレッシュ要求回路と、前記アクセス調停回路に対しその各々に設定されるリフレッシュ要求発行条件が満たされている間、前記メモリのリフレッシュの要求を発行しつづける、１つまたは複数の条件付リフレッシュ要求回路とよりなる、ことを特徴とする。
本発明の請求項２にかかるメモリ制御装置は、請求項１記載のメモリ制御装置において、前記複数のリクエスタの全部あるいは一部は、前記メモリアクセス制御回路に対し、前記メモリに対するアクセス頻度が所定値以下であるときにＯＮとなるアクセス頻度低下信号を出力するものであり、前記条件付リフレッシュ要求回路は、前記アクセス頻度低下信号を出力する前記複数のリクエスタの全部あるいは一部の同数と設けられ、前記各条件付リフレッシュ要求回路の前記リフレッシュ要求発行条件は、対応する前記アクセス頻度低下信号がＯＮであることである、ことを特徴とする。
本発明の請求項３にかかるメモリ制御装置は、請求項２のメモリ制御装置において、前記アクセス調停回路において、前記条件付リフレッシュ要求回路に対して設定される前記アクセス許可頻度は、該条件付リフレッシュ要求回路に対応する前記リクエスタが出力する前記アクセス頻度低下信号がＯＦＦのときの値と、ＯＮのときの値との差分に基づいて設定され、前記アクセス調停回路において、前記常時リフレッシュ要求回路に対して設定される前記アクセス許可頻度は、一定時間内に前記メモリが必要とするリフレッシュ回数と、前記条件付リフレッシュ要求回路によって前記一定時間内に実行されるリフレッシュ回数との差分回数のリフレッシュが、前記一定時間内に実行できるよう設定されている、ことを特徴とする。
本発明の請求項４にかかるメモリ制御装置は、請求項３のメモリ制御装置において、前記アクセス調停回路に対してメモリ要求を発行するリクエスタは、画像処理を行う画像処理回路であり、該画像処理回路であるリクエスタは、前記外部メモリへのアクセスが密であるアクティブ期間と、前記アクセスが疎であるブランク期間とを周期的に繰り返し、前記メモリアクセス制御回路は、前記画像処理回路であるリクエスタに対応する前記条件付リフレッシュ要求回路をもち、前記画像処理回路であるリクエスタがブランク期間にあることを示す信号を、前記アクセス頻度低下信号として用いる、ことを特徴とする。
請求項１あるいは請求項２にかかるメモリ制御装置によれば、上記構成により、常時リフレッシュと、集中リフレッシュとを適切に混合することが可能となり、メモリアクセスのピークやリフレッシュの輻輳により、高いピークバンド幅が発生することを回避することができる。
また、請求項３にかかるメモリ制御装置によれば、アプリオリに見込まれるリクエスタのバンド幅変動の情報から、ピークバンド幅を軽減するために、常時リフレッシュと集中リフレッシュとを一定の比で与えることのできる簡易なメモリアクセス制御方法を、提供することができる。
また、請求項４の発明にかかるメモリ制御装置によれば、映像を取り扱う情報処理装置において、リフレッシュのピークバンド幅を軽減することのできる簡易なメモリアクセス制御方法を提供することができる。
１０００ メモリ制御装置
１００ メモリアクセス制御回路
１０ 外部メモリ
２０ 第１リクエスタ
２１ 第２リクエスタ
３０ 常時リフレッシュリクエスタ
４０ 第１集中リフレッシュリクエスタ
４１ 第２集中リフレッシュリクエスタ
５０ 常時リフレッシュ頻度レジスタ
６０ 第１集中リフレッシュ頻度レジスタ
６１ 第２集中リフレッシュ頻度レジスタ
７０ 第１リクエスタ頻度低下信号
７１ 第２リクエスタ頻度低下信号
８０ 第１集中リフレッシュリクエスト信号
８１ 第２集中リフレッシュリクエスト信号
８２ 常時リフレッシュリクエスト信号
９０ 常時リフレッシュサイクルカウンタ
Ａ０ 第１集中リフレッシュサイクルカウンタ
Ａ１ 第２集中リフレッシュサイクルカウンタ
Ｂ０ アービター
１００ メモリアクセス制御回路
１０ 外部メモリ
２０ 第１リクエスタ
２１ 第２リクエスタ
３０ 常時リフレッシュリクエスタ
４０ 第１集中リフレッシュリクエスタ
４１ 第２集中リフレッシュリクエスタ
５０ 常時リフレッシュ頻度レジスタ
６０ 第１集中リフレッシュ頻度レジスタ
６１ 第２集中リフレッシュ頻度レジスタ
７０ 第１リクエスタ頻度低下信号
７１ 第２リクエスタ頻度低下信号
８０ 第１集中リフレッシュリクエスト信号
８１ 第２集中リフレッシュリクエスト信号
８２ 常時リフレッシュリクエスト信号
９０ 常時リフレッシュサイクルカウンタ
Ａ０ 第１集中リフレッシュサイクルカウンタ
Ａ１ 第２集中リフレッシュサイクルカウンタ
Ｂ０ アービター
（実施の形態１）
本発明の実施の形態１によるメモリ制御装置を、図１を用いて説明する。
図１は、本発明の実施の形態１によるメモリ制御装置１０００を示す構成図である。
図１に示されるメモリ制御装置１０００において、メモリアクセス制御回路１００は、リフレッシュの必要なメモリに対する複数のリクエスタからのアクセスを制御するものであり、上記リフレッシュの必要な外部メモリ１０に接続されるとともに、該外部メモリ１０に対するアクセス要求を行う第１リクエスタ２０、及び第２リクエスタ２１にも、それぞれ接続されている。
本発明の実施の形態１によるメモリ制御装置を、図１を用いて説明する。
図１は、本発明の実施の形態１によるメモリ制御装置１０００を示す構成図である。
図１に示されるメモリ制御装置１０００において、メモリアクセス制御回路１００は、リフレッシュの必要なメモリに対する複数のリクエスタからのアクセスを制御するものであり、上記リフレッシュの必要な外部メモリ１０に接続されるとともに、該外部メモリ１０に対するアクセス要求を行う第１リクエスタ２０、及び第２リクエスタ２１にも、それぞれ接続されている。
また、該メモリアクセス制御回路１００は、内部に常時リフレッシュ頻度レジスタ５０、及び常時リフレッシュサイクルカウンタ９０を含む常時リフレッシュリクエスタ３０と、第１集中リフレッシュ頻度レジスタ６０、及び第１集中リフレッシュサイクルカウンタＡ０を含む第１集中リフレッシュリクエスタ４０と、第２集中リフレッシュ頻度レジスタ６１、及び第２集中リフレッシュサイクルカウンタＡ１を含む第２集中リフレッシュリクエスタ４１と、アービターＢ０とを、具備している。
前記アービターＢ０は、前記第１リクエスタ２０、第２リクエスタ２１、常時リフレッシュリクエスタ３０、第１集中リフレッシュリクエスタ４０、及び第２集中リフレッシュリクエスタ４１と接続され、それぞれからのリクエストを受け付けて調停し、常時リフレッシュリクエスタ３０、第１集中リフレッシュリクエスタ４０、第２集中リフレッシュリクエスタ４１、第１リクエスタ２０、及び第２リクエスタ２１の順に、優先的に受理する。
前記メモリアクセス制御回路１００は、アービターＢ０によって選ばれたリクエスタに応じて、外部メモリ１０にコマンドを発行する。特に、常時リフレッシュリクエスタ３０、第１集中リフレッシュリクエスタ４０、第２集中リフレッシュリクエスタ４１のいずれかが選ばれたときは、外部メモリ１０にリフレッシュコマンドを発行する。ここで、リフレッシュに要するサイクル数は２０サイクルとする。
常時リフレッシュリクエスタ３０は、内部に、常時リフレッシュ頻度レジスタ５０と、常時リフレッシュサイクルカウンタ９０とをもち、常時リフレッシュリクエスト信号８２を介してアービターＢ０と接続される。
常時リフレッシュサイクルカウンタ９０は、１サイクルにつき１ずつインクリメントされるカウンタで、常時リフレッシュ頻度レジスタ５０の設定値と値が等しくなると、その次のサイクルで０に戻る。常時リフレッシュリクエスタ３０は、常時リフレッシュ頻度レジスタ５０と、常時リフレッシュサイクルカウンタ９０とが同じ値になると、常時リフレッシュリクエスト信号８２をＯＮにして、アービターＢ０にリクエストを発行する。
第１集中リフレッシュリクエスタ４０は、内部に、第１集中リフレッシュ頻度レジスタ４０と、第１集中リフレッシュサイクルカウンタＡ０とをもち、第１集中リフレッシュリクエスト信号８０を介してアービターＢ０と接続され、第１リクエスタ頻度低下信号０７０を介して第１リクエスタ２０と接続される。
第１集中リフレッシュサイクルカウンタＡ０は、第１リクエスタ頻度低下信号７０がＯＮのときに限り、１サイクルにつき１ずつインクリメントされるカウンタで、第１集中リフレッシュ頻度レジスタ６０の設定値と値が等しくなると、その次のサイクルで０に戻る。第１集中リフレッシュリクエスタ４０は、第１集中リフレッシュ頻度レジスタ６０と、第１集中リフレッシュサイクルカウンタＡ０とが同じ値になると、第１集中リフレッシュリクエスト信号８０をＯＮにして、アービターＢ０にリクエストを発行する。
第２集中リフレッシュリクエスタ４１は、内部に、第２集中リフレッシュ頻度レジスタ６１と、第２集中リフレッシュサイクルカウンタＡ１とをもち、第２集中リフレッシュリクエスト信号８１を介してアービターＢ０と接続され、第２リクエスタ頻度低下信号７１を介して第２リクエスタ２１と接続される。
第２集中リフレッシュサイクルカウンタＡ１は、第２リクエスタ頻度低下信号７１がＯＮのときに限り、１サイクルにつき１ずつインクリメントされるカウンタで、第２集中リフレッシュ頻度レジスタ６１の設定値と値が等しくなると、その次のサイクルで０に戻る。第２集中リフレッシュリクエスタ４１は、第２集中リフレッシュ頻度レジスタ６１と、第２集中リフレッシュサイクルカウンタＡ１とが同じ値になると、第２集中リフレッシュリクエスタ８１をＯＮにして、アービターＢ０にリクエストを発行する。
第１リクエスタ２０と、第２リクエスタ２１とは、メモリアクセス要求について、以下の特徴をもつことが予めわかっているものとする。すなわち、１５．２ｍｓの間アクセスの密な時間（以下、アクティブ期間と呼ぶ）が継続し、その後、１．４ｍｓの間アクセス頻度の低い時間帯（以下、ブランク期間と呼ぶ）が継続する。これが周期的に繰り返される。
第１リクエスタ２０は、アクティブ期間において第１リクエスタ頻度低下信号７０をＯＦＦにし、ブランク期間において第１リクエスタ頻度低下信号７０をＯＮにする。また、第２リクエスタ２１は、アクティブ期間において第２リクエスタ頻度低下信号７１をＯＦＦにし、ブランク期間において第２リクエスタ頻度低下信号７１をＯＮにする。
第１リクエスタ２０のアクティブ期間における必要占有バンド幅のピークは４０ＭＨｚ程度であり、第１リクエスタ２０のブランク期間における必要占有バンド幅は３５ＭＨｚであるとする。一方、第２リクエスタ２１のアクティブ期間における必要占有バンド幅のピークは２０ＭＨｚ程度であり、第２リクエスタ２１のブランク期間における必要占有バンド幅は１０ＭＨｚ程度であるとする。
また、第２リクエスタ２１と第１リクエスタ２０とは、非同期に動作するリクエスタであり、両者のアクティブ期間やブランク期間の開始時刻は、一致しないものとする。
外部メモリ１０は、６４ｍｓの間に８１９２回のリフレッシュを行うことを必要とし、かつ、１回リフレッシュコマンドを発行すると、２０サイクルを要するものである。
次に、本実施の形態１によるメモリ制御装置１０００の動作について説明する。
まず、図１に示される構成のメモリ制御装置１０００において、常時リフレッシュ頻度レジスタ５０の設定値として、１５．４μ秒に相当する値を設定し、第１集中リフレッシュ頻度レジスタ６０の設定値として、４μ秒に相当する値を設定し、第２集中リフレッシュ頻度レジスタ６１の設定値として、２μ秒に相当する値を設定する。このときの常時リフレッシュリクエスト信号８２、各集中リフレッシュリクエスト信号８０，８１、及び各リクエスタ頻度低下信号７０，７１の動作波形図を、図２に示す。
まず、図１に示される構成のメモリ制御装置１０００において、常時リフレッシュ頻度レジスタ５０の設定値として、１５．４μ秒に相当する値を設定し、第１集中リフレッシュ頻度レジスタ６０の設定値として、４μ秒に相当する値を設定し、第２集中リフレッシュ頻度レジスタ６１の設定値として、２μ秒に相当する値を設定する。このときの常時リフレッシュリクエスト信号８２、各集中リフレッシュリクエスト信号８０，８１、及び各リクエスタ頻度低下信号７０，７１の動作波形図を、図２に示す。
この設定により、常時リフレッシュリクエスタ３０は、６４ｍ秒あたり４１５５回のリフレッシュ要求を発行する。一方、第１リクエスタ２０、第２リクエスタ２１は、６４ｍ秒の間に５．３９ｍ秒のブランク期間を生じる。このため、第１集中リフレッシュリクエスタ４０は、第１リクエスタ２０のブランク期間内に１３４７回のリフレッシュ要求を行い、第２集中リフレッシュリクエスタ４１は、第２リクエスタ２１のブランク期間内に２６９５回のリフレッシュを発行する。
したがって、常時リフレッシュリクエスタ３０、第１集中リフレッシュリクエスタ４０、第２集中リフレッシュリクエスタ４１の発行する全リフレッシュは、６４ｍ秒の間に８１９７回となり、必要なリフレッシュ回数を満足する。
このとき、外部メモリ１０に対する占有バンド幅を考えると、第１リクエスタ２０と、第２リクエスタ２１が、ともにアクティブ期間にある場合、常時リフレッシュリクエスタ３０は、１．３ＭＨｚを占有し、第１リクエスタ２０は、４０ＭＨｚを占有し、第２リクエスタ２１は、２０ＭＨｚを占有するので、上記外部メモリ１０に対する占有バンド幅は、６１．３ＭＨｚである。
このとき、外部メモリ１０に対する占有バンド幅を考えると、第１リクエスタ２０と、第２リクエスタ２１が、ともにアクティブ期間にある場合、常時リフレッシュリクエスタ３０は、１．３ＭＨｚを占有し、第１リクエスタ２０は、４０ＭＨｚを占有し、第２リクエスタ２１は、２０ＭＨｚを占有するので、上記外部メモリ１０に対する占有バンド幅は、６１．３ＭＨｚである。
第１リクエスタ２０がアクティブ期間にあり、第２リクエスタ２１がブランク期間にある場合、常時リフレッシュリクエスタ３０は、１．３ＭＨｚを占有し、第１リクエスタ２０は、４０ＭＨｚを占有し、第２リクエスタ２１は、１０ＭＨｚを占有し、第２集中リフレッシュリクエスタ４１は、１０ＭＨｚを占有するので、上記外部メモリ１０に対する占有バンド幅は、６１．３ＭＨｚである。
第１リクエスタ２０がブランク期間にあり、第２リクエスタ２１がアクティブ期間にある場合、常時リフレッシュリクエスタ３０は、１．３ＭＨｚを占有し、第１リクエスタ２０は、３５ＭＨｚを占有し、第１集中リフレッシュリクエスタ４０は、５ＭＨｚを占有し、第２リクエスタ２１は、２０ＭＨｚを占有するので、上記外部メモリ１０に対する占有バンド幅は、６１．３ＭＨｚである。
第１リクエスタ２０と、第２リクエスタ２１がともにブランク期間にある場合、常時リフレッシュリクエスタ３０は、１．３ＭＨｚを占有し、第１リクエスタ２０は、３５ＭＨｚを占有し、第１集中リフレッシュリクエスタ４０は、５ＭＨｚを占有し、第２リクエスタ２１は、１０ＭＨｚを占有し、第２集中リフレッシュリクエスタ４１は、１０ＭＨｚを占有するので、上記外部メモリ１０に対する占有バンド幅は、６１．３ＭＨｚである。
以下では、これに対し、図１に示される構成のメモリ制御装置１０００において、本発明のリフレッシュを用いない場合、すなわち、リフレッシュを、上記常時リフレッシュリクエスタ３０のみで行う場合、および、リフレッシュを、上記第１集中リフレッシュリクエスタ４０、および第２集中リフレッシュリクエスタ４１のみで行う場合の、リフレッシュのバンド幅について考える。
１）まず、図１に示される構成のメモリ制御装置１０００において、第１集中リフレッシュリクエスタ４０、および第２集中リフレッシュリクエスタ４１によるリフレッシュ動作を用いない場合、すなわち、リフレッシュを、第１、第２の両集中リフレッシュリクエスタ４０、４１を用いず、常時リフレッシュリクエスタ３０のみで全て行う場合の、リフレッシュの動作を、図３に示す。
この場合、常時リフレッシュリクエスタ３０は、６４ｍ秒の間に８１９２回のリフレッシュを実行する必要があるため、２．５６ＭＨｚのバンド幅を占有する。したがって、第１リクエスタ２０と、第２リクエスタ２１が、ともにアクティブ期間にあるとき、総占有バンド幅は、６２．５６ＭＨｚとなる。
２）次に、図１に示される構成のメモリ制御装置１０００において、第１集中リフレッシュリクエスタ４０、および第２集中リフレッシュリクエスタ４１のみを用いて、リフレッシュを行う場合の、リフレッシュのバンド幅を、図４に示す。
この場合、第１集中リフレッシュリクエスタ４０が第１リクエスタ０２０のブランク期間に発行すべきリフレッシュの回数と、第２集中リフレッシュリクエスタ４１が第２リクエスタ２１のブランク期間中に発行すべきリフレッシュの回数との和は、６４ｍ秒で８１９２回となる。
６４ｍ秒の間にブランク期間は５．３９ｍ秒あるので、第１集中リフレッシュリクエスタ４０と、第２集中リフレッシュリクエスタ４１とは、この５．３９ｍ秒の間に合計８１９２回のリフレッシュを発行する必要がある。このことから、第１集中リフレッシュリクエスタ４０と、第２集中リフレッシュリクエスタ４１とがともにブランク期間にあるときの第１集中リフレッシュリクエスタ４０と、第２集中リフレッシュリクエスタ４１の、リフレッシュが占有するバンド幅の和は、２９．８７ＭＨｚであり、第１リクエスタ２０と、第２リクエスタ２１のバンド幅を加えると、７４．８７ＭＨｚとなる。
これは、図１に示される構成のメモリ制御装置１０００において、第１集中リフレッシュリクエスタ４０、および第２集中リフレッシュリクエスタ４１によるリフレッシュ動作を用いないで、常時リフレッシュリクエスタ３０のみで全てのリフレッシュを実行しようとする場合の、総占有バンド幅である６２．５６ＭＨｚよりも、さらに大きな７４．８７ＭＨｚのバンド幅を必要とするものであり、これより、上記本発明の方法により、バンド幅が縮小できていることがわかる。
また、本実施の形態１において、前記アクセス調停回路に対してメモリアクセス要求を発行するリクエスタは、画像処理を行う画像処理回路とすることができる。
この場合、この画像処理回路は、前記外部メモリへのアクセスが密であるアクティブ期間と、前記アクセスが疎であるブランク期間とを周期的に繰り返すものであるが、前記メモリアクセス制御回路は、前記画像処理回路に対応する前記条件付リフレッシュ要求回路をもち、前記画像処理回路がブランク期間にあることを示す信号を、前記アクセス頻度低下信号として用いることにより、映像を取り扱う情報処理装置において、リフレッシュのピークバンド幅を軽減することができ、簡易なメモリアクセス制御方法を、構成することができる。
このように、本実施の形態１のメモリ制御装置１０００によれば、リフレッシュの必要なメモリに対するアクセス制御回路は、メモリアクセスを要求するリクエスタに対してメモリアクセスを調停するアクセス調停回路と、前記アクセス調停回路にそれぞれ接続される複数のリフレッシュ要求回路と、を備え、前記アクセス調停回路は、これに接続されるリクエスタに対してそれぞれ設定されたアクセス許可頻度に基づいてアクセスを許可し、前記リフレッシュ要求回路のうちの一つは、常に前記アクセス調停回路にリクエストを出し続けるか、または常に一定の時間間隔をおいて前記アクセス調停回路にリクエストを出す常時リフレッシュ要求回路であり、それ以外のリフレッシュ要求回路は、該リフレッシュ要求回路ごとに設定されるリフレッシュ要求発行条件が満たされている期間にリクエストを発行しつづける条件付リフレッシュ要求回路であり、さらに、前記アクセス調停回路は、これがその調停を行うリクエスタのうち、前記リフレッシュ要求回路以外のリクエスタ、もしくはリクエスタ群からアクセス頻度低下信号を受信し、前記条件付リフレッシュ要求回路は、前記アクセス頻度低下信号が出力される数と同数だけこれを備え、該条件付リフレッシュ要求回路のリフレッシュ要求発行条件は、対応する前記アクセス頻度低下信号がＯＮであることとしたので、常時リフレッシュと、集中リフレッシュとを適切に混合して行うことが可能となり、メモリアクセスのピークやリフレッシュの輻輳により高いピークバンド幅が発生することを回避することができる効果が得られる。
また、前記アクセス調停回路において前記条件付リフレッシュ要求回路に対して設定されるアクセス許可頻度は、対応する前記リクエスタに見こまれる前記アクセス頻度低下信号がＯＦＦのときの値と、ＯＮのときの値との差分に基づいてあらかじめ設定され、前記アクセス調停回路において前記常時リフレッシュ要求回路に対して設定されるアクセス許可頻度は、一定時間内に前記メモリが必要とするリフレッシュ回数と、前記条件付リフレッシュ要求回路によって前記一定時間内に実行されると見こまれるリフレッシュ回数との差分回数のリフレッシュを、前記一定時間内に実行できる程度にあらかじめ設定しているものとしたので、アプリオリに見込まれるリクエスタのバンド幅変動の情報から、ピークバンド幅を軽減するために、常時リフレッシュと集中リフレッシュとを一定の比で与えるようにすることのできる簡易なメモリアクセス制御方法を提供することができる。
さらに、前記アクセス調停回路に対してメモリ要求を発行するリクエスタを、前記外部メモリへのアクセスが密であるアクティブ期間と、前記アクセスが疎であるブランク期間とを周期的に繰り返す画像処理装置とし、前記メモリアクセス制御回路には、前記画像処理回路に対応する前記条件付リフレッシュ要求回路を設け、該画像処理回路がブランク期間にあることを示す信号を、前記アクセス頻度低下信号として用いるようにすることにより、映像を取り扱う情報処理装置において、リフレッシュのピークバンド幅を軽減することのできる簡易なメモリアクセス制御方法を、提供することができる。
本発明にかかるメモリアクセス制御回路は、リフレッシュを完遂する上で、メモリアクセスのピークバンド幅を抑制できる効果を有するものであり、ＡＶ処理を行う大規模システムＬＳＩに用いられるメモリアクセス制御回路として有用である。
【０００３】
要求に対して、これらを調停するアクセス調停回路と、前記アクセス調停回路に対し、前記メモリのリフレッシュの要求を行う複数のリフレッシュ要求回路とを備えたメモリアクセス制御回路を備え、前記複数のリフレッシュ要求回路は、前記アクセス調停回路に対し常に前記メモリのリフレッシュ要求を出し続けるか、または常に一定の時間間隔をおいて前記メモリのリフレッシュの要求を出す１つの常時リフレッシュ要求回路と、前記アクセス調停回路に対しその各々に設定されるリフレッシュ要求発行条件が満たされている間、前記メモリのリフレッシュの要求を発行しつづける、１つまたは複数の条件付リフレッシュ要求回路とよりなる、ことを特徴とする。
［００１２］
本発明の請求項２にかかるメモリ制御装置は、請求項１記載のメモリ制御装置において、前記複数のリクエスタの全部あるいは一部は、前記メモリアクセス制御回路に対し、前記メモリに対するアクセス頻度が所定値以下であるときにＯＮとなるアクセス頻度低下信号を出力するものであり、前記条件付リフレッシュ要求回路は、前記アクセス頻度低下信号を出力する前記複数のリクエスタの全部あるいは一部の同数と設けられ、前記各条件付リフレッシュ要求回路の前記リフレッシュ要求発行条件は、対応する前記アクセス頻度低下信号がＯＮであることである、ことを特徴とする。
［００１３］
本発明の請求項３にかかるメモリ制御装置は、請求項２のメモリ制御装置において、前記メモリアクセス制御回路において、前記条件付リフレッシュ要求回路に対して設定されるアクセス許可頻度は、該条件付リフレッシュ要求回路に対応する前記リクエスタが出力する前記アクセス頻度低下信号がＯＦＦのときの値と、ＯＮのときの値との差分に基づいて設定され、前記メモリアクセス制御回路において、前記常時リフレッシュ要求回路に対して設定されるアクセス許可頻度は、一定時間内に前記メモリが必要とするリフレッシュ回数と、前記条件付リフレッシュ要求回路によって前記一定時間内に実行されるリフレッシュ回数との差分回数のリフレッシュが、前記一定時間内に実行できるよう設定されている、ことを特徴とする。
［００１４］
本発明の請求項４にかかるメモリ制御装置は、請求項３のメモリ制御装置において、前記アクセス調停回路に対してメモリ要求を発行するリクエスタは、画像処理を行う画像処理回路であり、該画像処理回路であるリクエスタは、前記外部メモリへのアクセスが密であるアクティブ期間と、前記アクセスが疎であるブランク期間とを周期的に
要求に対して、これらを調停するアクセス調停回路と、前記アクセス調停回路に対し、前記メモリのリフレッシュの要求を行う複数のリフレッシュ要求回路とを備えたメモリアクセス制御回路を備え、前記複数のリフレッシュ要求回路は、前記アクセス調停回路に対し常に前記メモリのリフレッシュ要求を出し続けるか、または常に一定の時間間隔をおいて前記メモリのリフレッシュの要求を出す１つの常時リフレッシュ要求回路と、前記アクセス調停回路に対しその各々に設定されるリフレッシュ要求発行条件が満たされている間、前記メモリのリフレッシュの要求を発行しつづける、１つまたは複数の条件付リフレッシュ要求回路とよりなる、ことを特徴とする。
［００１２］
本発明の請求項２にかかるメモリ制御装置は、請求項１記載のメモリ制御装置において、前記複数のリクエスタの全部あるいは一部は、前記メモリアクセス制御回路に対し、前記メモリに対するアクセス頻度が所定値以下であるときにＯＮとなるアクセス頻度低下信号を出力するものであり、前記条件付リフレッシュ要求回路は、前記アクセス頻度低下信号を出力する前記複数のリクエスタの全部あるいは一部の同数と設けられ、前記各条件付リフレッシュ要求回路の前記リフレッシュ要求発行条件は、対応する前記アクセス頻度低下信号がＯＮであることである、ことを特徴とする。
［００１３］
本発明の請求項３にかかるメモリ制御装置は、請求項２のメモリ制御装置において、前記メモリアクセス制御回路において、前記条件付リフレッシュ要求回路に対して設定されるアクセス許可頻度は、該条件付リフレッシュ要求回路に対応する前記リクエスタが出力する前記アクセス頻度低下信号がＯＦＦのときの値と、ＯＮのときの値との差分に基づいて設定され、前記メモリアクセス制御回路において、前記常時リフレッシュ要求回路に対して設定されるアクセス許可頻度は、一定時間内に前記メモリが必要とするリフレッシュ回数と、前記条件付リフレッシュ要求回路によって前記一定時間内に実行されるリフレッシュ回数との差分回数のリフレッシュが、前記一定時間内に実行できるよう設定されている、ことを特徴とする。
［００１４］
本発明の請求項４にかかるメモリ制御装置は、請求項３のメモリ制御装置において、前記アクセス調停回路に対してメモリ要求を発行するリクエスタは、画像処理を行う画像処理回路であり、該画像処理回路であるリクエスタは、前記外部メモリへのアクセスが密であるアクティブ期間と、前記アクセスが疎であるブランク期間とを周期的に
【０００６】
集中リフレッシュ頻度レジスタ６０、及び第１集中リフレッシュサイクルカウンタＡ０を含む第１集中リフレッシュリクエスタ４０と、第２集中リフレッシュ頻度レジスタ６１、及び第２集中リフレッシュサイクルカウンタＡ１を含む第２集中リフレッシュリクエスタ４１と、アービターＢ０とを、具備している。
［００２２］
前記アービターＢ０は、前記第１リクエスタ２０、第２リクエスタ２１、常時リフレッシュリクエスタ３０、第１集中リフレッシュリクエスタ４０、及び第２集中リフレッシュリクエスタ４１と接続され、それぞれからのリクエストを受け付けて調停し、常時リフレッシュリクエスタ３０、第１集中リフレッシュリクエスタ４０、第２集中リフレッシュリクエスタ４１、第１リクエスタ２０、及び第２リクエスタ２１の順に、優先的に受理する。
［００２３］
前記メモリアクセス制御回路１００は、アービターＢ０によって選ばれたリクエスタに応じて、外部メモリ１０にコマンドを発行する。特に、常時リフレッシュリクエスタ３０、第１集中リフレッシュリクエスタ４０、第２集中リフレッシュリクエスタ４１のいずれかが選ばれたときは、外部メモリ１０にリフレッシュコマンドを発行する。ここで、リフレッシュに要するサイクル数は２０サイクルとする。
［００２４］
常時リフレッシュリクエスタ３０は、内部に、常時リフレッシュ頻度レジスタ５０と、常時リフレッシュサイクルカウンタ９０とをもち、常時リフレッシュリクエスト信号８２を介してアービターＢ０と接続される。
［００２５］
常時リフレッシュサイクルカウンタ９０は、１サイクルにつき１ずつインクリメントされるカウンタで、常時リフレッシュ頻度レジスタ５０の設定値と値が等しくなると、その次のサイクルで０に戻る。常時リフレッシュリクエスタ３０は、常時リフレッシュ頻度レジスタ５０と、常時リフレッシュサイクルカウンタ９０とが同じ値になると、常時リフレッシュリクエスト信号８２をＯＮにして、アービターＢ０にリクエストを発行する。
これにより、常時リフレッシュリクエスト信号８２の発行は、一定の時間間隔として常時リフレッシュ頻度レジスタ５０の設定値と等しいサイクル数の間隔をもったタイミングで行われる。
［００２６］
第１集中リフレッシュリクエスタ４０は、内部に、第１集中リフレッシュ頻度レジスタ４０と、第１集中リフレッシュサイクルカウンタＡ０とをもち、第１集中リフレッシュリクエスト信号８０を介してアービターＢ０と接続され、第１リクエスタ頻度低下信号７０を介して第１リクエスタ２０と接続される。
［００２７］
第１集中リフレッシュサイクルカウンタＡ０は、第１リクエスタ頻度低下信号７０がＯＮのときに限り、１サイクルにつき１ずつインクリメントされるカウンタで、第１集中リフレッ
集中リフレッシュ頻度レジスタ６０、及び第１集中リフレッシュサイクルカウンタＡ０を含む第１集中リフレッシュリクエスタ４０と、第２集中リフレッシュ頻度レジスタ６１、及び第２集中リフレッシュサイクルカウンタＡ１を含む第２集中リフレッシュリクエスタ４１と、アービターＢ０とを、具備している。
［００２２］
前記アービターＢ０は、前記第１リクエスタ２０、第２リクエスタ２１、常時リフレッシュリクエスタ３０、第１集中リフレッシュリクエスタ４０、及び第２集中リフレッシュリクエスタ４１と接続され、それぞれからのリクエストを受け付けて調停し、常時リフレッシュリクエスタ３０、第１集中リフレッシュリクエスタ４０、第２集中リフレッシュリクエスタ４１、第１リクエスタ２０、及び第２リクエスタ２１の順に、優先的に受理する。
［００２３］
前記メモリアクセス制御回路１００は、アービターＢ０によって選ばれたリクエスタに応じて、外部メモリ１０にコマンドを発行する。特に、常時リフレッシュリクエスタ３０、第１集中リフレッシュリクエスタ４０、第２集中リフレッシュリクエスタ４１のいずれかが選ばれたときは、外部メモリ１０にリフレッシュコマンドを発行する。ここで、リフレッシュに要するサイクル数は２０サイクルとする。
［００２４］
常時リフレッシュリクエスタ３０は、内部に、常時リフレッシュ頻度レジスタ５０と、常時リフレッシュサイクルカウンタ９０とをもち、常時リフレッシュリクエスト信号８２を介してアービターＢ０と接続される。
［００２５］
常時リフレッシュサイクルカウンタ９０は、１サイクルにつき１ずつインクリメントされるカウンタで、常時リフレッシュ頻度レジスタ５０の設定値と値が等しくなると、その次のサイクルで０に戻る。常時リフレッシュリクエスタ３０は、常時リフレッシュ頻度レジスタ５０と、常時リフレッシュサイクルカウンタ９０とが同じ値になると、常時リフレッシュリクエスト信号８２をＯＮにして、アービターＢ０にリクエストを発行する。
これにより、常時リフレッシュリクエスト信号８２の発行は、一定の時間間隔として常時リフレッシュ頻度レジスタ５０の設定値と等しいサイクル数の間隔をもったタイミングで行われる。
［００２６］
第１集中リフレッシュリクエスタ４０は、内部に、第１集中リフレッシュ頻度レジスタ４０と、第１集中リフレッシュサイクルカウンタＡ０とをもち、第１集中リフレッシュリクエスト信号８０を介してアービターＢ０と接続され、第１リクエスタ頻度低下信号７０を介して第１リクエスタ２０と接続される。
［００２７］
第１集中リフレッシュサイクルカウンタＡ０は、第１リクエスタ頻度低下信号７０がＯＮのときに限り、１サイクルにつき１ずつインクリメントされるカウンタで、第１集中リフレッ
本発明は、メモリ制御装置に関し、特に、リフレッシュを必要とするメモリを制御するメモリアクセス制御回路に関する。
近年のシステムＬＳＩでは、複数の機能を１チップに集積することがよく行われている。このとき、システムコストの低減や、低消費電力化を図るため、個々の機能ブロックに固有であったメモリを統合する統合メモリアーキテクチャが採用される場合が多い。
統合メモリアーキテクチャにおいては、個々の機能ブロックが必要とする各ピークバンド幅の、該すべての機能ブロックについての和が、所定のピークバンド幅内にあることを満足する必要がある。そして、上記ピークバンド幅の和が大きいと、これに対処するためにメモリバス幅を増やしたり、メモリの動作周波数を上げたりするなどの、統合メモリアーキテクチャの利点を減殺してしまうこととなる対策をとることが必要となるため、このピークバンド幅は、できるだけ小さくすることが必要である。
一方、このようなシステムＬＳＩの統合メモリとしては、高速、かつ大容量のＳＤＲＡＭや、ＤＤＲ−ＳＤＲＡＭが適しているが、これらの揮発性メモリは、リフレッシュ動作を必要とし、かつ該リフレッシュ動作は通常のメモリアクセスと競合しバンド幅を消費してこれを行うものであり、したがってこのリフレッシュ動作は、ピークバンド幅に影響を与えないように行うことが一つの大きな課題であった（特許文献１参照）。
従来、上記のような課題を解決する手段としては、２つの手法が主に採られてきた。
前記２つの手法のうちの１つは、必要なリフレッシュ回数を所定の時間内にまんべんなく実施することにより、一定のバンド幅を常時リフレッシュに割り当てる手法（以下、常時リフレッシュと呼ぶ）であり、もう１つは、通常のメモリアクセスの頻度が下がる時間帯に集中的にリフレッシュを行うことにより、所定時間内に必要なリフレッシュを短時間に終わらせる手法（以下、集中リフレッシュと呼ぶ）である。
前記２つの手法のうちの１つは、必要なリフレッシュ回数を所定の時間内にまんべんなく実施することにより、一定のバンド幅を常時リフレッシュに割り当てる手法（以下、常時リフレッシュと呼ぶ）であり、もう１つは、通常のメモリアクセスの頻度が下がる時間帯に集中的にリフレッシュを行うことにより、所定時間内に必要なリフレッシュを短時間に終わらせる手法（以下、集中リフレッシュと呼ぶ）である。
集中リフレッシュの手法としては、例えばＡＶ処理を行うシステムＬＳＩにおいては、画像出力の垂直ブランク期間などにおいてアクセス頻度が低下する時間帯を用いる方法などが代表的である。
特開２０００−３１１４８４号公報
ところで、上記のようなリフレッシュを必要とするメモリを制御するメモリアクセス制御回路においては、メモリ容量の増大に伴い必要なリフレッシュ回数は、２のべき乗で増大するため、リフレッシュの占めるバンド幅も、メモリ容量の増大に伴い２のべき乗で増大することになる。
このような状況においては、上記の２つの手法には、以下に指摘するような課題が存在する。
このような状況においては、上記の２つの手法には、以下に指摘するような課題が存在する。
常時リフレッシュについては、各機能ブロックのアクセスがピークとなる状況において、これらにリフレッシュのバンド幅がそのまま輻輳されることになるため、補償すべきピークバンド幅が増大することとなる。
一方、集中リフレッシュは、常時リフレッシュの持つ課題は生じないが、必要なリフレッシュ回数を、全てアクセス頻度の低下する短い時間帯に実行するため、リフレッシュ集中の時間帯には、リフレッシュのバンド幅が大きくなる。このとき、必要なリフレッシュ回数が大きい大容量のメモリを用いる場合においては、リフレッシュのバンド幅が、アクセス頻度低下によって減じた占有バンド幅を大きく上回り、逆に高いピークバンド幅を生じてしまうことがある。
本発明は、上記従来の問題点に鑑みてなされたもので、リフレッシュ動作に必要なバンド幅を、適切に分割することで、メモリアクセスのピークバンド幅を平滑化し、低いピークバンド幅で必要なリフレッシュ動作を完遂することのできるメモリ制御装置を提供することを目的としている。
本発明の請求項１にかかるメモリ制御装置は、リフレッシュの必要なメモリに対しアクセス要求を行う複数のリクエスタからのアクセスを調停、制御し、メモリ制御を行うメモリ制御装置において、前記メモリに対する前記複数のリクエスタからのメモリアクセス要求に対して、これらを調停するアクセス調停回路と、前記アクセス調停回路に対し、前記メモリのリフレッシュの要求を行う複数のリフレッシュ要求回路とを備えたメモリアクセス制御回路を備え、前記複数のリフレッシュ要求回路は、前記アクセス調停回路に対し常に前記メモリのリフレッシュ要求を出し続けるか、または常に一定の時間間隔をおいて前記メモリのリフレッシュの要求を出す１つの常時リフレッシュ要求回路と、前記アクセス調停回路に対しその各々に設定されるリフレッシュ要求発行条件が満たされている間、前記メモリのリフレッシュの要求を発行しつづける、１つまたは複数の条件付リフレッシュ要求回路とよりなる、ことを特徴とする。
本発明の請求項２にかかるメモリ制御装置は、請求項１記載のメモリ制御装置において、前記複数のリクエスタの全部あるいは一部は、前記メモリアクセス制御回路に対し、前記メモリに対するアクセス頻度が所定値以下であるときにＯＮとなるアクセス頻度低下信号を出力するものであり、前記条件付リフレッシュ要求回路は、前記アクセス頻度低下信号を出力する前記複数のリクエスタの全部あるいは一部の同数と設けられ、前記各条件付リフレッシュ要求回路の前記リフレッシュ要求発行条件は、対応する前記アクセス頻度低下信号がＯＮであることである、ことを特徴とする。
本発明の請求項３にかかるメモリ制御装置は、請求項２のメモリ制御装置において、前記メモリアクセス制御回路において、前記条件付リフレッシュ要求回路に対して設定されるアクセス許可頻度は、該条件付リフレッシュ要求回路に対応する前記リクエスタが出力する前記アクセス頻度低下信号がＯＦＦのときの値と、ＯＮのときの値との差分に基づいて設定され、前記メモリアクセス制御回路において、前記常時リフレッシュ要求回路に対して設定されるアクセス許可頻度は、一定時間内に前記メモリが必要とするリフレッシュ回数と、前記条件付リフレッシュ要求回路によって前記一定時間内に実行されるリフレッシュ回数との差分回数のリフレッシュが、前記一定時間内に実行できるよう設定されている、ことを特徴とする。
本発明の請求項４にかかるメモリ制御装置は、請求項３のメモリ制御装置において、前記アクセス調停回路に対してメモリ要求を発行するリクエスタは、画像処理を行う画像処理回路であり、該画像処理回路であるリクエスタは、前記外部メモリへのアクセスが密であるアクティブ期間と、前記アクセスが疎であるブランク期間とを周期的に繰り返し、前記メモリアクセス制御回路は、前記画像処理回路であるリクエスタに対応する前記条件付リフレッシュ要求回路をもち、前記画像処理回路であるリクエスタがブランク期間にあることを示す信号を、前記アクセス頻度低下信号として用いる、ことを特徴とする。
請求項１あるいは請求項２にかかるメモリ制御装置によれば、上記構成により、常時リフレッシュと、集中リフレッシュとを適切に混合することが可能となり、メモリアクセスのピークやリフレッシュの輻輳により、高いピークバンド幅が発生することを回避することができる。
また、請求項３にかかるメモリ制御装置によれば、アプリオリに見込まれるリクエスタのバンド幅変動の情報から、ピークバンド幅を軽減するために、常時リフレッシュと集中リフレッシュとを一定の比で与えることのできる簡易なメモリアクセス制御方法を、提供することができる。
また、請求項４の発明にかかるメモリ制御装置によれば、映像を取り扱う情報処理装置において、リフレッシュのピークバンド幅を軽減することのできる簡易なメモリアクセス制御方法を提供することができる。
（実施の形態１）
本発明の実施の形態１によるメモリ制御装置を、図１を用いて説明する。
図１は、本発明の実施の形態１によるメモリ制御装置１０００を示す構成図である。
図１に示されるメモリ制御装置１０００において、メモリアクセス制御回路１００は、リフレッシュの必要なメモリに対する複数のリクエスタからのアクセスを制御するものであり、上記リフレッシュの必要な外部メモリ１０に接続されるとともに、該外部メモリ１０に対するアクセス要求を行う第１リクエスタ２０、及び第２リクエスタ２１にも、それぞれ接続されている。
本発明の実施の形態１によるメモリ制御装置を、図１を用いて説明する。
図１は、本発明の実施の形態１によるメモリ制御装置１０００を示す構成図である。
図１に示されるメモリ制御装置１０００において、メモリアクセス制御回路１００は、リフレッシュの必要なメモリに対する複数のリクエスタからのアクセスを制御するものであり、上記リフレッシュの必要な外部メモリ１０に接続されるとともに、該外部メモリ１０に対するアクセス要求を行う第１リクエスタ２０、及び第２リクエスタ２１にも、それぞれ接続されている。
また、該メモリアクセス制御回路１００は、内部に常時リフレッシュ頻度レジスタ５０、及び常時リフレッシュサイクルカウンタ９０を含む常時リフレッシュリクエスタ３０と、第１集中リフレッシュ頻度レジスタ６０、及び第１集中リフレッシュサイクルカウンタＡ０を含む第１集中リフレッシュリクエスタ４０と、第２集中リフレッシュ頻度レジスタ６１、及び第２集中リフレッシュサイクルカウンタＡ１を含む第２集中リフレッシュリクエスタ４１と、アービターＢ０とを、具備している。
前記アービターＢ０は、前記第１リクエスタ２０、第２リクエスタ２１、常時リフレッシュリクエスタ３０、第１集中リフレッシュリクエスタ４０、及び第２集中リフレッシュリクエスタ４１と接続され、それぞれからのリクエストを受け付けて調停し、常時リフレッシュリクエスタ３０、第１集中リフレッシュリクエスタ４０、第２集中リフレッシュリクエスタ４１、第１リクエスタ２０、及び第２リクエスタ２１の順に、優先的に受理する。
前記メモリアクセス制御回路１００は、アービターＢ０によって選ばれたリクエスタに応じて、外部メモリ１０にコマンドを発行する。特に、常時リフレッシュリクエスタ３０、第１集中リフレッシュリクエスタ４０、第２集中リフレッシュリクエスタ４１のいずれかが選ばれたときは、外部メモリ１０にリフレッシュコマンドを発行する。ここで、リフレッシュに要するサイクル数は２０サイクルとする。
常時リフレッシュリクエスタ３０は、内部に、常時リフレッシュ頻度レジスタ５０と、常時リフレッシュサイクルカウンタ９０とをもち、常時リフレッシュリクエスト信号８２を介してアービターＢ０と接続される。
常時リフレッシュサイクルカウンタ９０は、１サイクルにつき１ずつインクリメントされるカウンタで、常時リフレッシュ頻度レジスタ５０の設定値と値が等しくなると、その次のサイクルで０に戻る。常時リフレッシュリクエスタ３０は、常時リフレッシュ頻度レジスタ５０と、常時リフレッシュサイクルカウンタ９０とが同じ値になると、常時リフレッシュリクエスト信号８２をＯＮにして、アービターＢ０にリクエストを発行する。
これにより、常時リフレッシュリクエスト信号８２の発行は、一定の時間間隔として常時リフレッシュ頻度レジスタ５０の設定値と等しいサイクル数の間隔をもったタイミングで行われる。
これにより、常時リフレッシュリクエスト信号８２の発行は、一定の時間間隔として常時リフレッシュ頻度レジスタ５０の設定値と等しいサイクル数の間隔をもったタイミングで行われる。
第１集中リフレッシュリクエスタ４０は、内部に、第１集中リフレッシュ頻度レジスタ４０と、第１集中リフレッシュサイクルカウンタＡ０とをもち、第１集中リフレッシュリクエスト信号８０を介してアービターＢ０と接続され、第１リクエスタ頻度低下信号７０を介して第１リクエスタ２０と接続される。
第１集中リフレッシュサイクルカウンタＡ０は、第１リクエスタ頻度低下信号７０がＯＮのときに限り、１サイクルにつき１ずつインクリメントされるカウンタで、第１集中リフレッシュ頻度レジスタ６０の設定値と値が等しくなると、その次のサイクルで０に戻る。第１集中リフレッシュリクエスタ４０は、第１集中リフレッシュ頻度レジスタ６０と、第１集中リフレッシュサイクルカウンタＡ０とが同じ値になると、第１集中リフレッシュリクエスト信号８０をＯＮにして、アービターＢ０にリクエストを発行する。
第２集中リフレッシュリクエスタ４１は、内部に、第２集中リフレッシュ頻度レジスタ６１と、第２集中リフレッシュサイクルカウンタＡ１とをもち、第２集中リフレッシュリクエスト信号８１を介してアービターＢ０と接続され、第２リクエスタ頻度低下信号７１を介して第２リクエスタ２１と接続される。
第２集中リフレッシュサイクルカウンタＡ１は、第２リクエスタ頻度低下信号７１がＯＮのときに限り、１サイクルにつき１ずつインクリメントされるカウンタで、第２集中リフレッシュ頻度レジスタ６１の設定値と値が等しくなると、その次のサイクルで０に戻る。第２集中リフレッシュリクエスタ４１は、第２集中リフレッシュ頻度レジスタ６１と、第２集中リフレッシュサイクルカウンタＡ１とが同じ値になると、第２集中リフレッシュリクエスタ８１をＯＮにして、アービターＢ０にリクエストを発行する。
第１リクエスタ２０と、第２リクエスタ２１とは、メモリアクセス要求について、以下の特徴をもつことが予めわかっているものとする。すなわち、１５．２ｍｓの間アクセスの密な時間（以下、アクティブ期間と呼ぶ）が継続し、その後、１．４ｍｓの間アクセス頻度の低い時間帯（以下、ブランク期間と呼ぶ）が継続する。これが周期的に繰り返される。
第１リクエスタ２０は、アクティブ期間において第１リクエスタ頻度低下信号７０をＯＦＦにし、ブランク期間において第１リクエスタ頻度低下信号７０をＯＮにする。また、第２リクエスタ２１は、アクティブ期間において第２リクエスタ頻度低下信号７１をＯＦＦにし、ブランク期間において第２リクエスタ頻度低下信号７１をＯＮにする。
第１リクエスタ２０のアクティブ期間における必要占有バンド幅のピークは４０ＭＨｚ程度であり、第１リクエスタ２０のブランク期間における必要占有バンド幅は３５ＭＨｚであるとする。一方、第２リクエスタ２１のアクティブ期間における必要占有バンド幅のピークは２０ＭＨｚ程度であり、第２リクエスタ２１のブランク期間における必要占有バンド幅は１０ＭＨｚ程度であるとする。
また、第２リクエスタ２１と第１リクエスタ２０とは、非同期に動作するリクエスタであり、両者のアクティブ期間やブランク期間の開始時刻は、一致しないものとする。
外部メモリ１０は、６４ｍｓの間に８１９２回のリフレッシュを行うことを必要とし、かつ、１回リフレッシュコマンドを発行すると、２０サイクルを要するものである。
次に、本実施の形態１によるメモリ制御装置１０００の動作について説明する。
まず、図１に示される構成のメモリ制御装置１０００において、常時リフレッシュ頻度レジスタ５０の設定値として、１５．４μ秒に相当する値を設定し、第１集中リフレッシュ頻度レジスタ６０の設定値として、４μ秒に相当する値を設定し、第２集中リフレッシュ頻度レジスタ６１の設定値として、２μ秒に相当する値を設定する。このときの常時リフレッシュリクエスト信号８２、各集中リフレッシュリクエスト信号８０，８１、及び各リクエスタ頻度低下信号７０，７１の動作波形図を、図２に示す。
まず、図１に示される構成のメモリ制御装置１０００において、常時リフレッシュ頻度レジスタ５０の設定値として、１５．４μ秒に相当する値を設定し、第１集中リフレッシュ頻度レジスタ６０の設定値として、４μ秒に相当する値を設定し、第２集中リフレッシュ頻度レジスタ６１の設定値として、２μ秒に相当する値を設定する。このときの常時リフレッシュリクエスト信号８２、各集中リフレッシュリクエスト信号８０，８１、及び各リクエスタ頻度低下信号７０，７１の動作波形図を、図２に示す。
この設定により、常時リフレッシュリクエスタ３０は、６４ｍ秒あたり４１５５回のリフレッシュ要求を発行する。一方、第１リクエスタ２０、第２リクエスタ２１は、６４ｍ秒の間に５．３９ｍ秒のブランク期間を生じる。このため、第１集中リフレッシュリクエスタ４０は、第１リクエスタ２０のブランク期間内に１３４７回のリフレッシュ要求を行い、第２集中リフレッシュリクエスタ４１は、第２リクエスタ２１のブランク期間内に２６９５回のリフレッシュを発行する。
したがって、常時リフレッシュリクエスタ３０、第１集中リフレッシュリクエスタ４０、第２集中リフレッシュリクエスタ４１の発行する全リフレッシュは、６４ｍ秒の間に８１９７回となり、必要なリフレッシュ回数を満足する。
このとき、外部メモリ１０に対する占有バンド幅を考えると、第１リクエスタ２０と、第２リクエスタ２１が、ともにアクティブ期間にある場合、常時リフレッシュリクエスタ３０は、１．３ＭＨｚを占有し、第１リクエスタ２０は、４０ＭＨｚを占有し、第２リクエスタ２１は、２０ＭＨｚを占有するので、上記外部メモリ１０に対する占有バンド幅は、６１．３ＭＨｚである。
このとき、外部メモリ１０に対する占有バンド幅を考えると、第１リクエスタ２０と、第２リクエスタ２１が、ともにアクティブ期間にある場合、常時リフレッシュリクエスタ３０は、１．３ＭＨｚを占有し、第１リクエスタ２０は、４０ＭＨｚを占有し、第２リクエスタ２１は、２０ＭＨｚを占有するので、上記外部メモリ１０に対する占有バンド幅は、６１．３ＭＨｚである。
第１リクエスタ２０がアクティブ期間にあり、第２リクエスタ２１がブランク期間にある場合、常時リフレッシュリクエスタ３０は、１．３ＭＨｚを占有し、第１リクエスタ２０は、４０ＭＨｚを占有し、第２リクエスタ２１は、１０ＭＨｚを占有し、第２集中リフレッシュリクエスタ４１は、１０ＭＨｚを占有するので、上記外部メモリ１０に対する占有バンド幅は、６１．３ＭＨｚである。
第１リクエスタ２０がブランク期間にあり、第２リクエスタ２１がアクティブ期間にある場合、常時リフレッシュリクエスタ３０は、１．３ＭＨｚを占有し、第１リクエスタ２０は、３５ＭＨｚを占有し、第１集中リフレッシュリクエスタ４０は、５ＭＨｚを占有し、第２リクエスタ２１は、２０ＭＨｚを占有するので、上記外部メモリ１０に対する占有バンド幅は、６１．３ＭＨｚである。
第１リクエスタ２０と、第２リクエスタ２１がともにブランク期間にある場合、常時リフレッシュリクエスタ３０は、１．３ＭＨｚを占有し、第１リクエスタ２０は、３５ＭＨｚを占有し、第１集中リフレッシュリクエスタ４０は、５ＭＨｚを占有し、第２リクエスタ２１は、１０ＭＨｚを占有し、第２集中リフレッシュリクエスタ４１は、１０ＭＨｚを占有するので、上記外部メモリ１０に対する占有バンド幅は、６１．３ＭＨｚである。
以下では、これに対し、図１に示される構成のメモリ制御装置１０００において、本発明のリフレッシュを用いない場合、すなわち、リフレッシュを、上記常時リフレッシュリクエスタ３０のみで行う場合、および、リフレッシュを、上記第１集中リフレッシュリクエスタ４０、および第２集中リフレッシュリクエスタ４１のみで行う場合の、リフレッシュのバンド幅について考える。
１）まず、図１に示される構成のメモリ制御装置１０００において、第１集中リフレッシュリクエスタ４０、および第２集中リフレッシュリクエスタ４１によるリフレッシュ動作を用いない場合、すなわち、リフレッシュを、第１、第２の両集中リフレッシュリクエスタ４０、４１を用いず、常時リフレッシュリクエスタ３０のみで全て行う場合の、リフレッシュの動作を、図３に示す。
この場合、常時リフレッシュリクエスタ３０は、６４ｍ秒の間に８１９２回のリフレッシュを実行する必要があるため、２．５６ＭＨｚのバンド幅を占有する。したがって、第１リクエスタ２０と、第２リクエスタ２１が、ともにアクティブ期間にあるとき、総占有バンド幅は、６２．５６ＭＨｚとなる。
２）次に、図１に示される構成のメモリ制御装置１０００において、第１集中リフレッシュリクエスタ４０、および第２集中リフレッシュリクエスタ４１のみを用いて、リフレッシュを行う場合の、リフレッシュのバンド幅を、図４に示す。
この場合、第１集中リフレッシュリクエスタ４０が第１リクエスタ０２０のブランク期間に発行すべきリフレッシュの回数と、第２集中リフレッシュリクエスタ４１が第２リクエスタ２１のブランク期間中に発行すべきリフレッシュの回数との和は、６４ｍ秒で８１９２回となる。
６４ｍ秒の間にブランク期間は５．３９ｍ秒あるので、第１集中リフレッシュリクエスタ４０と、第２集中リフレッシュリクエスタ４１とは、この５．３９ｍ秒の間に合計８１９２回のリフレッシュを発行する必要がある。このことから、第１集中リフレッシュリクエスタ４０と、第２集中リフレッシュリクエスタ４１とがともにブランク期間にあるときの第１集中リフレッシュリクエスタ４０と、第２集中リフレッシュリクエスタ４１の、リフレッシュが占有するバンド幅の和は、２９．８７ＭＨｚであり、第１リクエスタ２０と、第２リクエスタ２１のバンド幅を加えると、７４．８７ＭＨｚとなる。
これは、図１に示される構成のメモリ制御装置１０００において、第１集中リフレッシュリクエスタ４０、および第２集中リフレッシュリクエスタ４１によるリフレッシュ動作を用いないで、常時リフレッシュリクエスタ３０のみで全てのリフレッシュを実行しようとする場合の、総占有バンド幅である６２．５６ＭＨｚよりも、さらに大きな７４．８７ＭＨｚのバンド幅を必要とするものであり、これより、上記本発明の方法により、バンド幅が縮小できていることがわかる。
また、本実施の形態１において、前記アクセス調停回路に対してメモリアクセス要求を発行するリクエスタは、画像処理を行う画像処理回路とすることができる。
この場合、この画像処理回路は、前記外部メモリへのアクセスが密であるアクティブ期間と、前記アクセスが疎であるブランク期間とを周期的に繰り返すものであるが、前記メモリアクセス制御回路は、前記画像処理回路に対応する前記条件付リフレッシュ要求回路をもち、前記画像処理回路がブランク期間にあることを示す信号を、前記アクセス頻度低下信号として用いることにより、映像を取り扱う情報処理装置において、リフレッシュのピークバンド幅を軽減することができ、簡易なメモリアクセス制御方法を、構成することができる。
このように、本実施の形態１のメモリ制御装置１０００によれば、リフレッシュの必要なメモリに対するアクセス制御回路は、メモリアクセスを要求するリクエスタに対してメモリアクセスを調停するアクセス調停回路と、前記アクセス調停回路にそれぞれ接続される複数のリフレッシュ要求回路と、を備え、前記アクセス調停回路は、これに接続されるリクエスタに対してそれぞれ設定されたアクセス許可頻度に基づいてアクセスを許可し、前記リフレッシュ要求回路のうちの一つは、常に前記アクセス調停回路にリクエストを出し続けるか、または常に一定の時間間隔をおいて前記アクセス調停回路にリクエストを出す常時リフレッシュ要求回路であり、それ以外のリフレッシュ要求回路は、該リフレッシュ要求回路ごとに設定されるリフレッシュ要求発行条件が満たされている期間にリクエストを発行しつづける条件付リフレッシュ要求回路であり、さらに、前記アクセス調停回路は、これがその調停を行うリクエスタのうち、前記リフレッシュ要求回路以外のリクエスタ、もしくはリクエスタ群からアクセス頻度低下信号を受信し、前記条件付リフレッシュ要求回路は、前記アクセス頻度低下信号が出力される数と同数だけこれを備え、該条件付リフレッシュ要求回路のリフレッシュ要求発行条件は、対応する前記アクセス頻度低下信号がＯＮであることとしたので、常時リフレッシュと、集中リフレッシュとを適切に混合して行うことが可能となり、メモリアクセスのピークやリフレッシュの輻輳により高いピークバンド幅が発生することを回避することができる効果が得られる。
また、前記アクセス調停回路において前記条件付リフレッシュ要求回路に対して設定されるアクセス許可頻度は、対応する前記リクエスタに見こまれる前記アクセス頻度低下信号がＯＦＦのときの値と、ＯＮのときの値との差分に基づいてあらかじめ設定され、前記アクセス調停回路において前記常時リフレッシュ要求回路に対して設定されるアクセス許可頻度は、一定時間内に前記メモリが必要とするリフレッシュ回数と、前記条件付リフレッシュ要求回路によって前記一定時間内に実行されると見こまれるリフレッシュ回数との差分回数のリフレッシュを、前記一定時間内に実行できる程度にあらかじめ設定しているものとしたので、アプリオリに見込まれるリクエスタのバンド幅変動の情報から、ピークバンド幅を軽減するために、常時リフレッシュと集中リフレッシュとを一定の比で与えるようにすることのできる簡易なメモリアクセス制御方法を提供することができる。
さらに、前記アクセス調停回路に対してメモリ要求を発行するリクエスタを、前記外部メモリへのアクセスが密であるアクティブ期間と、前記アクセスが疎であるブランク期間とを周期的に繰り返す画像処理装置とし、前記メモリアクセス制御回路には、前記画像処理回路に対応する前記条件付リフレッシュ要求回路を設け、該画像処理回路がブランク期間にあることを示す信号を、前記アクセス頻度低下信号として用いるようにすることにより、映像を取り扱う情報処理装置において、リフレッシュのピークバンド幅を軽減することのできる簡易なメモリアクセス制御方法を、提供することができる。
本発明にかかるメモリアクセス制御回路は、リフレッシュを完遂する上で、メモリアクセスのピークバンド幅を抑制できる効果を有するものであり、ＡＶ処理を行う大規模システムＬＳＩに用いられるメモリアクセス制御回路として有用である。
１０００ メモリ制御装置
１００ メモリアクセス制御回路
１０ 外部メモリ
２０ 第１リクエスタ
２１ 第２リクエスタ
３０ 常時リフレッシュリクエスタ
４０ 第１集中リフレッシュリクエスタ
４１ 第２集中リフレッシュリクエスタ
５０ 常時リフレッシュ頻度レジスタ
６０ 第１集中リフレッシュ頻度レジスタ
６１ 第２集中リフレッシュ頻度レジスタ
７０ 第１リクエスタ頻度低下信号
７１ 第２リクエスタ頻度低下信号
８０ 第１集中リフレッシュリクエスト信号
８１ 第２集中リフレッシュリクエスト信号
８２ 常時リフレッシュリクエスト信号
９０ 常時リフレッシュサイクルカウンタ
Ａ０ 第１集中リフレッシュサイクルカウンタ
Ａ１ 第２集中リフレッシュサイクルカウンタ
Ｂ０ アービター
１００ メモリアクセス制御回路
１０ 外部メモリ
２０ 第１リクエスタ
２１ 第２リクエスタ
３０ 常時リフレッシュリクエスタ
４０ 第１集中リフレッシュリクエスタ
４１ 第２集中リフレッシュリクエスタ
５０ 常時リフレッシュ頻度レジスタ
６０ 第１集中リフレッシュ頻度レジスタ
６１ 第２集中リフレッシュ頻度レジスタ
７０ 第１リクエスタ頻度低下信号
７１ 第２リクエスタ頻度低下信号
８０ 第１集中リフレッシュリクエスト信号
８１ 第２集中リフレッシュリクエスト信号
８２ 常時リフレッシュリクエスト信号
９０ 常時リフレッシュサイクルカウンタ
Ａ０ 第１集中リフレッシュサイクルカウンタ
Ａ１ 第２集中リフレッシュサイクルカウンタ
Ｂ０ アービター
Claims (4)
- リフレッシュの必要なメモリに対しアクセス要求を行う複数のリクエスタからのアクセスを調停、制御し、メモリ制御を行うメモリ制御装置において、
前記メモリに対する前記複数のリクエスタからのメモリアクセス要求に対して、これらを調停するアクセス調停回路と、
前記アクセス調停回路に対し、前記メモリのリフレッシュの要求を行う複数のリフレッシュ要求回路とを備えたメモリアクセス制御回路を備え、
前記複数のリフレッシュ要求回路は、前記アクセス調停回路に対し常に前記メモリのリフレッシュ要求を出し続けるか、または常に一定の時間間隔をおいて前記メモリのリフレッシュの要求を出す１つの常時リフレッシュ要求回路と、前記アクセス調停回路に対しその各々に設定されるリフレッシュ要求発行条件が満たされている間、前記リフレッシュの要求を発行しつづける、１つまたは複数の条件付リフレッシュ要求回路とよりなる、
ことを特徴とするメモリ制御装置。 - 請求項１記載のメモリ制御装置において、
前記複数のリクエスタの全部あるいは一部は、前記メモリアクセス制御回路に対し、前記メモリに対するアクセス頻度が所定値以下であるときにＯＮとなるアクセス頻度低下信号を出力するものであり、
前記条件付リフレッシュ要求回路は、前記アクセス頻度低下信号を出力する前記複数のリクエスタの全部あるいは一部の数と同数設けられ、
前記各条件付リフレッシュ要求回路の前記リフレッシュ要求発行条件は、対応する前記アクセス頻度低下信号がＯＮであることである、
ことを特徴とするメモリ制御装置。 - 請求項２記載のメモリ制御装置において、
前記アクセス調停回路において、前記条件付リフレッシュ要求回路に対して設定される前記アクセス許可頻度は、該条件付リフレッシュ要求回路に対応する前記リクエスタが出力する前記アクセス頻度低下信号がＯＦＦのときの値と、ＯＮのときの値との差分に基づいて設定され、
前記アクセス調停回路において、前記常時リフレッシュ要求回路に対して設定される前記アクセス許可頻度は、一定時間内に前記メモリが必要とするリフレッシュ回数と、前記条件付リフレッシュ要求回路によって前記一定時間内に実行されるリフレッシュ回数との差分回数のリフレッシュが、前記一定時間内に実行されるよう設定されている、
ことを特徴とするメモリ制御装置。 - 請求項３記載のメモリ制御装置において、
前記アクセス調停回路に対してメモリ要求を発行するリクエスタは、画像処理を行う画像処理回路であり、
該画像処理回路であるリクエスタは、前記外部メモリへのアクセスが密であるアクティブ期間と、前記アクセスが疎であるブランク期間とを周期的に繰り返し、
前記メモリアクセス制御回路は、前記画像処理回路であるリクエスタに対応する前記条件付リフレッシュ要求回路をもち、前記画像処理回路であるリクエスタがブランク期間にあることを示す信号を、前記アクセス頻度低下信号として用いる、
ことを特徴とするメモリ制御装置。
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