JP2006171760A - グラフィック処理機能を有するメモリコントローラ - Google Patents

Abstract

【課題】グラフィック処理機能を有するメモリコントローラを提供する。
【解決手段】グラフィック処理機能を有するメモリコントローラはマスタからの選択信号に応答してグラフィック処理機能を実行するグラフィック処理装置を含む。また、前記グラフィック処理装置によって制御され、前記グラフィック処理装置の出力を所定間隔で外部メモリに貯蔵するか、外部メモリから所定の映像データが入力されて前記グラフィック処理装置に提供するメモリインターフェースを含む。
【選択図】図２

Description

本発明はメモリコントローラに係り、さらに具体的にはグラフィック処理機能を有するメモリコントローラに関する。

コンピューターグラフィックシステムは点、線、多角形（Ｐｏｌｙｇｏｎ）、及び３次元物体等のような多様な対象物（Ｏｂｊｅｃｔ）をスクリーン上に表示するために使用される。コンピューターグラフィックシステムのテクスチャマッピングシステムは多様なテクスチャデータが入力されてテクスチャマッピングを実行する。

テクスチャはテクセル（ｔｅｘｅｌ）が基本単位で構成され、文様、材質、及び凹凸などを示す２次元グラフィックデータを言う。テクスチャマッピングとは、対象物をグラフィック化する時に、図形の細部まで精密に定義する代りに対象物を比較的簡単な類似多面体（Ｐｏｌｙｇｏｎ）で構成して、この類似多面体の表面にテクスチャ（またはテクスチャマップ）を貼り付ける（すなわち、マッピングする）ことを言う。速いグラフィック処理のために、３次元物体の多様な大きさに適するように複数用意した２次元テクスチャをミップマップ（ＭＩＰｍａｐ）と言う。

最近モバイルアプリケーション（Ｍｏｂｉｌｅ Ａｐｐｌｉｃａｔｉｏｎ）市場が徐々に大きくなることによって、携帯電話やＰＤＡフォンなどのようなモバイル器機で多様なグラフィック処理を要するマルチメディア機能が要求されている。このような要求を満たすため、多様なマルチメディアアプリケーションを支援するモバイル器機が発売開始されている。

しかし、一般的にモバイル器機はチップの大きさ（Ｃｈｉｐ Ｓｉｚｅ）と電力消費（Ｐｏｗｅｒ ｃｏｎｓｕｍｐｔｉｏｎ）の限界によってメモリ容量及びハードウェアゲートサイズに制限がある。したがって、モバイル器機でリアルタイムにグラフィック処理をする場合には、３次元グラフィック処理に必要なミップマップを制限されたメモリ内に全部貯蔵することができなくて、ミップマップ生成のための様々な演算をＣＰＵで実行した。したがって、アプリケーションのためのグラフィック処理時間が増加して、電力消費も多かった。

例えば、３次元（３Ｄ）グラフィック処理過程の中の一つであるレンダリング（Ｒｅｎｄｅｒｉｎｇ）時、画質が良い３次元グラフィックを得るためにスーパーサンプリングをする。スーパーサンプリングされたテクスチャを一定の大きさにダウンサンプリングするためには、ソフトウェアを通じてＣＰＵやその他のグラフィックコアにアクセスして演算をする。したがって、ＣＰＵなどのローディングが多くて、所望するグラフィック処理動作が遅延され、また電力の消費も増加するようになる。

本発明の目的は、グラフィック処理時、メイン処理装置（例:ＣＰＵ:Ｃｅｎｔｒａｌ ｐｒｏｃｅｓｓｉｎｇ ｕｎｉｔ）のローディングを減らすことができるメモリコントローラを提供することにある。

本発明の他の目的は、制限されたメモリ容量にもかかわらず、速くグラフィック処理をするようにメモリコントローラを提供することにある。

上述の目的を達成するために、グラフィック処理機能を有するメモリコントローラはマスタからの選択信号に応答してグラフィック処理機能を実行するグラフィック処理装置と、前記グラフィック処理装置によって制御され、前記グラフィック処理装置の出力を所定間隔で外部メモリに貯蔵するか、外部メモリから所定の映像データが入力されて前記グラフィック処理装置に提供するメモリインターフェースとを含む。

本発明の望ましい一実施形態において、前記グラフィック処理装置は前記マスタからの選択信号に応答してミップマップを生成するか、ダウンサンプリング動作をするようにダウンサンプリング部を制御する自動ミップマップ生成部と、前記自動ミップマップ生成部によって制御され、前記マスタまたは前記メモリインターフェースからテクスチャデータが入力されてダウンサンプリング動作をするダウンサンプリング部とを含む。

本発明の望ましい一実施形態において、前記自動ミップマップ生成部は前記マスタから選択信号に応答して、前記マスタから原本テクスチャサイズ及びアドレスが入力されてサブテクスチャサイズ及びアドレスを算出するグラフィック処理制御部と、前記グラフィック処理制御部から算出されたアドレスが入力されて、前記メモリインターフェースに前記アドレスを出力して、前記メモリインターフェースのフラッシュ（ｆｌｕｓｈ）時点を選択するメモリ書き込み制御部とを含む。

本発明の望ましい一実施形態において、前記メモリインターフェースのフラッシュ時点はシステムバスのデータライン数に従って選択される。

本発明の望ましい一実施形態において、前記ダウンサンプリング部は前記グラフィック処理制御部によって制御され、前記マスタまたは前記メモリインターフェースからテクスチャデータが入力されてダウンサンプリングの割合によって順次にデータ合算をするデータ蓄積ロジックと、前記データ蓄積ロジックの出力を受けて前記ダウンサンプリングの割合によって合算されたデータを割って平均値を求めるデータ分配部とを含む。

本発明の望ましい一実施形態において、前記ダウンサンプリングの割合は前記グラフィック処理制御部で選択する。

本発明の望ましい一実施形態において、前記マスタはメインプロセッサＣＰＵ及びデジタルシグナルプロセッサを含む。

本発明の望ましい一実施形態において、前記マスタからの選択信号はミップマップを生成するための信号またはダウンサンプリング動作を実行するための信号である。

本発明の望ましい一実施形態において、前記グラフィック処理制御部は前記原本テクスチャのサイズが一つのテクセルまたはピクセルサイズになるまで前記ダウンサンプリング部を連続して動作するようにする。

本発明の望ましい一実施形態において、前記グラフィック処理制御部は前記ダウンサンプリング部の動作回数を決める。

本発明の望ましい一実施形態において、前記ダウンサンプリング武が一度動作するごとに、前記ダウンサンプリング部の出力値が前記メモリインターフェースに貯蔵される。

本発明の望ましい一実施形態において、前記メモリインターフェースが入力される前記外部メモリから所定の映像データはスーパーサンプリングされたテクスチャデータである。

本発明の望ましい他の実施形態において、グラフィック処理機能を有するメモリコントローラはマスタからの動作信号に応答してダウンサンプリング部及びメモリインターフェースを制御する制御ロジックと、前記制御ロジックによって制御され、前記ダウンサンプリング部の出力を所定間隔で外部メモリに貯蔵するか、外部メモリから所定の映像データが入力されるメモリインターフェースと、前記制御ロジックによって制御され、マスタまたは前記メモリインターフェースからテクスチャデータが入力されてダウンサンプリング動作をするダウンサンプリング部とを含む。

本発明の望ましい他の実施形態において、前記ダウンサンプリン部は前記グラフィック処理制御部によって制御され、前記マスタに、または前記メモリインターフェースからテクスチャデータが入力されてダウンサンプリングの割合によってデータ合算をするデータ蓄積ロジックと、前記データ蓄積ロジックの出力を受けて前記ダウンサンプリングの割合によって合算されたデータを割るデータ分配部とを含む。

本発明の望ましい他の実施形態において前記ダウンサンプリングの割合は前記制御ロジックで選択する。

本発明の望ましい他の実施形態において、前記マスタはメインプロセッサＣＰＵ及びデジタルシグナルプロセッサを含む。

本発明の望ましい他の実施形態において、前記制御ロジックは前記ダウンサンプリング部の動作回数を決める。

本発明の望ましい他の実施形態において、前記ダウンサンプリング部が一度動作するごとに、前記ダウンサンプリング部の出力値が前記メモリインターフェースに貯蔵される。

本発明によると、システムオンチップの構成要素であるメモリコントローラがダウンサンプリング機能及びミップマップ自動生成機能を選択的に実行するようにして、メインプロセッサのローディングを減らして、電力消費を減らす。

また、制限されたメモリ容量によって３次元グラフィック処理時、必要なミップマップを貯蔵することができない場合に、ミップマップを自動生成するようにして迅速なグラフィック処理を可能にする。

本発明の例示的な実施形態を参照の図に基づいて以下詳細に説明する。

本発明による回路の構成及び動作を上述の説明及び図に従って図示したが、これは例をあげて説明したことに過ぎず、本発明の技術的思想及び範囲を逸脱しない範囲内で多様な変化及び変更が可能であることは勿論である。

図１は本発明によるシステムオンチップ（ｓｙｓｔｅｍ−ｏｎ−ｃｈｉｐ）１００を概略的に示すブロック図である。図１を参照すると、システムオンチップＳＯＣは中央処理装置ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）１０１、デジタルシグナルプロセッサ（ＤＳＰ；Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓ）１０２、及び３次元グラフィックアクセラレータ（３Ｄ Ｇｒａｐｈｉｃｓ Ａｃｃｅｌｅｒａｔｏｒ）１０３などのマスタ（Ｍａｓｔｅｒ）１０１、１０２、１０３とメモリコントローラ２００のようなスレーブ（Ｓｌａｖｅ）で構成されている。マスタ１０１、１０２、１０３とスレーブ２００は各々システムバス１０４に連結されている。デジタルシグナルプロセッサ１０２はデジタル映像データをアナログ映像データに変換する装置である。３次元グラフィックアクセラレータ１０３はディスプレー装置画面に表示されるグラフィックの演算をＣＰＵの代わりに実行し、グラフィック演算に主に使用されるイメージ例えば、四角形、円、楕円などの情報を含むことができる。一般的にメモリコントローラ２００はシステムオンチップ１００内部のマスタ１０１、１０２、１０３と外部メモリ５００との間のインターフェースの役割を果たす。例えば、メモリコントローラ２００は外部メモリ５００にデータを貯蔵して、マスタ１０１、１０２、１０３が所望するデータを外部メモリ５００から読み込む。本発明の一実施形態によるメモリコントローラ２００はグラフィック処理装置３００及びメモリインターフェース４００を含み、マスタ１０１、１０２、１０３の命令に応じて、所定のグラフィック処理を実行する。これについては以下詳細に説明する。

図２は本発明の例示的な実施形態に従って図１のメモリコントローラの内部構成を概略的に示すブロック図である。図２を参照すると、メモリコントローラ２００はグラフィック処理装置３００、及びバッファを含むメモリインターフェース４００を含む。グラフィック処理装置３００はダウンサンプリング部３１０と自動ミップマップ生成部３２０とを含む。ダウンサンプリング部３１０はデータ蓄積ロジック３１１と１／ｎディバイダ３１２とを含み、自動ミップマップ生成部３２０はグラフィック処理制御部３２１とメモリ書き込み制御部３２２とを含む。

自動ミップマップ生成部３２０はグラフィック処理制御部３２１とメモリ書き込み制御部３２２とを含む。グラフィック処理制御部３２１はシステムバス１０４を通じてマスタ１０１、１０２、１０３から選択信号を受けてミップマップ生成（Ｍｉｐｍａｐ Ｇｅｎｅｒａｔｉｏｎ）またはダウンサンプリング（Ｄｏｗｎｓａｍｐｌｉｎｇ）動作をするように構成される。

メインプロセッサ（以下、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ） １０１、図１参照）が所定のテクセルで構成されたスーパーサンプリングされたテクスチャをダウンサンプリングするための選択信号及びスーパーサンプリングされた原本テクスチャのサイズ／アドレス情報をメモリコントローラ２００に送る。メモリコントローラ２００内のグラフィック処理制御部３２１はＣＰＵ１０１からの選択信号及びサイズ／アドレス情報に応答して、ダウンサンプリング回数ｍ、ダウンサンプリングの割合１／ｎ、ダウンサンプリングによって生成されるサブテクスチャドルのアドレスを算出する。グラフィック処理制御部３２１は算出されたダウンサンプリング回数ｍ、ダウンサンプリングの割合１／ｎ情報、及びメモリインターフェース４００からダウンサンプリングするデータが入力されるようにする第１制御信号をダウンサンプリング部３１０に伝達する。同時にグラフィック処理制御部３２１はスーパーサンプリングされたテクスチャが貯蔵された外部メモリ５００のアドレス情報及びメモリインターフェース４００が外部メモリ５００にアクセスして所定データが入力されるようにする第２制御信号をメモリインターフェース４００に送る。メモリインターフェース４００は第２制御信号に応答して外部メモリ５００からスーパーサンプリングされたテクスチャデータを読み込む。ダウンサンプリング部３１０のデータ蓄積ロジック３１１は第１制御信号に応答して、メモリインターフェース４００からスーパーサンプリングされたテクスチャデータを受け入れ、ダウンサンプリングの割合１／nによってテクスチャのｎ個テクセル値を順次に合算する（図３参照）。１／ｎディバイダ３１２は選択されたダウンサンプリングの割合１／ｎによってデータ蓄積ロジック３１１の出力値を割って平均値を求める。求められた平均値はメモリインターフェース４００に貯蔵される。ダウンサンプリング部３１０はグラフィック処理制御部３２１で算出したダウンサンプリングの回数ｍだけダウンサンプリング動作を実施する。多数のスーパーサンプリングされたテクスチャをダウンサンプリングする場合に、グラフィック処理制御部３２１は各々のテクスチャに対して、ダウンサンプリングの回数ｍ及びダウンサンプリングの割合１／ｎを算出してダウンサンプリング部３１０に伝達する。

メモリ書き込み制御部３２２はグラフィック処理制御部３２１からサブテクスチャのアドレスが入力されてメモリインターフェース４００に出力して、システムバス１０４のデータライン数を考慮してメモリインターフェース４００をフラッシュする時点を選択する。

デジタルシグナルプロセッサ１０２（図１参照）が所定のピクセルデータで構成された原本イメージをディスプレー装置の画面に所望するサイズで表示するように、ダウンサンプリングするための選択信号及び原本イメージのサイズ／アドレス情報をメモリコントローラ２００のグラフィック処理制御部３２１に送る。同時にデジタルシグナルプロセッサ１０２はダウンサンプリングするイメージデータをメモリコントローラ２００内のダウンサンプリング部３１０に送る。グラフィック処理制御部３２１はデジタルシグナルプロセッサ１０２からの選択信号に応答して、サイズ／アドレス情報によってダウンサンプリングの回数ｍ、ダウンサンプリングの割合１／ｎ、ダウンサンプリングによって生成されるサブイメージデータのアドレスを算出する。グラフィック処理制御部３２１は算出されたダウンサンプリングの回数ｍ、ダウンサンプリングの割合１／ｎ情報をダウンサンプリング部３１０に伝達する。ダウンサンプリング部３１０のデータ蓄積ロジック３１１はダウンサンプリングの割合ｎによってデジタルシグナルプロセッサ１０２から入力されたイメージデータのｎ個のピクセル値を順次に合算する（図３参照）。１／ｎディバイダ３１２は選択されたダウンサンプリングの割合１／ｎによってデータ蓄積ロジック３１１の出力値を割って平均値を求める。求められた平均値はメモリインターフェース４００に貯蔵される。ダウンサンプリング部３１０はグラフィック処理制御部３２１から算出したダウンサンプリングの回数ｍだけダウンサンプリング動作を実施する。多数フレームのイメージデータをダウンサンプリングする場合に、グラフィック処理制御部３２１は各々のイメージデータに対して、ダウンサンプリングの回数ｍ及びダウンサンプリングの割合１／ｎを算出してダウンサンプリング部３１０に送る。

メモリ書き込み制御部３２２はグラフィック処理制御部３２１からサブイメージデータのアドレスが入力されてメモリインターフェース４００に出力して、システムバス１０４のデータライン数を考慮してメモリインターフェース４００をフラッシュする時点を選択する。

図４は図２の自動ミップマップ生成部の制御によってサブテクスチャが生成される過程を概略的に示すブロック図である。図４を参照すると、本発明のグラフィック処理処置２００は一つのテクセルサイズになるまで所定のテクセルで構成された原本テクスチャをダウンサンプリングして、生成された各々のサブテクスチャを貯蔵することによってミップマップを生成する。

ＣＰＵ１０１、（図１参照）または３次元グラフィックアクセラレータ１０３がミップマップを形成するための選択信号及び原本テクスチャのサイズ／アドレス情報をメモリコントローラ２００のグラフィック処理制御部３２１に送る。同時に原本テクスチャデータをメモリコントローラ２００のダウンサンプリング部３１０に送る。メモリコントローラ２００内のグラフィック処理制御部３２１はＣＰＵ１０１または３次元グラフィックアクセラレータ１０３からの選択信号及びサイズ／アドレス情報に応答して、原本テクスチャが一つのテクセルサイズになるまで、ダウンサンプリング部３１０がダウンサンプリング動作を実行するようにする。このために、グラフィック処理制御部３２１は生成されるサブテクスチャのサイズｓ１、ｓ２、．．．、ダウンサンプリングの回数l、ダウンサンプリングの割合１／ｎ、ダウンサンプリングによって生成されたサブテクスチャの各々のアドレスを算出する。グラフィック処理制御部３２１は算出されたダウンサンプリングの回数l、ダウンサンプリングの割合１／ｎ情報をダウンサンプリング部３１０に伝達する。ダウンサンプリング部３１０のデータ蓄積ロジック３１１はダウンサンプリングの割合１／ｎによってＣＰＵ１０１または３次元グラフィックアクセラレータ１０３から入力された原本テクスチャのｎ個のテクセル値を順次に合算する（図３参照）。１／ｎディバイダ３１２は選択されたダウンサンプリングの割合１／ｎによってデータ蓄積ロジック３１１の出力値を割って平均値を求める。求められた平均値はメモリインターフェース４００に貯蔵される。ダウンサンプリング部３１０はグラフィック処理制御部３２１で算出したダウンサンプリング回数lだけダウンサンプリング動作を実施する。

この際、メモリ書き込み制御部３２２はグラフィック処理制御部３２１からサブテクスチャの各々のアドレスが入力されてメモリインターフェース４００に出力して、システムバス１０４のデータライン数を考慮してメモリインターフェース４００をフラッシュ（ｆｌｕｓｈ）する時点を選択する。

３次元グラフィックでテクスチャマッピングを実行する時に使用されるミップマップは原本テクスチャさえあれば、下位レベルのサブテクスチャは本発明によるグラフィック処理機能を有するメモリコントローラを通じてＣＰＵ１０１の介入なしに自動で生成することができる。したがって、ＣＰＵの演算による負担を減らして、データパス（Ｐａｔｈ）が短くなることによって、イメージブーティング時間を減らすと共に電力消費も減らすことができる。

図５は本発明の他の実施形態に従って図１のメモリコントローラ内部構成を概略的に示すブロック図である。図５を参照すると、メモリコントローラ２００はダウンサンプリング部３１０と制御ロジック３２５、及びバッファを含むメモリインターフェース４００を含む。ダウンサンプリング部３１０はデータ蓄積ロジック３１１と１／ｎディバイダ３１１とを含む。制御ロジック３２５はシステムバス１０４を通じてマスタ１０１、１０２、１０３から原本テクスチャまたはイメージサイズ／アドレス情報を受けてダウンサンプリング（Ｄｏｗｎｓａｍｐｌｉｎｇ）動作をするように構成される。

メインプロセッサ１０１（（以下、ＣＰＵ）図１参照）が所定のテクセルで構成されたスーパーサンプリングされたテクスチャをダウンサンプリングするために、スーパーサンプリングされた原本テクスチャのサイズ／アドレス情報をメモリコントローラ２００に送る。メモリコントローラ２００内の制御ロジック３２５はＣＰＵ１０１からの選択信号及びサイズ／アドレス情報に応答して、ダウンサンプリングの回数ｍ、ダウンサンプリングの割合１／ｎ、ダウンサンプリングによって生成されるサブテクスチャのアドレスを算出する。制御ロジック３２５は算出されたダウンサンプリングの回数ｍ、ダウンサンプリングの割合１／ｎ情報、及びメモリインターフェース４００からダウンサンプリングするデータが入力されるようにする第１制御信号をダウンサンプリング部３１０に伝達する。同時に制御ロジック３２５はスーパーサンプリングされたテクスチャが貯蔵されている外部メモリ５００のアドレス情報及びメモリインターフェース４００が外部メモリ５００にアクセスして所定データが入力されるようにする第２制御信号をメモリインターフェース４００に送る。メモリインターフェース４００は第２制御信号に応答して、外部メモリ５００からスーパーサンプリングされたテクスチャデータを読み込む。ダウンサンプリング部３１０のデータ蓄積ロジック３１１は第１制御信号に応答して、メモリインターフェース４００からスーパーサンプリングされたテクスチャデータを受け入れ、選択されたダウンサンプリングの割合１／ｎによってテクスチャのｎ個テクセル値を順次に合算する（図３参照）。１／ｎデバイタ３１２は選択されたダウンサンプリングの割合１／ｎによってデータ蓄積ロジック３１１の出力値を割って平均値を求める。求められた平均値はメモリインターフェース４００に貯蔵される。ダウンサンプリング部３１０は制御ロジック３２５で算出したダウンサンプリングの回数ｍだけダウンサンプリング動作を実施する。多数のスーパーサンプリングされたテクスチャをダウンサンプリングする場合に、制御ロジック３２５は各々のテクスチャに対して、ダウンサンプリングの回数ｍ及びダウンサンプリングの割合１／ｎを算出してダウンサンプリング動作を実施するようにする。

また、制御ロジック３２５はサブテクスチャのアドレスをメモリインターフェース４００に出力して、システムバス１０４のデータライン数を考慮してメモリインターフェース４００をフラッシュする時点を選択する。

デジタルシグナルプロセッサ１０２、（図１参照）が所定のピクセルデータで構成された原本イメージをディスプレー装置の画面に所望するサイズで表示するように、ダウンサンプリングするための選択信号及び原本イメージのサイズ／アドレス情報をメモリコントローラ２００の制御ロジック３２５に送る。同時にデジタルシグナルプロセッサ１０２はダウンサンプリングするイメージデータをメモリコントローラ２００内のダウンサンプリング部３１０に送る。制御ロジック３２５はデジタルシグナルプロセッサ１０２からの選択信号に応答して、サイズ／アドレス情報によってダウンサンプリングの回数ｍ、ダウンサンプリングの割合１／ｎ、ダウンサンプリングによって生成されるサブイメージデータのアドレスを算出する。制御ロジック３２５は算出されたダウンサンプリングの回数ｍ、ダウンサンプリングの割合１／ｎ情報をダウンサンプリング部３１０に伝達する。ダウンサンプリング部３１０のデータ蓄積ロジック３１１は選択されたダウンサンプリングの割合１／ｎによって、デジタルシグナルプロセッサ１０２から入力されたイメージデータのｎ個のピクセル値を順次に合算する（図３参照）。１／ｎディバイダ３１２は選択されたダウンサンプリングの割合１／ｎによってデータ蓄積ロジック３１１の出力値を割って平均値を求める。求められた平均値はメモリインターフェース４００に貯蔵される。ダウンサンプリング部３１０は制御ロジック３２５で算出したダウンサンプリングの回数ｍだけダウンサンプリング動作を実施する。多数フレームのイメージデータをダウンサンプリングする場合に、制御ロジック３２５は各々のイメージデータに対して、ダウンサンプリングの回数ｍ及びダウンサンプリングの割合１／ｎを算出してダウンサンプリング部に送る。

制御ロジック３２５はサブイメージデータのアドレスをメモリインターフェース４００に出力して、システムバス１０４のデータライン数を考慮してメモリインターフェース４００をフラッシュする時点を選択する。

本発明において、図１にはただ三つのマスタのみが図示されている。しかし、多数個のマスタがグラフィック処理機能を有するメモリコントローラを利用してグラフィック処理ができることはこの分野の通常的な知識を持った者等に自明である。

本発明によるシステムオンチップを概略的に示すブロック図である。 本発明の例示的な実施形態に従って図１のメモリコントローラの内部構成を概略的に示すブロック図である。 本発明の例示的な実施形態に従って図２のデータ蓄積ロジックを説明するためのステートマシンである。 本発明の例示的な実施形態に従って図２の自動ミップマップ生成部の制御によってサブテクスチャが生成される過程を概略的に示すブロック図である。 本発明の例示的な実施形態に従って図１のメモリコントローラ内部構成を概略的に示すブロック図である。

符号の説明

３００ グラフィック処理装置
３１０ ダウンサンプリング部
３２０ 自動ミップマップ生成部
３２２ メモリ書き込み制御部
３２１ グラフィック処理制御部

Claims (19)

1. マスタからの選択信号に応答してグラフィック処理機能を実行するグラフィック処理装置と、
   前記グラフィック処理装置によって制御され、前記グラフィック処理装置の出力を所定間隔で外部メモリに貯蔵するか、前記外部メモリから所定の映像データが入力されて前記グラフィック処理装置に提供するメモリインターフェースを含むことを特徴とするグラフィック処理機能を有するメモリコントローラ。
2. 前記グラフィック処理装置は、
   前記マスタからの選択信号に応答してミップマップを生成するか、ダウンサンプリング動作をするようにサンプリング部を制御する自動ミップマップ生成部と、
   前記自動ミップマップ生成部によって制御され、前記マスタまたは前記メモリインターフェースからテクスチャデータが入力されてダウンサンプリング動作をするダウンサンプリング部をと含むことを特徴とする請求項１に記載のグラフィック処理機能を有するメモリコントローラ。
3. 前記自動ミップマップ生成部は、
   前記マスタから選択信号に応答して、前記マスタから原本テクスチャサイズ及びアドレスが入力されてサブテクスチャサイズ及びアドレスを算出するグラフィック処理制御部と、
   前記グラフィック処理制御部から算出されたアドレスが入力されて、前記メモリインターフェースに前記アドレスを出力して、前記メモリインターフェースのフラッシュ時点を選択するメモリ書き込み制御部とを含み、
   前記メモリインターフェースのフラッシュ時点はシステムバスのデータライン数に従って選択されることを特徴とする請求項２に記載のグラフィック処理機能を有するメモリコントローラ。
4. 前記ダウンサンプリング部は、
   前記グラフィック処理制御部によって制御され、前記マスタまたは前記メモリインターフェースからテクスチャデータが入力されて、ダウンサンプリングの割合によって順次にデータ合算をするデータ蓄積ロジックと、
   前記データ蓄積ロジックの出力を受けて前記ダウンサンプリングの割合によって合算されたデータを割って平均値を求めるデータ分配部とを含むことを特徴とする請求項３に記載のグラフィック処理機能を有するメモリコントローラ。
5. 前記ダウンサンプリングの割合は前記グラフィック処理制御部で選択することを特徴とする請求項４に記載のグラフィック処理機能を有するメモリコントローラ。
6. 前記マスタはメインプロセッサ及びデジタルシグナルプロセッサを含むことを特徴とする請求項１に記載のグラフィック処理機能を有するメモリコントローラ。
7. 前記マスタからの選択信号はミップマップを生成するための信号であることを特徴とする請求項１に記載のグラフィック処理機能を有するメモリコントローラ。
8. 前記マスタからの選択信号はダウンサンプリング動作を実行するための信号であることを特徴とする請求項１に記載のグラフィック処理機能を有するメモリコントローラ。
9. 前記グラフィック処理制御部は前記原本テクスチャのサイズが一つのテクセルまたはピクセルのサイズになるまで前記ダウンサンプリング部を連続して動作するようにすることを特徴とする請求項７に記載のグラフィック処理機能を有するメモリコントローラ。
10. 前記グラフィック処理制御部は前記ダウンサンプリング部の動作回数を決めることを特徴とする請求項８に記載のグラフィック処理機能を有するメモリコントローラ。
11. 前記ダウンサンプリング部の動作時ごとに、前記ダウンサンプリング部の出力値が前記メモリインターフェースに貯蔵されることを特徴とする請求項９または１０に記載のグラフィック処理機能を有するメモリコントローラ。
12. 前記メモリインターフェースが入力される前記外部メモリから所定の映像データはスーパーサンプリングされたテクスチャデータであることを特徴とする請求項８に記載のグラフィック処理機能を有するメモリコントローラ。
13. 前記グラフィック処理装置は、
    前記マスタからの選択信号に応答して制御信号を発生する制御ロジックと、
    前記制御信号に応答して、前記マスタまたは前記メモリインターフェースからテクスチャデータが入力されてダウンサンプリング動作を実行するダウンサンプリング部を含むことを特徴とする請求項１に記載のグラフィック処理機能を有するメモリコントローラ。
14. 前記ダウンサンプリングの割合は前記制御ロジックで選択することを特徴とする請求項１３に記載のグラフィック処理機能を有するメモリコントローラ。
15. 前記制御ロジックは前記ダウンサンプリング部の動作回数を決めることを特徴とする請求項１３に記載のグラフィック処理機能を有するメモリコントローラ。
16. マスタから少なくとも一つの選択信号とサイズ／アドレス情報を受け取る段階と、
    前記少なくとも一つの選択信号と前記サイズ／アドレス情報に応答してグラフィック処理動作を実行する段階とを含むことを特徴とするメモリ制御装置を利用したグラフィック処理方法。
17. 前記グラフィック処理動作を実行する段階は、
    前記選択信号とサイズ／アドレス情報に応答してミップマップを発生する段階を含むことを特徴とする請求項１６に記載のメモリ制御装置を利用したグラフィック処理方法。
18. 前記グラフィック処理動作を実行する段階は
    前記選択信号とサイズ／アドレス情報に応答してダウンサンプリングの回数とダウンサンプリングの割合とを算出する段階と、
    前記ダウンサンプリングの回数と前記ダウンサンプリングの割合によってテキストデータをダウンサンプリングする段階とを含むことを特徴とする請求項１６に記載のメモリ制御装置を利用したグラフィック処理方法。
19. マスタまたはメモリインターフェースからのテキストデータが入力されて、ダウンサンプリングの割合によって前記テクスチャデータを合算するデータ蓄積ロジックと、
    前記合算されたテクスチャデータを割って平均値を算出する分配部とを含むことを特徴とするダウンサンプリング装置。

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