JPS61229140A - メモリ制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の技術分野］ この発明は、パラレルにデータがアクセスされるメモリ
に対して、任意長のデータ、例えばランレングス復号さ
れたデータを書き込むのに好適なメモリ制御装置に関す
る。

［発明の技術的背景］ 一般に、データを伝送する場合、このデータの中では、
′０”または“１″のビットが続く場合がある。このよ
うなデータをそのまま、伝送しようとすると、データ量
が多いために、伝送時間が長くなってしまう。

このために、“０″または“１”のビット列の長さを符
号化することにより、データを圧縮して伝送するいわゆ
るランレングス伝送方式を用いることがある。

受信側では、ランレングス符号化されたデータを受は取
ると、これを復号化し、メモリに書き込むようになって
いる。つまり、１１０１１または“１”のビット長（レ
ングス）を判別し、判別したビット長の“０″または“
１″のデータをメモリに書き込むようになっている。以
下、このデータ書き込みをランレングス書き込みと称す
る。

メモリにデータを書き込んだり、このメモリからデータ
を読み出す場合、一般に、データをパラレルにアクセス
する方式を採用することが多いが、このような方式の基
で、上記ランレングス書き込みを行う場合は、従来、こ
れをソフトウェアで行うことが多かった。

ソフトウェアによるランレングス書き込みを第１０図を
用いて説明する。今、第１０図に示すように、データが
例えば４ビツトパラレルにアクセスされるメモリがある
とする。そして、今、１１０”または“１″が１５ビッ
ト続くビット長１５のデータを、ビット「２」からビッ
ト「１６」まで書き込むとする。

この場合、ビットｒＯＪからビット「３」まで４ビツト
パラレルのデータの書き換えがなされるアドレス「上」
では、まず、このアドレス「上」の４ビツトのデータを
レジスタに格納する。次に、このレジスタの下位２ビツ
トのデータを上記ビット長１５のデータの下位２ビツト
のデータで書き換える。そして、このデータ書き換えの
終了した４ビツトのデータを元のアドレス「上」に書き
込む。これにより、ビット長１５のデータの下位２ビツ
トのデータの書き込みは終了する。

次に、４ビツト全てのデータをビット長１５のデータで
書き換えられるアドレスｒｌＪ、ｒ３Ｊ。

「工」では、４ビツトのＯ″または１″のデータがパラ
レルにメモリに書き込まれる。

最後に、アドレス「上」と同様に４ビツト未満のデータ
書き換えがなされるアドレス「ｉ」では、アドレスｒ、
ｌ−Ｊと同じような処理がなされ、ビット「１６」だけ
のデータが書き換えられる。

［背景技術の問題点］ しかしながら、上記の如く、ランレングス書き込みをソ
フトウェアで実行しようとすると、データをビット単位
で扱うため、書き込むビットのポインタやメモリのアド
レスを常に監視し・ていなければならず、処理プログラ
ムが非常に複雑になるという問題を有する。その結果、
データ書き込み速度が遅くなり、送信側からのデータ転
送速度が早いと、データ書き込みが間に合わなくなると
いう事態が生じてしまう。

また、ソウトウエアで実行する構成であっても、データ
を一時格納するレジスタが必要であるため、ハードウェ
ア的にもさほどメリットが得られるものでない。

［発明の目的コ この発明は上記の事情に対処すべくなされたもので、任
意長の同一極性のデータ、例えばランレングスデータの
書き込みにおけるデータ書き込み速度の大幅なアップを
図ることが可能なメモリ制御装置を提供することを目的
とする。

［発明の概要］ この発明は、メモリにおけるデータのアドレッシング単
位（ｎビット）に従ったデータ書き込み開始アドレスに
対応するカウント値から１７ドレス分ずつカウント値を
更新可能な第１のカウンタ手段と、書き込み開始ビット
に対応したカウント値から１ビツト分ずつカウント値を
更新可能なｎビットの第２カウンタ手段を設け、 データをｎビット単位で書き込めないアドレス区間（第
１のアドレス区間）に対応して第２のカウンタ手段を駆
動し、ｎビット単位で書き込めるアドレス区間（第２の
アドレス区間）に対応して第１のカウンタ手段を駆動す
るというように、上記２つのカウンタ手段のカウント動
作を制御し、第１のカウンタ手段のカウント値に従って
データアクセスのためのアドレス指定を行い、第２のカ
ウンタ手段のカウント値に従って、第１のアドレス区間
におけるデータ書き換えのためのビット指定を行うよう
に構成したものである。

［実施例］ 以下、図面を参照してこの発明の実施例を詳細に説明す
る。

第１図はこの発明の一実施例の構成を示すブロック図で
あり、第２図は第１図の具体的構成の一例を示す回路図
である。以下、第１図の構成を第２図を参照しながら説
明する。なお、以下の説明では、この発明を、ビデオテ
ックスシステムにおいてパターンメモリを制御する場合
を例に説明する。

ビデオテックスシステムにおける画面は、例えば第３図
に示す如く、水平方向４９６ドツト、垂直方向４０８ド
ツトの画素によって表現される。

そして、各ドツトのパターンデータは１ビツトで表現さ
れる。

このようなパターンデータを格納するためのパターンメ
モリ部１０は第２図に示す如く、例えば４つのメモリ１
０１〜１０４を有する。そして、パターンデータは各メ
モリ１０１〜１０４に４ビツトずつ分けて格納されてい
る。第４図に１水平走査ライン上の４９６ビツト分のパ
ターンデータの格納状況を示す。

パターンメモリ部１０におけるパターンデータのアクセ
スは、画面上の水平方向Ｘおよび垂直方向Ｙの座標に対
応したアドレスデータに従ってなされる。また、パター
ンメモリ１０におけるパターンデータのアクセスは４ピ
ット単位で行われる。

すなわち、メモリ１０１〜１０４のいずれか１つが択一
的に選択され、この選択されたメモリにパターンデータ
が４ビット単位で書き込まれるか、このＲＡＭから４ビ
ット単位で読み出される。但し、画像表示のために、パ
ターンメモリ１０からパターンデータを読み出す場合は
、メモリ１０１〜１０４が同時に選択され、パターンデ
ータは１６ビツト同時に読み出される。つまり、ある１
６ビツト分のパターンデータを表示する期間の所定のタ
イミングで次に表示すべき１６ビツト分のパターンデー
タを同時に読み出し、この１６ビツト分のパターンデー
タの表示の準備をするわけである。これにより、表示の
ためにパターンメモリ１０をアクセスする時間が短縮さ
れ、このアクセス時間以外の時間を利用して、この発明
の着目しているようなレングス書き込みを行い得るよう
になっている。つまり、第１図及び第２図のパターンメ
モリ１０の制御は、画像表示のためのデータ読み出しと
並行してデータ書き込みも行うサイクルスチル方式を採
用している。

ここで、この発明の着目しているレングス書き込みの説
明に入る前に、画像表示のためのパターンデータの読み
出しを説明する。

第１図において、２０は画像表示のためのデータ読み出
しアドレスデータを出力するデータ読み出しアドレスデ
ータ発生部である。このアドレスデータ発生部２０は第
２図に示すように、水平方向Ｘのデータ読み出しアドレ
スデータを出力するアドレスカウンタ２０１と垂直方向
Ｙのデータ読み出しアドレスデータを出力するアドレス
カウンタ２０２を有する。カウンタ２０１は６ビツトの
アップカウンタであり、カウンタ２０２は９ビツトのダ
ウンカウンタである。

３０はメモリ制御のための各種タイミング信号を発生す
るタイミング発生部である。このタイミング発生部３０
の分周回路３０１は、パターンデータを１ピット単位で
表示するための基準タイミングを示す表示クロックＣＰ
を８分周し、さらにこの分周出力をシフトして位相の異
なる８つの分周出力ＰＯ〜Ｐ８を得る。これら８つの分
周出力ＰＯ〜Ｐ８を第５図に示す。

上記Ｘアドレスカウンタ２０１は各水平方向の表示開始
タイミング以前に出力されるリセット信号ＨＲＥＳによ
ってリセットされた後、上記分周出力ＰＯをカウントす
る。したがって、このＸアドレスカウンタ２０１のカウ
ント出力ＸＡＯ〜ＸＡ５は、第６図に示すように、表示
クロックＣＰが８個出力されるたびに１個出力される分
周力ＰＯによってＯから１ずつアップしていく。

上記Ｙアドレスカウンタ２０２は垂直方向Ｙの表示開始
タイミング以前に出力されるリセット信号ＶＲＥＳによ
ってセットされた後、水平同期パルス１−ＩＤをカウン
トする。したがって、カウンタ２０２のカウント出力Ｙ
ＡＯ〜ＹＡ８は、水平同期パルス）−ＩＤが１個出力さ
れるたびに、第７図に示すように４０７（１１００１０
１１１（２））から１ずつダウンする。

このようにして、カウンタ２０１，２０２がらはそれぞ
れ表示画面の水平方向Ｘの座標及び垂直方向Ｙの座標に
一致するデータ読み出しアドレスデータが出力される。

このうち、水平方向Ｘのアドレスデータの上位５ビツト
ＸＡ１〜ＸＡ５と垂直方向Ｙのアドレスデータの下位３
ビツトＹＡＯ〜ＹＡ２がそれぞれ下位ビット、上位ビッ
トとして結合され、アドレスバッファ１０５を介してデ
ータ読み出しのための８ビツトのロウアドレスデータと
してメモリ１０１〜１０４に与えられる。

また、垂直方向Ｙのアドレスデータの上位６ピツトＹＡ
３〜ＹＡ９がデータ読み出しのためのコラムアドレスデ
ータとしてアドレスバッファ１０６を介してメモリ１０
１〜１０４に与えられる。

ここで、Ｘアドレスカウンタ２０１の上位５ビツトＸＡ
Ｉ〜ＸＡ５のカウント値は、表示クロックＣＰが１６個
出力されるたびに１ずつ更新され、メモリ１０に格納さ
れているパターンデータは１６ビツト単位でアドレス指
定される。

アドレスバッフ？１０５及びアドレスバッファ１０６に
てそれぞれロウアドレスデータ及びコラムアドレスデー
タをゲートするためのロウアドレスゲート信号ＲＲＣ及
びコラムアドレスゲート信号ＲＣＣはタイミング発生部
３０より第８図に示すように表示クロックＣＰ１６個に
１回の割り合いで出力される。

このようにしてアドレス指定を受けた１６ビツトのパタ
ーンデータは、第８図に示すように表示クロックＣＰ１
６個に１回の割り合いでタイミング発生部３０から出力
されるロードパルスＬＤに従ってパラレル／シリアル変
換部４ｏに同時にロードされる。そして、このロードさ
れた１６ビツトのパターンデータはタイミング発生部３
０にて表示クロックＣＰを反転することによって得た読
み出しクロック５−ＧＫ（第８図参照）に従って１ビツ
トずつパラレル／シリアル変換部４０がら読み出され、
図示しない画像処理回路に与えられる。

なお、パラレル／シリアル変換部４０は各メモリ１０１
〜１０４に対応する４つのパラレル／シリアル変換器４
０１〜４０４を有し、これらはそれぞれ４ビツトずつパ
ターンデータを保持するようになっている。なお、第１
図及び第２図において、ＳＯはシリアルデータに変換さ
れたパターンデータである。

以上のように、この実施例においては、画像表示のため
のパターンデータの読み出しに際し、パターンメモリ１
０は１つのアドレスに対しデータ１６ビツトが対応づけ
られる、１６ビツト単位のアドレッシングがなされてい
る。

次にこの発明の特徴とするランレングス書き込みを説明
する。

上述した画像表示のためのデータ読み出しは、第８図に
示すように、各１６ビツト分のパターンデータの表示期
間ＴＡの後半ＴＣで実行される。

そして、この発明の着目しているランレングス書き込み
は、画像表示のためのデータ読み出し動作の障害となら
ない各表示期間ＴＡの前半ＴＯに行われる。

今、第４図に示すようにある水平走査ラインのビットｒ
２Ｊからビット「１６ｊまで“１″レベルのパターンデ
ータを書き込むレンクズ書き込みを行うものとする。

この場合、ランレングス書き込みは次の２つの処理に分
けられる。

（１）　　ビットｒＯＪからビットｒ３Ｊまでのアドレ
ス区間ｒＡ１Ｊ、ビット「１６」からビット「１９」ま
でのアドレス区間「Ａ５」では、“１″レベルのデータ
の書き込みは１ビツト単位でなされる。

すなわち、アドレス区間「Ａ１」では、メモリ１０４か
ら４ビツトのデータが読み出され、メモリ選択部５０の
双方向データバッファ５０４を介してデータ合成部６０
の読み出しデータラッチ回路６０にラッチされる。この
データ合成部６０の書き込みデータラッチ回路６０２に
は、今、書き込もうとする′１”なるデータが４ビツト
のデータとしてラッチされている。

データ合成部６０は、ラッチ回路６０１にラッチされて
いる４ビツトのデータの上位２ビツトを１ビツトずつ順
次、ラッチ回路６０２にラッチされている“１”なる４
ビツトのデータの上位２ビツトで書き換える。この場合
、４ビツトのデータは、１ビツト分のデータ書き換えが
なされるたびに、双方向データバッファ６０３．５０４
を介してメモリ１０４に書き込まれる。

これは、アドレス区間Ａ５でも同様で、メモリ１０４か
ら読み出されたアドレス区間Ａ５の４ビツトのデータの
下位１ビツトがラッチ回路６０２にラッチされているデ
ータの下位１ビツトで書き換えられ、メモリ１０４に再
度書き込まれる。

（′２Ｊ　　ビット「４」からビット「７」までのアド
レス区［Ａ２Ｊ、ビット「８」からビット「１１」まで
のアドレス区間ｒＡ３Ｊ、ビット「１２」からビット「
１５」までのアドレス区間「Ａ４」では、４ビツト単位
のデータ書き込みがなされる。

すなわち、これらのアドレス区間「Ａ２」、「Ａ３」、
「Ａ４」では、ラッチ回路６０２にラッチされている４
ビツトのデータはそのまま、データバッフ７６０３を通
り、各区間「Ａ２」、「Ａ３」、「Ａ４」に応じてそれ
ぞれ双方向データバッフＦ５０３，５０２．５０１を介
してメモリ１０３，１０２．１０１に書き込まれる。

以上のように、この実施例においては、パターンデータ
の書き込みに際し、パターンメモリ１０は１つのアドレ
スに対しデータ４ビツトが対応づけられる、４ビツト単
位のアドレッシングがなされ、さらに、１ビツト単位で
の書き込みが行なえる構成となっている。

ここで、各アドレス区間Ａ１〜Ａ５のデータ書き込み動
作と表示のためのデータ読み出し動作との関係を説明す
る。

第１図及び第２図に示すように、４ビツト単位でデータ
書き込み動作を行うアドレス区！！１ｌｒＡ２Ｊ〜「Ａ
４」では、それぞれ１６ビツト分のデータ表示期間ＴＡ
１回で４ビツト分のデータを書き込むことができる。す
なわち、３つのアドレス区間「Ａ２」〜「Ａ４」のデー
タ書き込みを行うには、データ表示期間ＴＡが３回存在
すればよい。

これに対し、１ビツト単位でデータ書き込みを行うアド
レス区間ｒＡ１Ｊ、ｒＡ５Ｊでは、１ビツト分のデータ
書き込み動作を行うのに、データ表示期間ＴＡが２つ必
要である。したがって、２ビット分のデータ書き込み動
作を行う必要があるアドレス区間「Ａ１」では、データ
表示期間ＴＡが４回必要であり、１ビツト分のデータ書
き込み動作を行うアドレス区間「Ａ５」では、データ表
示期間ＴＡが２回必要である。

これは次のような理由による。すなわち、第８図に示す
ように、メモリ１０１〜１０４に対する信号は１６ビツ
ト分のデータ表示期間ＴＡに２回出力される。このうち
、データ表示期間ＴＡの後半の期間ＴＣで出力されるＲ
ＡＳ信号、ＣＡＳ信号は画像表示のためのデータ読み出
しに使われる。

したがって、１６ピツト分のデータ表示期間ＴＡのうち
、レングス書き込みのためのパターンメモリ部１０に対
するアドレスデータは、前半の期間ＴＢで出力されるＲ
ＡＳ信号、ＣＡＳ信号の１回しか有効とされない。この
場合、アドレス区間ｒＡ２Ｊ、ｒＡ３Ｊ、ｒＡ４Ｊでは
、ラッチ回路６０２のデータをそのままパターンメモリ
部１０に書き込めばよいから、ＲＡＳ信号、ＣＡＳ信号
をパターンメモリ部１０からパターンデータを読み出す
ために使う必要がない。したがって、１６ビツト分のデ
ータ表示期間ＴＡ１回で４ビツト分のデータを１度に書
き込むことができる。これに対し、アドレス区間ｒＡ１
Ｊ、ｒＡ５Ｊでは、ＲＡＳ信号、ＣＡＳ信号をパターン
メモリ部１０からのデータの読み出しとパターンメモリ
１０に対するデータの書き込みの２つの動作に使う必要
がある。したがって、１６ビツト分のデータ表示期間Ｔ
Ａ２回分の１回目ではデータ読み出し、２回目ではデー
タ書き込みというように、１ビツト分のデータ書き込み
を行うのにデータ表示期間ＴＡを２回必要とする。

ここで、上述した（１１．（２）の処理を実行するため
構成を詳細に説明する。

第１図及び第２図に示す装置では、上述したランレング
ス書き込みの他に、パターンメモリ部１０から読み出さ
れた４ビツトのデータと例えばＣＰＵから与えられる４
ビツトのデータとの論理和を取り、その結果をパターン
メモリ部１０に書き込む論理和書き込み、それに、例え
ばＣＰＵから出力される４ビツトのデータをそのままパ
ターンメモリ１１に書き込む通常書き込みの３つの書き
込みを実行できるようになっている。

これら３つの書き込みモードの識別は、例えば、ＣＰＵ
よりモード設定部７０のラッチ回路７０１にラッチされ
るモード識別データに従ってなされる。

ＣＰＵは上記３つの書き込みの実行に当って、９ビツト
のデータバスＤＢの下位２ビツトに上記モード識別デー
タを出力する。このモード識別データはＣＰＬＩの制御
の基に出力されるラッチ信号ＰＭＯＤＥに従ってラッチ
回路７０１にラッチされる。

ランレングス書き込みモードにおいては、次表１に示す
ように、２ビツトのモード識別データは“００”としで
ある。

表　　　１ 以下、このランレングス書き込みモードについて説明す
る。

このモードにおいては、表示画面の水平方向Ｘのデータ
書き込み開始ビットを示す９ビツトのデータがデータバ
スＤＢに出力される。この開始ビットを示す９ビツトの
データの上位７ビツトのデータはアドレスデータ発生部
８０のカウンタ８０１にロードされ、下位２ビツトのデ
ータはビットデータ発生部９０のカウンタ９０１にロー
ドされる。

カウンタ８０１はメモ″す１０１〜１０４にて、データ
を４ビツト単位でアクセスするためのアドレスデータを
出力する７ピツトのアップカウンタである。このため、
このカウンタ８０１には、データ書き込み開始ビットを
示す９ビツトのデータのうち、４ビツト単位のデータ書
き込み開始アドレスを示す上位７ビツトのデータがプリ
セットされるわけである。そして、カウンタ８０１はこ
のプリセット値から１アドレス分ずつカウント値をアッ
プしてゆく。

カウンタ９０１は、プリセット値から１ビット分ずつカ
ウント値をアップしてゆく４ビツトのアップカウンタで
ある。つまり、このカウンタ９０１は４ビツト単位の各
アドレスごとに、このアドレス内の４つのビットのいず
れか１つを択一的に指定できるビットアドレスカウンタ
である。

今の場合、データ書き込み開始ビットが「２（１０（２
１）Ｊであるから、カウンタ８０１には、７ビツトオー
ル“Ｏ”のデータがロードされ、カウンタ９０１には、
上位より“１０”の２ビツトのデータがロードされる。

このランレングス書き込みモードにおいては、また、表
示画面の垂直方向Ｙの座標に従って、垂直方向Ｙのデー
タ書き込み開始アドレスを示す９ビツトのデータが、Ｃ
ＰＵよりデータバスＤＢに出力され、アドレスデータ発
生部８０のラッチ回路８０２にラッチされる。

このランレングス書き込みモードにおいては、さらに、
ビット長（レングス）を示す９ビツトのデータがＣＰＵ
によってデータバスＤＢ上に出力される。この９ビツト
のデータの上位７ビツトのデータはレングスカウント部
１００のカウントダウンタイプのレングスカウンタ１０
０１にロードされ、下位２ビツトのデータはカウントダ
ウンタイプのレングスカウンタ１００２にロードされる
。

今の場合ビット長が１５（１１１１（２））であるから
、レングスカウンタ１００１には、上位から“００００
０１１”の７ビツトのデータがロードされ、カウンタ１
００２には、上位から“１１″の２ビツトのデータがロ
ードされる。

なお、カウンタ８０１．９０１のロード信号ＰＰＷｘ、
カウンタ１００１．１００２（７）ロード信号ＬＥＮＧ
ＴＨ、ラッチ回路８０２のラッチ信号ＰＰＷＹもラッチ
信号ＰＭＯＤＥと同様に、ＣＰＵの制御の基に出力され
る。

以上によりランレングス書き込みのための初期設定が終
了し、この後、実際のランレングス書き込みがなされる
。これを第９図を参照しながら説明する。第９図は第２
図の各部の信号のタイミング関係を示すタイムチャート
である。

レングス書き込みの開始に当っては、まず、ＣＰＵによ
り“１１１１　”なる４ピツトの書き込みデータがデー
タバスＤＢに出力される。このデータはＣＰＵの制御の
基に第９図のタイミングで出力される信号ＰＰＷＤに従
ってデータ合成部６０のラッチ回路６０２にラッチされ
る。

また、画像表示のためのデータ読み出しモードにおいて
は、クリア信号ＣＬＲが″１″レベルとなっているので
、タイミング発生部３０のＤフリップフロラフ回路３０
２．３０３の出力Ｑは信号ＰＰＷＤに同期して順次“１
”レベルとなる。

Ｄフリップフロラフ回路３０３のＱ出力が１になると、
ナンド回路３０４を信号ＷＰＣＮＴが通過する。この信
号ＷＰＣＮＴは第８図に示すように、１６ピツト分のデ
ータの表示期間ＴＡに１回の割り合いで出力されるパル
スである。しかも、この信号ＷＰＣＮＴはデータ表示期
間ＴＡの前半ＴＢで出力されるものである。そして、こ
の信号ＷＰＣＮＴはランレングス書き込みにおいて、パ
ターンメモリ部１０からデータを読み出したり、パター
ンメモリ部１０にデータを書き込むための基準信号とし
て使われる。

この信号ＷＰＣＮＴはＤフリップフロラフ回路３０５で
２分周される。この信号ＷＰＣＮＴの２分周出力とナン
ド回路３０４を通った信号ＷＰＣＮＴは信号Ｅのレベル
に応じてノア回路３０６から択一的に出力される。信号
Ｅは上記４ビツト単　　　　位でデータ書き込みを行う
アドレス区間Ａ　２．Ａ　３゜Ａ４だけ“１ｎレベルと
なり、その他では“Ｏ″レベルなる。そして、信号Ｅが
“Ｏ″レベルときは、ノア回路３０６から信号ＷＰＣＮ
Ｔの２分周出力が得られ、“１”レベルのときは、信号
ＷＰＣＮＴが得られる。このノア回路３０６の出力信号
Ｆはパターンメモリ部１０の書き込みパルス及びカウン
タ８０１．９０１．１００１．１００２の計数クロック
を作るのに使われる。

この場合、パターンメモリ部１０に対するデータの書き
込みは、詳細は後述するが、信号Ｆの立ち上がりのタイ
ミングでなされる。カウンタ８０１゜９０１．１００１
．１００２の計数クロックは、信号Ｆを基に、それぞれ
信号Ｊ、に、１．Ｈとして与えられる。

カウンタ８０１，９０１は計数クロックの立ち上がりの
タイミングでカウントアツプし、カウンタ１００１．１
００２は計数クロックの立ち上がりのタイミングでカウ
ントダウンする。

ここで、信号Ｆの各パルス毎に動作を追って説明すると
、信号Ｅの一番最初のパルスの立ち上がりのタイミング
では、ビット「２」のデータ書き換えがなされた４ビツ
トのデータがメモリ１０４に書き込まれる。また、この
パルスは信号１−１．Ｉ。

Ｊ、Ｋをみるとわかる通り、カウンタ９０１゜１００２
だけ駆動し、カウンタ８０１．１００１は駆動しない。

これにより、この一番最初のパルスに、Ｈの立ち下がり
のタイミングでは、カウンタ９０１は１だけカウントア
ツプし、カウンタ１００２は１だけカウントダウンする
。その結果、アドレス用のカウンタ８０１．９０１の総
合カウント値は１０進で「３」となり、レングス用のカ
ウンタ１００１．１００２の総合カウント値は１０進で
「１４」となる。

このとき、カウンタ９０１の出力“ＱＡＱＢ”は１１”
となる。したがって、ナンド回路９０２が開き、信号Ｆ
の２番目のパルスは、ナンド回路９０２を通ってアンド
回路８０３よりカウンタ８０１に与えられるようになる
。したがって、この２番目のパルスの立ち下がりのタイ
ミングでは、アドレス用のカウンタ８０１．９０１のう
ち、カウンタ９０１のみならず、カウンタ８０１もカウ
ントアツプする。そして、このパルスの立ち上がりのタ
イミングでは、ビット「３」のデータ書き換えのなされ
た４ビツトのデータがメモリ　１０４に書き込まれる。

さらに、このパルスの立ち下がりのタイミングでは、レ
ングス用のカウンタ１００２がカウントダウンする。

したがって、アドレス用のカウンタ８０１゜９０１の総
合カウント値は１０進で「４」となり、レングス用のカ
ウンタ１００１．１００２の総合カウント値は１０進で
「１３」となる。

カウンタ８０１．９０１のカウント値が「４」となるこ
とにより、カウンタ９０１の２ビツト出力”ＱＡＱａ”
がＯとなり、ノア回路７０２の出力信号Ｇが立ち下がる
。（このとき、オア回路１００５の出力信号Ｂは“１″
レベルのままである）。これにより、ナンド回路９０３
．ノア回路１００３の各出力信号に、Ｈが“１′ルベル
に固定され、カウンタ９０１．１００２のクロック入力
端子には、計数用クロックが入力されず、カウンタ８０
１，１００１のクロック入力端子にだけ、アンド回路８
０３、ノア回路１００４をそれぞれ介して計数用クロッ
クが入力される。また、カウンタ９０１の２ビツト出力
”ＱＡＱＢ”がＯとなることになり、ナンド回路９０４
の出力信号である上記信号Ｅが“１″レベルとなる。こ
れにより、ノア回路３０６から出力される信号Ｆは信＠
ＷＰＣＮＴとなる。

また、信号りは上記信号Ｆ、ＧからＤフリップフロラプ
回路３０５をクリアするために作られる信号で、４ビッ
ト一度に書き込む場合にメモリ１０１〜１０４からのデ
ータを読み出す期間をクリアする。

このような信号Ｆの３番目のパルスの立ち上がりのタイ
ミングでは、ビット「４」からビット「７」までの４ビ
ツト分のデータがメモリ１０３にパラレルに書き込まれ
る。そして、この３番目のパルスの立ち下がりのタイミ
ングで、カウンタ８０１は１カウントアツプし、カウン
タ１００１は１カウントダウンされる。これにより、ア
ドレス用のカウンタ８０１．９０１の総合カウント値は
８となり、レングス用のカウンタ１００１゜１００２の
総合カウント値は９となる。

次に、信号Ｆの４番目のパルスの立ち上がりのタイミン
グでは、ビット「８」からビット「１１」までの４ビツ
ト分のデータがメモリ１０２にパラレルに書き込まれる
。また、立ち下がりのタイミングでは、カウンタ８０１
は１カウントアツプし、カンタ１００１は１カウレント
ダウンする。したがって、アドレス用のカウンタ８０１
．９０１の総合カウント値は「１２」となり、レングス
用のカウンタ１００１，１００２の総合カウント値はｒ
５Ｊとなる。

次に、信号Ｆの５番目のパルスの立ち上がりのタイミン
グで°は、ビット「１２」からビット［１５」までの４
ビツト分のデータがメモリ　１０１にパラレルに書き込
まれる。また、立ち下がりのタイミングでは、カウンタ
８０１は１カウントアツプし、カウンタ１００１は１カ
ウントダウンする。したがって、アドレス用のカウンタ
８０１゜９０１の総合カウント値は「１６」となり、レ
ングス用のカウンタ１００１，１００２の総合カウント
値は「１」となる。すると、カウンタ１００１の７ビツ
ト出力“Ｑ　Ａ　”　Ｑ　（３′がオールＯとなり、オ
ア回路１００５の出力信号Ｂが“０”レベルとなる。こ
れにより、ノア回路７０２の出力信号Ｇが゛１″レベル
に復帰する。その結果、カウンタ９０１．１００２に対
する計数用クロックの供給が再開され、カウンタ８０１
．１００１に対する計数クロックの供給は再度停止され
る。

また、オア回路１００５の出力信号Ｂが１０　Ｎレベル
になると、ナンド回路９０４の出力信号Ｅが“１０　ｎ
レベルとなり、出力信号Ｆの周期は、再び信号ＷＰＣＮ
Ｔの２倍の周期となる。

このような信号Ｆの第６番目のパルスの立ち上がりのタ
イミングでは、ビット「１６」のデータ書き換えがなさ
れた４ビツトのデータがメモリ１０４に書き込まれる。

また、このパルスの立ち下がりのタイミングでは、カウ
ンタ９０１が１カウントアツプするとともに、カウンタ
１００２が１カウントダウンする。したがって、アドレ
ス用のカウンタ８０１．９０１の総合カウント値は「１
７」、レングス用のカウンタ１００１．１００２の総合
カウント値はＯとなる。これにより、カウンタ１００２
の２ビツト出力“”ＱＡＱａ”が“００”となり、ノア
回路１００６の出力信号Ａは“１″レベルとなる。その
結果、Ｄフリップフロラフ回路３０２，３０３がクリア
され、信号Ｆが“０″レベルに固定される。これにより
、ランレングス書き込みが終了する。

このように、ランレングス書き込みにおいては、アドレ
ス指定用のカウンタ８０１は、４ビツト単位でデータを
書き込むアドレス区間「Ａ２」〜「Ａ４」に対応してカ
ウント値が更新され、ビット指定用のカウンタ９０１は
１ビット単位でデータを書き込むアドレス区間ｒＡ１Ｊ
、ｒＡ５Ｊに対応してカウント値が更新される。そして
、カウンタ１００１はカウンタ９０１のカウント値の更
新に対応してレングスを示すカウンタ値が更新され、カ
ウンタ１００２はカウンタ８０１のカウント値の更新に
対応してレングスを示すカウント値が更新される。

次に、データ合成部６０の動作を説明する。

ランレングス書き込みの開始時にあっては、ビットアド
レスカウンタ９０１の２ビツト出力“ＱＡ０８′、つま
り信号０．Ｐがそれぞれ“０”。

“１″レベルにある。この場合、デコーダ回路７０３の
主力ＹＯ〜Ｙ３のうち、出力Ｙ２だけが“０″レベルと
なり、その他は“１′ルベルとなる。このとき、信号Ｇ
が゛１°ルベルにあるので、ナンド回路７０３〜７０６
のうち、ナンド回路７０４の出力だけが“１″レベルと
なり、残りの出力は゛０″レベルとなる。

ナンド回路７０３〜７０６の出力信号はそれぞれアンド
回路６０５，６０７，６０９．６１１の一方の入力端子
に入力されている。これらアンド回路６０５，６０７，
６０９．６１１の他方の入力端子には、ラッチ回路６０
２にラッチされている“１１１１″なる書き込みデータ
がビット単位で与えられている。したがって、この場合
、ナンド回路７０４に対応するアンド回路６０７の出力
だけが“１″となり、残りのアンド回路６０５゜６０９
．６１１の出力は“０”となる。これにより、オア回路
６１２〜６１５のうち、オア回路６１３の出力だけは必
ず１″となる。

ところで、ナンド回路７０３〜７０６の出力はそれぞれ
ナンド回路７０７〜７１０の一方の入力端子にも与えら
れている。これらナンド回路７０７〜７１０の他方の入
端子には、モード識別データをラッチするラッチ回路７
０１の２０出力である信号Ｍが与えられている。今の場
合、先の表１からも明らかなように、信号Ｍが′１”な
ので、ナンド回路７０７〜７１０のうち、ナンド回路７
０８の出力だけが“０″レベルとなり、残りは１″とな
る。

ナンド回路７０７〜７１０の出力信号はそれぞれアンド
回路６０４，６０６，６０８．６１０の一方の入力端子
に与えられている。これらアンド回路６０４，６０６，
６０８．６１０の他方の入力端子には、読み出しデータ
のラッチ回路６０１にラッチされている読み出しデータ
がビット単位で与えられる。今の場合、ナンド回路７０
８の出力が“Ｏ”レベルなので、アンド回路６０６の出
力は常に゛０″レベルに固定されるが、アンド回路６０
４，６０８．６１０の出力は読み出しデータによって決
定される。したがって、先のオア回路６１２〜６１５で
論理和を取ると、オア回路６１３からは書き込みデータ
である“１”が出力され、オア回路６１２，６１４．６
１５からは読み出しデータが出力される。つまり、第４
図のビット「２」に１ビツトのデータ“１″を書き込む
ことができる。

信号Ｆの２番目のパルスのときは、信号ｏ、Ｐはいずれ
も゛１″レベルなので、デコーダ回路７１２においては
、出力Ｙ３だけが“０”になり、残りは“１ｎとなる。

したがって、この場合は、オア回路６１２の出力にだけ
に書き込みデータが現れ、他のオア回路６１３，６１４
，６１５の出力には読み出しデータが現れる。つまり、
第４図のビット「３」に１ビツトのデータ“１”を書き
込むことになる。

信号Ｆの３番目〜５番目のパルスのときは、信号Ｇが“
Ｏ”レベルにあるので、ナンド回路１０３〜７０６の出
力はすべて“１″レベルとなる。これにより、ナンド回
路７０７〜７１０の出力はすべて“０″レベルとなる。

これにより、アンド回路６０５，６０７，６０９．６１
１が’７”−ト１ｆｌき、アンド回路６０４，６０６，
６０８．６１０はゲートを閉じる。これにより、オア回
路６１２〜６１５の出力には書き込みデータだけが現れ
、ビット「４」〜「７」、ビット「８」〜ｒ１１Ｊ。

ビット「１２」〜「１５」にそれぞれ４ビツトのデータ
“１″が書き込まれる。

信号Ｆの６番目のパルスのときは、信号Ｇは“１″レベ
ルにある。また、信号Ｏ９Ｐはいずれ゛ｏ″レベルにあ
るので、デコーダ回路７１２の出力のうちＹＯだけが°
“Ｏ“ルベルとなる。したがって、この場合は、ビット
ｒ２Ｊ、ｒ３Ｊの書き込みと同じように考えて、オア回
路６１２の出力にだけ書き込みデータが現れ、オア回路
６１３゜６１４．６１５の出力には読み出しデータが現
れる。これにより、ビット「１６」に１ビツトのデータ
“１″が書き込まれることになる。

以上のようにして、ランレングス書き込みにおける書き
込みデータの処理がなされるが、ここで、このデータ処
理のために、ラッチ回路６０１に読み出しデータをラッ
チするタイミングを説明する。

この場合のラッチ信号としては、先の信号ＷＰＣＮＴを
インバータ回路３０７にて反転することによって得られ
る信号ＷＰＣＮＴが使われ、この信号ＷＰＣＮＴの立ち
上がりのタイミングでその入力データ゛’１０〜４Ｄ″
がラッチされる。つまり、入力データ“１０〜４Ｄ”は
信号ＷＰＣＮＴの立ち下がりのタイミングでラッチ回路
６０１にラッチされる。

次にランレングス書き込みのためのアドレス指定につい
て説明する。

この場合の水平方向Ｘのアドレスデータはカウンタ８０
１から出力され、垂直方向のアドレスデータはラッチ回
路８０２から出力される。そして、カウンタ８０１から
出力される７ビツトのアドレスデータの上位５ビツトと
ラッチ回路８０２から出力され９ビツトのアドレスデー
タの下位３ビツトがそれぞれ下位ビット、上位ビットと
して結合され、Ｏウアドレスデータとされる。このロウ
アドレスデータは、第８図に示すデータ表示期間ＴＡの
前半ＴＢで出力されるロウアドレスゲート信号ＷＲＣに
従ってアドレスバッファ１０７を通り、メモリ１０１〜
１０４に与えられる。また１、ラッチ回路８０２から出
力されるアドレスデータの上位６ビツトは、第８図に示
す前半ＴＢで出力されるコラムアドレスゲート信号ｗｃ
ｃ’に従ってアドレスバッファ１０８を通り、コラムア
ドレスデータとしてメモリ１０１〜１０４に与えられる
。

この場合、カウンタ８０１の上位５ビツトは、１６ビツ
ト単位でアドレス指定を行うアドレスデータであるから
、データのアクセスにあたっては、メモリ１０１〜１０
４のいずれか１つを択一的に選択し、選択されたメモリ
に対するアドレス指定だけを有効とする必要がある。

このメモリの選択は次のようにしてなされる。

アドレスカウンタ８０１の下位２ビツトの出力はデコー
ダ回路５０５に与えられる。アドレスカウンタ８０１は
４ビットパラレル単位にアドレスデータを出力している
ので、このカウンタ８０１の下位２ビツトの出力により
、４つのメモリ　１０１〜１０４を択一的に選択するこ
とができる。

信号Ｆの１番目のパルスの立ち下がりタイミング以前で
は、カウンタ８０１の下位２ビツト１４　Ｑ　ＡＱ８″
は“００″にある。このとき、デコーダ回路５０５は、
その出力ＹＯだけが“０″レベルになり、出力Ｙ１〜Ｙ
３は“１”レベルとなる。

また、このとき、クリア信号ＣＬＲが゛１゛レベルにあ
るので、アンド回路５０６〜５０９のうち、アンド回路
５０９の出力だけが“０”レベルになり、残りのアンド
回路５０６〜５０８の出力は“１”レベルとなる。

アンド回路５０６〜５０９の出力はそれぞれオア回路５
１０〜５１３の一方の入力端子及びノア回路５１４〜５
１７の一方の入力端子に与えられている。オア回路５１
０〜５１３の他方の入力端子には、信号Ｆをインバータ
回路５１８で反転した信号が与えられる。したがって、
オア回路５１０〜５１３の出力端子には、信号Ｆの“１
″レベルのときだけ、対応するアンド回路５０６〜５０
９の出力が現れる。また、ノア回路５１４〜５１７の他
方の入力端子には信号Ｆが与えられている。

したがって、ノア回路５１４〜５１７の出力端子には、
信号Ｆが″１″レベルのときだけ、対応するアンド回路
５０６〜５０９の出力が現れる。

以上から信号Ｆの最初のパルスのときは、オア回路５１
３、ノア回路５１７の出力信号にだけ、負極性のパルス
が得られる。ここで、オア回路５１３の出力信号Ｑは第
９図に示す。この出力信号Ｑのパルスはメモリ１０４に
書き込みパルスとして与えられる。また、このパルスと
ノア回路５１７の出力信号に現れる負極性のパルス（オ
ア回路５１３の出力信号に現れるパルスと同タイミング
で現れる）は、４つの双方向データバッファ５０１〜５
０４のうちの双方向でデータバッフ？５０４のゲート端
子ＧＡＢ、ＧＢＡにそれぞれ与えられる。双方向データ
バッファ５０１〜５０４は、次の表２に示すように、ゲ
ート端子ＧＡＢ。

ＧＢＡがともに“ＯＮレベルのとき、信号の向きがＡか
らＢとなり、ともに″′１″レベルのときは、ＢからＡ
となる。ゲート端子ＧＡＢ、ＧＡＳがそれぞれ“１”　
　１１　Ｑ　１１レベルのときは、ゲートを閉じる。

表　　　２ したがって、信号Ｆの最初のパルスでは、双方向データ
バッファ５０１〜５０３はゲートを閉じ、双方向データ
バッファ５０４だけがＡ→Ｂ方向にゲートを開く。した
がって、ビット「２」のデータ書き換えが終了した４ビ
ツトのデータがメモリ１０４に書き込まれる。

信号Ｆの２番目のパルスのときも、デコーダ回路５０５
の出力が変らないので、上記と同じように、ビット「３
」のデータ書き換えがなされた４ビツトのデータがメモ
リ１０４に書き込まれる。

これにより、ビット「０」からビット「３」までの４ビ
ツトのデータは、ビット「２」及びビット「３」のデー
タ書き換えがなされた状態でメモリ１０４に格納される
。

信号Ｆの３番目のパルスのときにおいては、アドレスカ
ウンタ８０１は２番目のパルスのときすでにカウントア
ツプされているので、デコーダ回路５０５の出力は、Ｙ
ｌだけが“０”レベルとなり、ＹＯ、Ｙ２　、Ｙ３は″
″１″１″レベル。したがって、この信号Ｆの３番目の
パルスのときは、オア回路５１０〜５１３においては、
オア回路５１２だけの出力が“Ｏ″レベルなり、ノア回
路５１４〜５１７においては、全ての出力が“Ｏ″レベ
ルなる。これにより、４ビツトの１”なるデータが双方
向データバッファ５０３を介してメモリ１０３に書き込
まれる。

以下同様に、信号Ｆの４番目から６番目のパルスのとき
は、それぞれ双方向データバッファ５０２゜５０１．５
０４が順次、Ａ−８方向にゲートを開くとともに、メモ
リ１０２，１０１．１０４が順次選択され、データ書き
込みがなされる。なお、この場合におけるオア回路５１
０〜５１２の出力信号Ｒ，Ｓ、Ｔ及びオア回路５１３の
出力信号Ｑは第９図に示す通りである。

ところで、ランレングス書き込みにおいて、メモリ１０
から読み出されたデータをラッチ回路６０１にラッチす
るタイミングは、信号ＷＰＣＮ王に従うことは前述した
通りであるが、ここで、このデータの読み出し動作をさ
らに詳細に説明する。

メモリ１０１．１０４は、その端子Ｗが“ＯＩＩレベル
のとき書き込みモードにあり、“１″レベルのときは読
み出しモードにある。したがって、メモリ１０１〜１０
４は信号Ｆのパルスの期間、書き込みモードになり、そ
の他の期間は読み出しモードになる。また、メモリ１０
１〜１０４は第８図のＲＡＳ信号、ＣＡＳ信号から明ら
かなように、１６ビツト分のパターンデータの表示期間
ＴＡに１回だけランレングス書き込みのためのアドレス
指定を受ける。さらに、メモリ１０１〜１０４から読み
出されたデータが読み出しデータのラッチ回路６０１に
ラッチされるのは、信号ＷＰＣＮＴを反転して得た信号
ＷＰＣＮＴの立ち上がりのタイミングである。

以上から、メモリ１０１〜１０４から読み出されたデー
タがラッチ回路６０１にラッチされるのは、信号Ｆのパ
ルス以外の期間で、かつ信号ＷＰＣＮＴの立ち下がりの
タイミングである。例えば、ビット「３」に１ビツトの
“１”なるデータを書き込むために、メモリ１０４から
４ビツトのデータを読み出し、これをラッチ回路６０１
にラッチする動作を説明すると、これは、信号Ｆの最初
のパルスと２番目のパルスの間に出力される信号ＷＰＣ
ＮＴのパルスの立ち下がりのタイミングでなされる。す
なわち、信号Ｆの１番目のパルスと２番目のパルスの間
では、オア回路５１０〜５１３の出力信号Ｔ、Ｓ、Ｒ，
Ｑが全て“１″レベルにあるから、メモリ１０１〜１０
４は全て読み出しモードにある。しかし、このとき、デ
コーダ回路５０５はその出力Ｙａだけが“０”レベルに
あるから、ノア回路５１４〜５１７のうち、ノア回路５
１７の出力だけが“１″レベルにある。したがって、双
方向データバッファ５０１〜５０４についてみると、こ
のとき、双方向データバッファ５０４だけがＢ−Ａ方向
にゲートを開き、他の双方向データバッファ５０１〜５
０３はオフ状態にある。これにより、メモリ１０４がら
読み出されたデータだけが対応する双方向データバッフ
ァ５０４を介してラッチ回路６０１に与えられ、信号Ｗ
ＰＣＮＴの立ち下がりのタイミングでこのうッチ回路６
０１にラッチされる。この後に、出力される信号Ｆの２
番目のパルスのときは、メモリ１０４が書き込みモード
に設定され、かつ双方向データバッファ５０４がＡ−＋
Ｂ力方向ゲートを開くので、読み出しデータのラッチ信
号である信号ＷＰＣＮＴが出力されるものの、メモリ１
０４の読み出しデータがラッチ回路にラッチされること
はなく、代りに、ビット「３」のデータ書き換えがなさ
れた４ビツトのデータがメモリ１０４に書き込まれる。

このように、ランレングス書き込みにおけるデータ読み
出しは、第４図に示すアドレス区間Ａ１゜Ａ５のように
１ビット単位でデータ書き込みを行う区間ではなされる
ものの、アドレス区間Ａ２〜Ａ４のように、４ビット単
位でデータ書き込みを行う区間では行われないものであ
る。

以上はランレングス書き込みを説明したが、前述の如く
、第２図の回路は論理和書き込み及び通常書き込みも行
えるものであり、次にこれらについて説明する。

まず、論理和書き込みについて説明すると、この論理和
書き込みは、アドレスカウンタ８０１のカウント値とア
ドレスラッチ回路８０２の出力に従って指定されるメモ
リ部１０のアドレスから読み出した４ビツトのデータと
ラッチ回路６０２に　　　　　。

ラッチされている４ビツトのデータとの論理和をとり、
これを再度、メモリ部１ｏに書き込む処理である。した
がって、この論理和書き込みは先のレングス書き込みで
説明したアドレス区間Ａ１゜Ａ５の処理と同じように、
メモリ部１０からのデータの読み出しとメモリ部１０に
対するデータの書き込みの２つの処理がなされる。

まず、この論理和書き込みにおいては、先の表から明ら
かなように、“’１Ｄ２Ｄ”が“０１″なるモード識別
データがラッチ回路７０１にラッチされる。これにより
、このラッチ回路７０１の出力２Ｑである信号Ｍが“０
″レベルとなり、ナンド回１７０７〜７１０の出力は全
て“１″レベルとなる。また、ラッチ回路７０１の出力
２Ｑである信号Ｎが“１”レベルとなるから、ノア回路
７０２の出力信号Ｇが“′０″レベルとなる。これによ
り、−ナンド回路７０３〜７０６の出力も全て“１′ル
ベルとなる。

以上から、アンド回路６０５，６０７，６０９゜６１１
の出力は、ラッチ回路６０２にラッチされている書き込
みデータによって決定され、アンド回路６０４，６０６
，６０８．６１０の出力はラッチ回路６０１にラッチさ
れている読み出しデータによって決定される。したがっ
て、オア回路６１２〜６１５からは読み出しデータと書
き込みデータの論理和を取った４ビツトのデータが出力
される。

また、この論理和書き込みモードにおいては、ナンド回
路７１１の出力信号Ｃが゛１ｎレベルとなるから、オア
回路１００５の出力信号Ｂが゛１ルベルとなる。また、
ビットアドレスカウンタ９０１の、２ピット出力ＱＡＱ
日がＯＯ”であるから、ノア回路９０５の出力が゛１″
レベルとなる。これにより、ナンド回路９０５の出力が
“０″レベルとなり、その結果、ナンド回路９０４の出
力信号Ｅが“ＯＮレベルとなる。したがって、ノア回路
３０６の出力Ｆは先のアドレス６間ＡＩ。

Ａ５のように信号ＷＰＣＮＴと同じ周期をもつことにな
る。これにより、メモリ部１０からのデータ読み出しと
、メモリ部１０へのデータ書き込みが１６ビツト分のパ
ターンデータの表示期間ＴＡの繰り返し周期で交互にな
される。

次に、通常のデータ書き込みについて説明する。

この通常書き込みは、書き込みデータのラッチ回路６０
２にラッチされている４ビツトのデータを、アドレスカ
ウンタ８ｏ１のカウント値とアドレスラッチ回１８０２
にラッチされているデータによって指定されるアドレス
に書き込む動作である。

この場合、モード識別データのラッチ回路７０１には、
先の表からも明らかなように、“Ｉ　Ｄ　２　Ｄ　”が
“１０″なるモード識別データがラッチされる。

これにより、ノア回路７０２の出力信号Ｇが“０゛。

レベルとなり、ナンド回路７０３〜７０６の出力信号が
全て１”レベルとなる。これにより、アンド回路６０５
，６０７，６０９．６１１の出力は、書き込みデータの
ラッチ回路６０２にラッチされている書き込みデータに
よって決定される。

一方、この場合、信号Ｍが“１０　ｎレベルであるので
、ナンド回路７０７〜７１０の出力は先のランレングス
書き込みにおけるアドレス区間Ａ２゜Ａ３．Ａ４と同様
に、全て“０”レベルとなる。

したがって、アンド回路６０４，６０６，６０８゜６１
０の出力は全て“Ｏ”レベルとなり、オア回路６１２〜
６１５の出力にはラッチ回路６０２にラッチされている
書き込みデータがそのまま現れる。

また、この場合、ナンド回路９０６の出力は先の論理和
書き込みの場合と同様に、“１”レベルとなるが、ラッ
チ回路７０１の出力１Ｑである信号りが“０″レベルな
ので、ナンド回路９０４の出力信号Ｅは“１゛ルベルと
なる。これにより、ノア回路３０６の出力信号Ｆの周期
は信号ＷＰＣＮＴと同じとなり、各データ表示期間ＴＡ
ごとにデータ書き込みがなされる。

以上詳述したこの実施例によれば、ＣＰＵのソフトウェ
アによる処理は、カウンタ８０１，９０１゜１００１．
１００２やラッチ回路７０１，６０２゜８０２にデータ
をセットするだけであり、はとんどの処理がハードウェ
アによってなされるので、従来のようにレングス書き込
みをほとんどソフトウェアで処理する場合に比べ、デー
タ書き込み速度の大幅なアップを図ることができる。

なお、この発明は任意長の同一極性データ、例えばラン
レングスデータの書き込みの処理をハードウェアで実現
し易く、しかもハードウェアで実現した場合、データ書
き込み速度を大幅に向上できるというものであり、常に
ハードウェア化されるものではない。

また、この実施例では、４ビット単位にデータがアドレ
ッシングされたメモリ１０１〜１０４に対して、１ピッ
ト単位にデータを書き込むため、論理和書き込みを一部
利用していたが、本発明はこれに限定されるものではな
い。例えば、メモリ１０１〜１０４を夫々１ビット単位
にデータがアドレッシングされたＲＡＭを４個並列に接
続して構成し、１ビット単位のデータ書き込みは各々の
書き込みパルスによって制御してもよい。

さらにまた、この実施例では任意長の同一極性データと
してランレングスデータについて説明したが、これに限
定されるものでもない、。

［発明の効果］ このようにこの発明によれば、任意長の同一極性データ
書き込みにおけるデータ書き込み速度の大幅なアップを
図ることが可能なメモリ制御装置を提供することができ
る。

【図面の簡単な説明】

第１図はこの発明の一実施例の構成を示すブロック図、
第２図は第１図の具体的構成の一列を示す回路図、第３
図は文字放送システムにおける表示画面の構成を説明す
るための図、第４図は第２図中に示す４つのメモリにお
けるある水平走査ラインのパターンデータの格納状態を
説明するための図、第５図乃至第９図は第１図及び第２
図の動作を説明するためのタイミングチャート、第１０
図は従来のレングス書き込みを説明するための図である
。 １０・・・パターンメモリ部、２０・・・データ読み出
しアドレスデータ発生部、３０・・・タイミング発生部
、４０・・・パラレル／シリアル変換部、５０・・・メ
モリ選択部、６０・・・データ合成部、７０・・・モー
ド設定部、８０・・・アドレスデータ発生部、９０・・
・ビットデータ発生部、１００・・・レングスカウント
部。

Claims (1)

1. 【特許請求の範囲】 　ｎビットパラレルにデータがアドレッシングされ、１
   ビット単位でデータがアクセス可能なメモリに対して、
   同一極性のｍビット長のデータを書き込むためのメモリ
   制御装置において、 上記ｍビット長のデータの書き込み開始アドレスに対応
   するカウント値から１アドレス分ずつカウント値を更新
   可能な第１のカウンタ手段と、上記ｍビット長のデータ
   の書き込み開始ビットに対応するカウント値から１ビッ
   ト分ずつカウント値を更新可能なｎビットの第２のカウ
   ンタ手段と、 上記ｍビットのデータを上記メモリに書き込むアドレス
   区間において、該ｍビットの書き込みデータをｎビット
   単位で書き込めない第１のアドレス区間に対応して上記
   第１のカウンタ手段のカウント動作を停止し、上記第２
   のカウンタ手段のカウント値を１ビット分ずつ更新し、
   ｎビット単位で書き込める第２のアドレス区間に対応し
   て上記第２のカウンタ手段のカウント動作を停止し、上
   記第１のカウンタ手段のカウント値を１アドレス分ずつ
   更新するカウンタ制御手段と、 上記書き込みデータをｎビットのデータとして保持する
   データ保持手段と、 上記第１のアドレス区間に、上記データ保持手段に保持
   されているデータを、上記第１のカウント手段のカウン
   ト値によつて指定される上記メモリのアドレスであつて
   、上記第２のカウンタ手段のカウント値によって指定さ
   れるビットに書き込む第１のデータ書き込み手段と、 上記第２のアドレス区間に、上記データ保持手段に保持
   されているｎビットのデータを上記第１のカウンタ手段
   のカウント値にて指定される上記メモリのアドレスに書
   き込む第２のデータ書き込み手段と、 上記第１、第２のデータ書き込み手段にて上記ｍビット
   の書き込みデータの書き込みが終了したら、データ書き
   込み動作を停止させるデータ書き込み動作停止手段とを
   具備したメモリ制御装置。