JPH04223793A - 同時データ受信システム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は複数の呼処理プロセッサ
がマスタプロセッサから送られてくるデータを同時に受
信できるようにした同時データ受信システムに関する。

【０００２】

【従来の技術】図１３は従来のマルチプロセッサ型電子
交換機システムの構成概念図である。図において、１は
マスタプロセッサ（ＭＰＲ）、２は該マスタプロセッサ
１と接続されるＩＯバス、３はＩＯバス２と接続される
システム制御ワークステーション（ＳＣＷＳ）、４は同
じくＩＯバス２と接続される磁気テープ装置（ＭＴ）で
ある。５はＩＯバス２と接続される複数の通信制御装置
（ＣＣＡ）である。該通信制御装置５はＣＣＡ０〜ＣＣ
Ａｎの（ｎ＋１）個接続されている。

【０００３】７はネットワーク（ＮＷ）で、ＮＷ０〜Ｎ
Ｗｎの（ｎ＋１）個設けられている。８はネットワーク
７と接続される呼処理プロセッサ（ＣＰＲ）で、ＣＰＲ
０〜ＣＰＲｎの（ｎ＋１）個設けられている。６は呼処
理プロセッサ８側の通信制御装置（ＣＣＡ）であり、マ
スタプロセッサ１側の通信制御装置５と対応して設けら
れている。そして、これら通信制御装置５と通信制御装
置６はそれぞれの通信回線９を介して接続されている。

【０００４】このように構成されたシステムのＩＰＬ（
イニシャル・プログラム・ロード）を実行する場合は、
マスタプロセッサ１が主導権を握り、先ず自己が管理す
る入出力制御装置（ＩＯＣ）よりプログラム，データを
内部のメモリにロードし、その後、各呼処理プロセッサ
８にメモリ上のプログラム及びデータを送信することに
より行う。

【０００５】ここで、各呼処理プロセッサ８のプログラ
ム，データの構成は図１４に示すようになっており、全
呼処理プロセッサに共通のプログラム１０とそれぞれの
呼処理プロセッサに個別のデータ１１より構成されてい
る。従って、ＩＰＬを行う場合には、マスタプロセッサ
１は各呼処理プロセッサ８に図１４に示すようなプログ
ラムとデータを送信する必要がある。

【０００６】

【発明が解決しようとする課題】従来システムでは、図
１３に示すシステムでＩＰＬを行おうとすると、マスタ
プロセッサ１と呼処理プロセッサ８間で順次プログラム
，データ（以下単に情報と略す）の転送を行うことにな
る。つまり、ＭＰＲ１とＣＰＲ０間で先ず情報の転送を
行い、その転送が終了すると、今度はＭＰＲ１とＣＰＲ
１間で情報の転送を行う。以下、最後のＣＰＲｎまで同
様のシーケンスを繰り返す。従って、従来のデータ転送
方式では、呼処理プロセッサ８の数が増えると、ＩＰＬ
に要する時間が大幅に増加してしまう。

【０００７】図１５はシステムＩＰＬ時間の比較を示す
図である。先ずＭＰＲ１の処理に要する時間Ｔ０があり
、その後１個目のＣＰＲに情報を転送する。ここまでの
所要時間がＴ１である。以下、ＣＰＲの数が増加するに
つれて所要時間はＴ２…Ｔ４と増加していく。

【０００８】交換機におけるプログラム量は、各種サー
ビスの増加に伴い、急激に増加しているが、万一システ
ムがダウンし、再度ＩＰＬにより立ち上げが必要になっ
た場合に必要とされる時間はできる限り短いことが望ま
しい。

【０００９】本発明はこのような課題に鑑みてなされた
ものであって、ＩＰＬに要する時間を短縮することがで
きる同時データ受信システムを提供することを目的とし
ている。

【００１０】

【課題を解決するための手段】図１は本発明の原理ブロ
ック図である。図１３と同一のものは、同一の符号を付
して示す。図に示すシステムは、マスタプロセッサ１の
支配下にあるＩＯバス２に複数の通信制御装置５が接続
され、これら通信制御装置５を介して対応する複数の呼
処理プロセッサ８とデータの転送を行うシステムのマス
タプロセッサ側の通信制御装置５の要部構成を示してい
る。

【００１１】図において、２０は同期指示レジスタ２０
ａが付加された制御レジスタ、２１はＩＯバス２上のア
ドレスデータを受けて、前記制御レジスタ２０へのアク
セスが同一ＩＯバス２の下の通信制御装置に対して１動
作で実施できるようなセレクト信号を出力する検出制御
回路である。

【００１２】２２はＩＯバス２上の通信制御装置の位置
指定を行う位置指定回路、２３はチャネル制御装置から
の同期指示レジスタ２０ａへのアクセスに対してただ１
つの通信制御装置のみが応答を返すようにした応答回路
２３ａを含むプログラム制御回路である。

【００１３】２４はチャネル制御装置とのＤＭＡ転送時
に、ただ１つの通信制御装置のみが要求を上げることが
できるＤＭＡ転送要求回路２４ａを含むＤＭＡ制御回路
である。２５はＩＯバス２と接続されて、データの受信
又は送信を行うデータ送受信部である。該データ送受信
部２５は回線９（図１３参照）と接続され、呼処理プロ
セッサ側の通信制御装置と接続されるようになっている
。３０はＭＰＵ、３１は内部バス、３２はＲＯＭ、３３
はＲＡＭである。これら構成要素は、各通信制御装置５
毎に設けられている。

【００１４】

【作用】マスタプロセッサ１から各呼処理プロセッサ８
に転送する情報の構成が、図１４に示すように共通部１
０と個別部１１から構成されていることに着目し、マス
タプロセッサ１からの指示により通信制御装置５に対し
て特定の条件設定を行い、マスタプロセッサ１側からＩ
Ｏバス２に接続された通信制御装置５を介して全ての呼
処理プロセッサにデータ（ここではプログラム１０）を
送出し、全ての呼処理プロセッサ８が同時にデータを受
信できるようにする。

【００１５】図１に示す各構成要素は、マスタプロセッ
サ１からの条件設定に対してそれら条件設定が行えるよ
うな機能をもっている。この結果、共通部であるプログ
ラム１０を全ての呼処理プロセッサ８に対して同時転送
できるので、システムのＩＰＬに要する時間を大幅に短
縮することができる。

【００１６】

【実施例】以下、図面を参照して本発明の実施例を詳細
に説明する。

【００１７】図２は本発明の一実施例を示す構成ブロッ
ク図である。図１と同一のものは、同一の符号を付して
示す。ＩＯバス２は、１６ビットのアドレス線（ＡＤＲ
Ｓ），１６ビットのデータ線（ＤＡＴＡ）及び制御線（
ＣＴＬ）より構成されている。

【００１８】制御レジスタ２０は、同期指示レジスタ２
０ａを含んで、その構成は図３に示すとおりである。こ
こで、ＤＳＲは状態表示レジスタ、ＢＣＲはＤＭＡ実行
時の転送バイト数を設定するバイトカウントレジスタ、
ＭＡＲはＤＭＡ実行時の主記憶上のデータアドレスを指
定するメモリアドレスレジスタ、ＣＭＲはＤＭＡ動作の
内容をコマンドとして指定し、その実行の開始を指示す
るコマンドレジスタである。そして、これらレジスタは
送信側（Ｔ）と受信側（Ｒ）のそれぞれに対して設けら
れている。以上の構成は、従来システムでも同じである
。本発明では、これらレジスタに加えて、同期指示レジ
スタ（ＳＹＮＲ）２０ａを付加している。

【００１９】検出制御回路２１はアドレスのＡＢ００〜
ＡＢ１１を受けて該当する通信制御装置（ＣＣＡ）のＩ
ＯアドレスＩＯＡを検出し、検出信号ＭＡＴＣＨ０とＭ
ＡＴＣＨ１を出力する。ＩＯバス２上の通信制御装置の
位置指定を行う位置指定回路２２は、最近端設定部２２
ａと最遠端設定部２２ｂから構成されている。

【００２０】プログラムモードの制御を行うプログラム
モード制御回路２３には、チャネル制御装置（マスタプ
ロセッサ１内に含まれる。図示せず）からの同期指示レ
ジスタ２０ａへのアクセスに対してただ１つの通信制御
装置のみが応答を返すようにした応答回路２３ａが付加
されている。

【００２１】プログラムモード制御回路２３には検出制
御回路２１からのＭＡＴＣＨ０，ＭＡＴＣＨ１信号が入
っている。応答回路２３ａには、最近端設定部２２ａ及
び最遠端設定部２２ｂの出力と、同期指示レジスタ２０
ａの出力が入っている。２４はＤＭＡ転送時の制御を行
うＤＭＡ制御回路であり、チャネル制御装置とのＤＭＡ
転送時に、ただ１つの通信制御装置のみが要求を上げる
ことができるＤＭＡ転送要求回路２４ａを含んでいる。

【００２２】２６はＩＯバス２のアドレス線及びデータ
線と接続される入出力バッファであり、応答回路２３ａ
及びＤＭＡ制御回路２４からの制御信号を受けるように
なってている。入出力バッファ２６の他端は制御レジス
タ２０と接続されている。

【００２３】データ送受信部２５は、データ線と接続さ
れる入出力バッファ２５ａ，送信データレジスタ２５ｂ
，受信データレジスタ２５ｃ，ＣＣＡ間データ転送制御
回路２５ｄ及び回線９と接続される入出力バッファ２５
ｅから構成されている。送信データレジスタ２５ｂ及び
受信データレジスタ２５ｃはそれぞれＩＯバス２の入出
力バッファ２５ａ及び回線９の入出力バッファ２５ｅと
接続されている。

【００２４】２７はアドレスバスＡＢ１２〜ＡＢ１４を
受けてそれぞれの制御レジスタのセレクト信号を出力す
るデコーダ、２８は制御レジスタ２０の各レジスタの内
容を受けるバッファであり、制御信号により内部バス３
１のデータ線と接続される。３０はＭＰＵ、３１は内部
バス、３２はＲＯＭ、３３はＲＡＭ、３４は内部バス３
１のアドレスを受けて制御レジスタセレクト信号０〜ｎ
，ＲＯＭ，ＲＡＭ，ＤＭＡセレクト信号等を出力するデ
コーダである。このように構成された回路の動作を説明
すれば、以下のとおりである。

【００２５】マスタプロセッサ１からのプログラム情報
を受信する時には、全ての通信制御装置内の受信データ
レジスタ２５ｃがデータを受信できるようにＤＭＡ制御
回路２４が動作し、その時の送信データの送出はマスタ
プロセッサ１から指定された１個の通信制御装置のみが
行えるようになっている。各呼処理プロセッサに固有の
データの送信時には、それぞれの通信制御装置が指定さ
れマスタプロセッサ１内のチャネル制御装置との間で信
号のやりとりを行う。以下、それぞれの動作を詳細に説
明する。

【００２６】ＩＯバス２下の通信制御装置について、そ
のＩＯアドレス（ＩＯＡ各入出力制御装置に割り当てら
れるバス上の識別アドレス）は０７００Ｈ，０７１０Ｈ
…０７Ｆ０Ｈ（Ｈは１６進を示す）の１５を前提として
いる。その理由は、バス信号のドライバ能力に限界があ
るためである。そして、使用されない０７Ｆ０Ｈを本発
明用に用いるものとする。

【００２７】対象となる通信制御装置（以下ＣＣＡと略
す）は、マスタプロセッサ１（以下ＭＰＲと略す）のＩ
Ｏバス２下に接続されるＣＣＡである。全ＣＣＡに同期
動作をさせるためには、全ＣＣＡの制御レジスタ２０に
同一内容を設定し、同一コマンドを起動させる必要があ
る。

【００２８】通常、各ＣＣＡの制御レジスタ２０へのア
クセスはＩＯＡマッチ信号ＭＡＴＣＨ０を契機に選択さ
れたレジスタに実施される。これを全ＣＣＡに対してレ
ジスタアクセス（この場合は書込み）単位に同時に実行
させるため、検出制御回路２１を図４に示すような構成
としておく。

【００２９】図４の（ａ）はＭＡＴＣＨ１の検出回路、
（ｂ）はＭＡＴＣＨ０の検出回路である。図（ａ）にお
いて、３個の４ビットＥＸＯＲゲートは０７ＦＨを検出
する回路である。それぞれのゲート出力のアンドがＭＡ
ＴＣＨ１出力となる。従って、（ａ）に示す回路はＩＯ
Ａ＝０７ＦＸＨ（Ｘは任意を示す）を検出する回路とな
る。

【００３０】これに対し、（ｂ）に示す回路は４ビット
データを任意に設定できるようになっており、ＥＸＯＲ
ゲート出力をそれぞれアンドゲートに入力し、その出力
とＳＹＮＣ（同期指示レジスタ２０ａ出力）とのオアを
とり、その出力■と前記（ａ）の回路の■，■出力との
アンドをＭＡＴＣＨ０としている。従って、（ｂ）に示
す回路は、０７ＸＸＨを検出する回路となっている。

【００３１】この検出回路の出力ＭＡＴＣＨ１は、ＩＯ
アドレスＩＯＡ＝０７Ｆ０Ｈがチャネル制御装置側より
出力されると、全てのＣＣＡで同時に検出される。この
時、レジスタ書込みが指定されていて（制御信号ＤＡＴ
ＡＯ＝１）、かつＤＢ１５＝１であれば、図５に示すタ
イムチャートに従い、チャネル制御装置（以下ＣＨＣと
略す）よりＳＲＶＩ信号が出力された時点で、同期指示
レジスタ２０ａに“１”が設定される。この時、出力信
号ＳＹＮＣも“１”になる。

【００３２】図６は同期指示レジスタ２０ａの具体的構
成例を示す図である。ＤＡＴＡＯ，ＭＡＴＣＨ１及びＳ
ＲＶＩを受けるアンドゲート２０ｂの出力がＤタイプフ
リップフロップ２０ｃのパルスとして入り、この立ち上
がりでＤＢ１５をラッチする。このＱ出力が同期指示レ
ジスタ２０ａの出力ＳＹＮＣとなる。

【００３３】図５において、通常のレジスタアクセスで
は、選択されたＣＣＡより応答信号としてＳＲＶＯ信号
をＣＨＣへ返送する。本発明では、最後端のＣＣＡのみ
がＳＲＶＯ信号を返送するようになっている。

【００３４】図７はＳＲＶＯ信号をＣＨＣへ返送する応
答回路２３ａの具体的構成例を示す図である。通常は、
４入力アンドゲートＸでアンド条件がとれると、ＳＲＶ
Ｏを出力するが、本発明ではＳＹＮＣ信号の反転信号と
のアンド条件がゲートＡで実施されるため、全てのＣＣ
ＡでＳＲＶＯを出力できないようになっている。

【００３５】ただしアンドゲートＹで同様の条件が検出
され、インバータＣを経由して下流のＣＣＡに伝達され
ていく（この信号をＬＳＲＶＯＯと呼ぶ）。図８は制御
レジスタの同期書込み動作の概要を示す図である。ＭＰ
Ｒ１内のＣＨＣ１ａがＩＯバス２に接続されている全て
のＣＣＡ５に対して同期指示レジスタ（ＳＹＮＲ）ライ
トデータを出力すると（■）、最後端のＣＣＡ（図では
ＣＣＡ３）からＳＲＶＯが出力される（■）。

【００３６】先ず、ＳＹＮＲライトデータが出力される
と、最初のＣＣＡ０はＬＳＲＯＯを出力する。このＬＳ
ＲＯＯは次の段のＣＣＡ１にＬＳＲＶＯｉとして入り、
ＬＳＲＶＯＯを出力する。以後、同様にして信号の下流
への伝達が行われ、最後の段のＣＣＡ３がＬＳＲＶＯｉ
を入力して、ＳＲＶＯを出力する。

【００３７】この時の、最前端のＣＣＡ０内のアンドゲ
ートＹの最下段の入力はゲートＧから与えられるが（図
６参照）、この入力は図９に示す最前端設定部２２ａの
出力ＴＯＰ＝１がゲートＦ，Ｇを経由したものとなる。 図９において、（ａ）は最後端設定部２２ｂを、（ｂ）
は最前端設定部２２ａをそれぞれ示している。

【００３８】従って、この状態でＭＡＴＣＨ０かＭＡＴ
ＣＨ１が検出されると、ゲートＣ（図７参照）からＬＳ
ＲＶＯＯが出力される。最前端ＣＣＡ以外のＣＣＡでは
、上流のＣＣＡからの伝達信号ＬＳＲＶＯｉがゲートＥ
，Ｆ，Ｇ経由で入力され、ＬＳＲＶＯＯ信号を出力して
いく。

【００３９】この信号が最後端のＣＣＡまで伝達される
と、ゲートＢでアンド条件がとられる。最後端のＣＣＡ
でＬＡＳＴ＝１であるので、ゲートＤよりＩＯバス２に
ＳＲＶＯ信号が出力される。これにより、全ＣＣＡの同
一レジスタに同一データを書き込むことが可能となる。

【００４０】即ち、同期指示レジスタ（ＳＹＮＲ）２０
ａが無い場合、各ＣＣＡのレジスタ単位で図５に示す動
作を実行する必要があるが、同期指示レジスタ２０ａを
使用することにより、ただ１回の動作で全ＣＣＡの同一
レジスタに同一内容を設定することができる。

【００４１】前記レジスタの設定動作をＢＣＲ，ＭＡＲ
，ＣＭＲ（図３参照）に対して実行することにより、全
ＣＣＡは同一のＤＭＡ動作を開始する。本発明では、主
記憶上のデータをＣＣＡ上の送信データレジスタ２５ｂ
（図２参照。対応するＣＰＲのＣＣＡへのデータ送信用
レジスタである）へ設定するようになっている。

【００４２】図１０は主記憶上からのＤＭＡデータ転送
のタイムチャートである。（ａ）はバス支配権要求シー
ケンスを、（ｂ）はデータ転送シーケンスをそれぞれ示
している。（ａ）において、ＣＨＣからのＡＣＤＴは全
ＣＣＡに対して伝送される。また、（ｂ）において、Ａ
Ｂ００〜ＡＢ１５，ＤＡＴＡＯ及びＳＲＶＩは最後端の
ＣＣＡのみ出力する。

【００４３】（ａ）に示すバス支配権要求シーケンスに
おいて、優先権を得たＣＣＡが通常はＣＨＣとのデータ
転送を行う。そのシーケンスは（ｂ）に示すとおりであ
り、ＣＣＡ側より主記憶上のデータアドレスＭＡＲがＡ
Ｂ００〜ＡＢ１５に出力され、ＳＲＶＩ信号が出力され
る。

【００４４】これに対し、ＣＨＣはＤＢ００〜ＤＢ１５
へ有効データを出力し、ＳＲＶＯ信号を出力する。通常
、ＣＣＡはこのＳＲＶＯ信号の出力を契機に送信データ
レジスタ２５ｂへのデータの書き込みを行う。

【００４５】本発明では、全ＣＣＡが同一の動作を指示
されているため、いっせいにＩＯバス２の使用権を獲得
しに行くが（ＲＱＤＴ信号出力）、この時のＣＨＣ側の
応答信号ＡＣＤＴを全ＣＣＡに伝達させることにより、
全ＣＣＡが同時にバス支配権を獲得したものとして動作
する。この際に、実際にＣＨＣと図１０のシーケンスを
実行するのは、最後端のＣＣＡのみである。これは、Ｃ
ＨＣからの信号到着が一番遅れる部分で、シーケンスを
実行することにより、それより前のＣＣＡの内部動作を
保証するためである。

【００４６】全ＣＣＡがＲＱＤＴ信号を出力し、その応
答としてＣＨＣがＡＣＤＴ信号を返すが、通常唯一のＣ
ＣＡが本信号を受信し、後ろへは出力しないようにして
自己動作を実行する。本発明では、ＳＹＮＣ信号が“１
”の場合に、図１１に示すＤＭＡ転送要求回路２４ａの
ゲート４，５及び２によりＡＣＤＴ信号は最後端のＣＣ
Ａまで伝達される。

【００４７】図１１はＤＭＡ転送要求回路２４ａの具体
的構成例を示す図である。説明の便宜のために、他の部
分の回路も含めて示してある。以降のＳＦＸＤ，ＢＢＳ
Ｙ，ＡＢ００〜ＡＢ１５，ＳＲＶＩ信号の出力は最後端
のＣＣＡでのみ実行される。他のＣＣＡは、内部で同一
動作を行うが、ＳＹＮＣ信号によりゲート１，６，３で
ブロックされ、バス上へは出力されない。

【００４８】図１２はＤＭＡ動作の概要を示す図である
。全てのＣＣＡ５がＲＱＤＴを出力すると、ＣＨＣ１ａ
がＡＣＤＴを返す。このＡＣＤＴは最後のＣＣＡ３のみ
が受信し、ＳＲＶｉ，ＡＤＲＳを出力する。このＡＤＲ
Ｓで示される記憶領域に入っているデータＤＡＴＡがＣ
ＨＣ１ａからＣＣＡに向けて出力され、全てのＣＣＡが
そのデータを受信し、データ送信レジスタ２５ｂに受信
する。これにより、全ＣＣＡは同時にＣＰＲへのデータ
転送が可能となる。

【００４９】なお、ＩＯＣ（入出力制御装置）の動作終
了時、ＩＯＣからＣＨＣに対し割り込みが実行され、ソ
フトウェアへの動作完了を通知するが、本ＣＣＡでも同
様の動作を実施するものとする。この動作は、同時動作
指示の有無に拘らず、全ＣＣＡで実施される（ソフトウ
ェアによる全ＣＣＡの実行完了を認識できるようにする
ため）。

【００５０】

【発明の効果】以上、詳細に説明したように、本発明に
よればＩＰＬ時の全ＣＣＡに共通なプログラムを全ＣＣ
Ａに同時に伝送するようにしているので、ＩＰＬに要す
る時間を短縮することができる。

【図面の簡単な説明】

【図１】本発明の原理ブロック図である。

【図２】本発明の一実施例を示す構成ブロック図である
。

【図３】制御レジスタの構成例を示す図である。

【図４】検出制御回路の具体的構成例を示す図である。

【図５】本発明の動作を示すタイムチャートである。

【図６】同期指示レジスタの具体的構成例を示す図であ
る。

【図７】応答回路の具体的構成例を示す図である。

【図８】制御レジスタの同期書込み動作の概要を示す図
である。

【図９】位置指定回路の具体的構成例を示す図である。

【図１０】ＤＭＡデータ転送のタイムチャートである。

【図１１】ＤＭＡ転送要求回路の具体的構成例を示す図
である。

【図１２】ＤＭＡ動作の概要を示す図である。

【図１３】従来のマルチプロセッサ型電子交換機システ
ムの構成概念図である。

【図１４】各ＣＰＲのプログラム，データの構成を示す
図である。

【図１５】システムＩＰＬ時間の比較を示す図である。

【符号の説明】

２　　ＩＯバス ２０　　制御レジスタ ２０ａ　　同期指示レジスタ ２１　　検出制御回路 ２２　　位置指定回路 ２３　　プログラムモード制御回路 ２３ａ　　応答回路 ２４　　ＤＭＡ制御回路 ２５　　データ送受信部 ３０　　ＭＰＵ ３１　　内部バス ３２　　ＲＯＭ ３３　　ＲＡＭ

Claims (1)

【特許請求の範囲】
1. 【請求項１】　　マスタプロセッサ（１）の支配下にあ
   るＩＯバス（２）に複数の通信制御装置（５）が接続さ
   れ、これら通信制御装置（５）を介して対応する複数の
   呼処理プロセッサ（８）とデータの転送を行うシステム
   において、同期指示レジスタ（２０ａ）が付加された制
   御レジスタ（２０）と、ＩＯバス（２）上のアドレスデ
   ータを受けて、前記制御レジスタ（２０）へのアクセス
   が同一ＩＯバス（２）の下の通信制御装置に対して１動
   作で実施できるようなセレクト信号を出力する検出制御
   回路（２１）と、ＩＯバス（２）上の通信制御装置の位
   置指定を行う位置指定回路（２２）と、チャネル制御装
   置からの同期指示レジスタ（２０ａ）へのアクセスに対
   してただ１つの通信制御装置のみが応答を返すようにし
   た応答回路（２３ａ）を含むプログラム制御回路（２３
   ）と、チャネル制御装置とのＤＭＡ転送時に、ただ１つ
   の通信制御装置のみが要求を上げることができるＤＭＡ
   転送要求回路（２４ａ）を含むＤＭＡ制御回路（２４）
   とを各通信制御装置（５）内に設け、マスタプロセッサ
   （１）からの指示により通信制御装置（５）に対して特
   定の条件設定を行い、マスタプロセッサ（１）側からＩ
   Ｏバス（２）に接続された通信制御装置（５）を介して
   全ての呼処理プロセッサ（８）にデータを送出し、全て
   の呼処理プロセッサ（８）が同時にデータを受信できる
   ように構成したことを特徴とする同時データ受信システ
   ム。