JP2005346715A - マルチポートランダムアクセスメモリ - Google Patents

Abstract

【課題】 メモリアクセス待ち時間の少ない高性能のメモリシステムが要求される。
【解決手段】 メモリシステムが提供される。このメモリシステムは、複数のメモリバンク（１１〜１４、４１〜４４）と、複数のバス（３５〜３７、６５〜６７）と、選択機構（１０５、４６、４７、２０５、１５、１６）とを備える。この選択機構は、複数のメモリバンク（１１〜１４、４１〜４４）内のすべてのメモリバンク（１１〜１４、４１〜４４）と、複数のバス（３５〜３７、６５〜６７）内のすべてのバス（３５〜３７、６５〜６７）とに接続され、複数のメモリバンク（１１〜１４、４１〜４４）から何れかのメモリバンク（１１〜１４、４１〜４４）を選択して、複数のバス（３５〜３７、６５〜６７）からの何れかのバス（３５〜３７、６５〜６７）に接続することが可能である。
【選択図】 図１

Description

本発明は、マルチポートランダムアクセスメモリに関する。

従来のダイナミックランダムアクセスメモリ（ＤＲＡＭ）回路では、メモリは、ＤＲＡＭバンク内に配分される。たとえばアプリケーションに固有の集積回路（ＡＳＩＣ）内にあり、ＤＲＡＭメモリにアクセスする回路ブロックは、一般に、ＤＲＡＭ回路の外部にあるＤＲＡＭ制御装置を使用する。回路ブロックは、たとえば、中央処理ユニット（ＣＰＵ）、入出力（Ｉ／Ｏ）バスインターフェース、プリンタ制御装置インターフェース、圧縮器、乗算器、および／またはダイレクトメモリアクセス（ＤＭＡ）を使用するその他のデバイスを備えることができる。回路ブロックは、中央バスを介してＤＲＡＭ制御装置と通信する。

ＤＲＡＭ制御装置は、１個のランダムアクセスメモリ（ＲＡＭ）インターフェースを介して、ＤＲＡＭ回路のＤＲＡＭバンクの１個にアクセスすることができる。ＤＲＡＭ回路内では、ＤＲＡＭバンクは、同時に１個のＤＲＡＭバンクのみにアクセスできるように配列される。

こうした従来のシステムに生じる可能性がある欠点は、いくつかある。たとえば、ＤＲＡＭ回路に対するすべてのアクセスは、中央バスを利用する。中央バスに接続された回路ブロックは、バスを共用する。中央バスにより、ピアツーピアデータトラフィックが回路ブロック間を流れることが可能になる場合、帯域幅はさらに制限され、ＤＲＡＭ回路に関連するデータ転送の待ち時間が増加する可能性がある。１個のデータポートを使用してＤＲＡＭ回路にアクセスする場合、性能はさらに制限される可能性がある。

本発明の実施態様により、メモリシステムを提示する。メモリシステムは、複数のメモリバンク、複数のバスおよび選択機構を備える。選択機構は、複数のメモリバンク内にあるすべてのメモリバンク、および複数のバス内にあるすべてのバスに接続される。選択機構は、複数のメモリバンクの何れかのメモリバンクを選択して、複数のバスの中から何れかのバスに接続することができる。

図１は、マルチポートマルチバスメモリシステムの単純化されたブロック図である。ＲＡＭアレイ４０は、ＲＡＭバンク４１、ＲＡＭバンク４２、ＲＡＭバンク４３およびＲＡＭバンク４４を備える。たとえば、ＲＡＭバンク４１、ＲＡＭバンク４２、ＲＡＭバンク４３およびＲＡＭ４４はすべて、ＤＲＡＭメモリを使用してインプリメントされる。別法によると、スタティックＲＡＭ（ＳＲＡＭ）または強誘電性ランダムアクセスメモリ（ＦＥＲＡＭ）などのその他のタイプのＲＡＭを使用すると、ＲＡＭバンク４１、ＲＡＭバンク４２、ＲＡＭバンク４３およびＲＡＭ４４をインプリメントすることができる。メモリコントローラ１０１は、ＲＡＭバンク４１に対するメモリアクセスを制御する。メモリコントローラ１０２は、ＲＡＭバンク４２に対するメモリアクセスを制御する。メモリコントローラ１０３は、ＲＡＭバンク４３に対するメモリアクセスを制御する。メモリコントローラ１０４は、ＲＡＭバンク４４に対するメモリアクセスを制御する。

回路５０は、ＲＡＭアレイ４０内に記憶されたデータにアクセスする。回路５０は、たとえば、アプリケーションに固有の集積回路（ＡＳＩＣ）である。回路５０は、バス６５、バス６６、バス６７を備える。アービター（arbiter）（ＡＲＢ）８７は、バス６５上のデータトランザクションを裁定する。アービター（ＡＲＢ）８８は、バス６６上のデータトランザクションを裁定する。アービター（ＡＲＢ）８９は、バス６７上のデータトランザクションを裁定する。種々のＤＭＡデバイスは、バス６５、６６および６７に接続される。バス６５に接続されるＤＭＡデバイスは、ＤＭＡデバイス５１、ＤＭＡデバイス５２、ＤＭＡデバイス５３およびＤＭＡデバイス５４により表される。バス６６に接続されるＤＭＡデバイスは、ＤＭＡデバイス５５、ＤＭＡデバイス５６、ＤＭＡデバイス５７およびＤＭＡデバイス５８により表される。バス６７に接続されるＤＭＡデバイスは、ＤＭＡデバイス５９、ＤＭＡデバイス６０、ＤＭＡデバイス６１およびＤＭＡデバイス６２により表される。

ＤＭＡデバイス５１〜６２は各々、たとえば、スキャナＤＭＡ、走査補償器ＤＭＡ、ビデオＤＭＡ、色空間変換器ＤＭＡ、圧縮器ＤＭＡ、シャーペン（sharpen）ＤＭＡ、スケーラ（scaler）ＤＭＡ、乗算器ＤＭＡ、汎用シリアルバス（ＵＳＢ）ＤＭＡ、イーサネット（登録商標）ＤＭＡ、１２８４ＤＭＡ、メディアカードＤＭＡ、またはＤＭＡデータトランザクションを実行する別のデバイスで良い。

マルチプレクサブロック４５およびマルチプレクサブロック４６は、ＲＡＭアレイ４０のＲＡＭバンクに対するアクセスを提供するために使用する。ＤＭＡデバイスは、それぞれの目標アドレスをそれぞれの代表的なバスアービターに対して、バスリクエストの一部として提示する。個々のバスアービターは、ＲＡＭバンクがアドレス指定されているかどうかを復号して、選択されたバンクを復号し、リクエストをＲＡＭアービター１０５に渡す。ＲＡＭアービター１０５は、所望のＲＡＭバンクが使用可能になると許可を発行し、マルチプレクサブロック４６を設定し、アクセスがデータを読み取るためである場合、マルチプレクサ４５も設定され、要求するＤＭＡデバイスに対するアクセスを提供する。

ＤＭＡデバイスが、別のＤＭＡデバイス（ピアツーピア）と通信する必要がある場合、これらの２個のＤＭＡデバイスは同じバスに接続され、ＲＡＭアービター１０５は不要である。別個のバスは、ピアツーピア転送が進行することを可能にし、他のバス上に位置するＤＭＡデバイスについて、ＲＡＭアレイ４０に対するアクセスが遮断されることはない。このプロセスは、各々のバスが独自のアービターを有するため、単純化される。

回路５０は、中央処理ユニット（ＣＰＵ）６９も備える。ＣＰＵアービターおよびブリッジ６８は、ＣＰＵ６９に対するアクセスを裁定するために使用される。ＣＰＵアービターおよびブリッジ６８は、バス６５〜６７のすべて、およびＲＡＭバンク４１〜４４のすべてにアクセスすることができる。ＣＰＵアービターおよびブリッジ６８は、このため、バス６５〜６７の各々に至るバスリクエストを有する。ＣＰＵアービターおよびブリッジ６８は、マルチプレクサ４５および４６に至る専用ポートも有する。ＣＰＵアービターおよびブリッジ６８は、ＲＡＭバンク４１〜４４にアクセスする場合、バスアービター８７〜８９と同じリクエストプロトコルに従う。

マルチポート、マルチバスメモリシステムは、多量の同時アクセスを可能にする。たとえば、バス６５上のＤＭＡデバイス５２はＲＡＭバンク４４にアクセスすることが可能であり、バス６６上のＤＭＡデバイス５８はＲＡＭバンク４２にアクセスし、バス６７上のＤＭＡデバイス５９はＲＡＭバンク４１にアクセスし、ＣＰＵ６９は、ＲＡＭバンク４３にアクセスする。これは、著しい量の並列アクセスに対するポテンシャルを表す。こうした並列ＲＡＭアクセスは、システムメモリの帯域幅を増加させ、メモリアクセス待ち時間を比較的少なくする。

裁定は、主要ＤＭＡデバイスが、ＤＭＡデバイスが使用しているバスおよびＲＡＭバンクを独占するのを防止する。しかし、主要ＤＭＡが使用するＲＡＭバンクに対する有効帯域幅は、ほぼ飽和される。これは、ＲＡＭバンク４１〜４４全体のＲＡＭアレイ４０のアドレス空間を交互配置することにより克服することができる。アドレス空間は、ＲＡＭアレイ４０の自然な行サイズ（ページ）境界上で分割される。こうして、ＲＡＭアレイ４０の線形アドレス空間を通って移動する場合、余分なプレチャージサイクルは不要になる。線形アドレス空間は、ＲＡＭバンク４１の第１行で開始し、第２行は、ＲＡＭバンク４２の第１行として考えられ、以下同様である。こうして、主要ＤＭＡの帯域幅消費は、４個のＲＡＭバンクすべての全体に拡散し、マルチポート、マルチバスメモリシステム上への侵入は比較的少なくなる。

バス６５とＲＡＭアービター１０５との間の接続１１１は、たとえば、ＲＡＭアービター１０５に対するＲＡＭバンクリクエスト入力信号、ＲＡＭアービター１０５に対するＲＡＭバンク番号入力信号、およびＲＡＭアービター１０５からのＲＡＭバンク許可信号を含む。バス６６とＲＡＭアービター１０５との間の接続１１２は、たとえば、ＲＡＭアービター１０５に対するＲＡＭバンクリクエスト入力、ＲＡＭアービター１０５に対するＲＡＭバンク番号入力信号、ＲＡＭアービター１０５からのＲＡＭバンク許可信号を含む。バス６７とＲＡＭアービター１０５との間の接続１１３は、たとえば、ＲＡＭアービター１０５に対するＲＡＭバンクリクエスト入力信号、ＲＡＭアービター１０５に対するＲＡＭバンク番号入力信号、およびＲＡＭアービター１０５からのＲＡＭバンク許可信号を含む。ＣＰＵアービターおよびブリッジ６８とＲＡＭアービター１０５との間の接続１１９は、たとえば、ＲＡＭアービター１０５に対するＲＡＭバンクリクエスト入力、ＲＡＭアービター１０５に対するＲＡＭバンク番号入力信号、ＲＡＭアービター１０５からのＲＡＭバンク許可信号を含む。

ＤＭＡデバイス５１〜６２の各々とその個々のバス６５〜６７との間の接続は、制御信号およびデータ信号を含む。制御信号は、一般に、バスリクエスト信号、およびＤＭＡからの目標アドレス、並びにＤＭＡに対する許可信号を含む。各々のバス内のバスアービターは、制御信号を処理する。

バス６５とＣＰＵアービターおよびブリッジ６８との間の接続１１４は、バスアービトレータ（bus arbitrator）８７により処理される制御信号を含み、データ信号を含む。制御信号は、一般に、ＣＰＵアービターおよびブリッジ６８からのバスリクエスト信号、並びにバスアービトレータ８７からの許可信号を含む。バス６６とＣＰＵアービターおよびブリッジ６８との間の接続１１５は、バスアービトレータ８８により処理される制御信号を含み、データ信号を含む。制御信号は、ＣＰＵアービターおよびブリッジ６８からのバスリクエスト信号、並びにバスアービトレータ８８からの許可信号を含む。バス６７とＣＰＵアービターおよびブリッジ６８との間の接続１１６は、バスアービトレータ８９により処理される制御信号を含み、データ信号を含む。制御信号は、一般に、ＣＰＵアービターおよびブリッジ６８からのバスリクエスト信号、並びにバスアービトレータ８７からの許可信号を含む。

ＲＡＭアービター１０５は、選択ライン１１７を使用してマルチプレクサブロック４５を制御する。ＲＡＭアービター１０５は、選択ライン１１８を使用してマルチプレクサブロック４６を制御する。

バス６５からマルチプレクサブロック４６までの接続７１は、選択したＲＡＭバンクに対するデータおよび制御信号を表す。バス６６からマルチプレクサブロック４６までの接続７２は、選択したＲＡＭバンクに対するデータおよび制御信号を表す。バス６７からマルチプレクサブロック４６までの接続７３は、選択したＲＡＭバンクに対するデータおよび制御信号を表す。ＣＰＵアービターおよびブリッジ６８からマルチプレクサブロック４６までの接続７４は、選択したＲＡＭバンクに対するデータおよび制御信号を表す。

マルチプレクサブロック４６からＲＡＭバンク４１までの接続７５は、ＲＡＭバンク４１に転送されるデータを表し、メモリコントローラ１０１に対するアドレスおよび制御信号を表す。マルチプレクサブロック４６からＲＡＭバンク４２までの接続７６は、ＲＡＭバンク４２に転送されるデータを表し、メモリコントローラ１０２に対するアドレスおよび制御信号を表す。マルチプレクサブロック４６からＲＡＭバンク４３までの接続７７は、ＲＡＭバンク４３に転送されるデータを表し、メモリコントローラ１０３に対するアドレスおよび制御信号を表す。マルチプレクサブロック４６からＲＡＭバンク４４までの接続７８は、ＲＡＭバンク４４に転送されるデータを表し、メモリコントローラ１０４に対するアドレスおよび制御信号を表す。

ＲＡＭバンク４１からマルチプレクサブロック４５までの接続８３は、ＲＡＭバンク４１から転送されるデータを表す。ＲＡＭバンク４２からマルチプレクサブロック４５までの接続８４は、ＲＡＭバンク４２から転送されるデータを表す。ＲＡＭバンク４３からマルチプレクサブロック４５までの接続８５は、ＲＡＭバンク４３から転送されるデータを表す。ＲＡＭバンク４４からマルチプレクサブロック４５までの接続８６は、ＲＡＭバンク４４から転送されるデータを表す。

マルチプレクサブロック４５からバス６５までの接続７９は、マルチプレクサブロック４５からバス６５に転送されるデータを表す。マルチプレクサブロック４５からバス６６までの接続８０は、マルチプレクサブロック４５からバス６６に転送されるデータを表す。マルチプレクサブロック４５からバス６７までの接続８１は、マルチプレクサブロック４５からバス６７に転送されるデータを表す。マルチプレクサブロック４５からＣＰＵアービターおよびブリッジ６８までの接続８２は、マルチプレクサブロック４５からＣＰＵアービターおよびブリッジ６８に転送されるデータを表す。

図２は、マルチプレクサブロック４５およびマルチプレクサブロック４６のその他の詳細を示す単純化されたブロック図である。マルチプレクサブロック４５は、マルチプレクサ９１、マルチプレクサ９２、マルチプレクサ９３およびマルチプレクサ９４から成るように示されている。マルチプレクサブロック４５は、ＲＡＭアレイ４０内のＲＡＭバンクの数に応じて、より多いかまたはより少ないマルチプレクサを備えることができる。

マルチプレクサブロック４６は、マルチプレクサ９５、マルチプレクサ９６、マルチプレクサ９７およびマルチプレクサ９８から成るように示されている。マルチプレクサブロック４６は、回路５０内のバスまたはその他のデータ宛先（たとえば、ＣＰＵアービターおよびブリッジ６８）に応じて、より多いかまたはより少ないマルチプレクサを備えることができる。

図１は、マルチポートＲＡＭアレイおよび複数のバスをインプリメントする集積回路間にあるエンティティ（entities）のパーティションの単なる一例を示す。当業者は理解するように、マルチポートＲＡＭアレイおよび複数のバスを、１個の回路上に備えることができる。別法によると、マルチポートＲＡＭアレイおよび複数のバスを、２個を超える回路上に備えることができる。別法によると、たとえば、エンティティは、図１に示す場合と異なり、２個の回路間に配分することができる。たとえば、マルチプレクサは、複数のバスを備える回路ではなく、ＤＲＡＭアレイを備える回路上に備えることができる。

たとえば、図３は、マルチポート、マルチバスメモリシステムの別法による実施態様を示す。ＲＡＭアレイ１０は、ＲＡＭバンク１１、ＲＡＭバンク１２、ＲＡＭバンク１３およびＲＡＭバンク１４を備える。たとえば、ＲＡＭバンク１１、ＲＡＭバンク１２、ＲＡＭバンク１３およびＲＡＭ１４はすべて、ＤＲＡＭメモリを使用してインプリメントされる。別法によると、その他のタイプのＲＡＭ、たとえばスタティックＲＡＭ（ＳＲＡＭ）または強誘電性ランダムアクセスメモリ（ＦＥＲＡＭ）を使用して、ＲＡＭバンク１１、ＲＡＭバンク１２、ＲＡＭバンク１３およびＲＡＭバンク１４をインプリメントすることができる。メモリコントローラ２０１は、ＲＡＭバンク１１に対するメモリアクセスを制御する。メモリコントローラ２０２は、ＲＡＭバンク１２に対するメモリアクセスを制御する。メモリコントローラ２０３は、ＲＡＭバンク１３に対するメモリアクセスを制御する。メモリコントローラ２０４は、ＲＡＭバンク１４に対するメモリアクセスを制御する。マルチプレクサ１６およびマルチプレクサ１５は、回路筐体のＲＡＭアレイ１０上に備えられる。

回路２０は、ＲＡＭアレイ１０内に記憶されたデータにアクセスする。回路２０は、たとえば、特定用途向け集積回路（ＡＳＩＣ）である。回路２０は、バス３５、バス３６およびバス３７を備える。様々なＤＭＡデバイスは、バス３５、３６および３７に接続される。バス３５に接続されるＤＭＡデバイスは、ＤＭＡデバイス２１、ＤＭＡデバイス２２、ＤＭＡデバイス２３およびＤＭＡデバイス２４により表される。バス３６に接続されるＤＭＡデバイスは、ＤＭＡデバイス２５、ＤＭＡデバイス２６、ＤＭＡデバイス２７およびＤＭＡデバイス２８により表される。バス３７に接続されるＤＭＡデバイスは、ＤＭＡデバイス２９、ＤＭＡデバイス３０、ＤＭＡデバイス３１およびＤＭＡデバイス３２により表される。

ＤＭＡデバイス２１〜３２は各々、たとえば、スキャナＤＭＡ、走査補償器ＤＭＡ、ビデオＤＭＡ、色空間変換器ＤＭＡ、圧縮器ＤＭＡ、シャーペンＤＭＡ、スケーラＤＭＡ、乗算器ＤＭＡ、汎用シリアルバス（ＵＳＢ）ＤＭＡ、イーサネット（登録商標）ＤＭＡ、１２８４ＤＭＡ、メディアカードＤＭＡ、またはＤＭＡデータトランザクションを実行する別のデバイスで良い。

マルチプレクサブロック１５およびマルチプレクサブロック１６は、ＲＡＭアレイ１０のＲＡＭバンクに対するアクセスを提供するために使用する。ＤＭＡデバイスは、それぞれの目標アドレスをそれぞれの代表的なバスアービターに対して、バスリクエストの一部として提示する。個々のバスアービターは、ＲＡＭバンクがアドレス指定されているかどうかを復号して、選択されたバンクを復号し、リクエストをＲＡＭアービター２０５に渡す。ＲＡＭアービター２０５は、所望のＲＡＭバンクが使用可能になると許可を発行し、マルチプレクサブロック１６を設定し、アクセスがデータを読み取るためである場合、マルチプレクサ１５も設定され、要求するＤＭＡデバイスに対するアクセスを提供する。

ＤＭＡデバイスが、別のＤＭＡデバイス（ピアツーピア）と通信する必要がある場合、これらの２個のＤＭＡデバイスは同じバスに接続され、ＲＡＭアービター１０５は不要である。別個のバスは、ピアツーピア転送が進行することを可能にし、他のバス上に位置するＤＭＡデバイスについて、ＲＡＭアレイ１０に対するアクセスが遮断されることはない。このプロセスは、各々のバスが独自のアービターを有するため、単純化される。

回路２０は、中央処理ユニット（ＣＰＵ）３９も備える。ＣＰＵアービターおよびブリッジ３８は、ＣＰＵ３９に対するアクセスを裁定するために使用される。ＣＰＵアービターおよびブリッジ３８は、バス３５〜３７のすべて、およびＲＡＭバンク１１〜１４のすべてにアクセスすることができる。ＣＰＵアービターおよびブリッジ３８は、このため、バス３５〜３７の各々に至るバスリクエストを有する。ＣＰＵアービターおよびブリッジ３８は、マルチプレクサ１５および１６に至る専用ポートも有する。ＣＰＵアービターおよびブリッジ３８は、ＲＡＭバンク１１〜１４にアクセスする場合、バスアービターと同じリクエストプロトコルに従う。

上記の考察は、本発明の単なる例示的な方法および実施態様を開示し、説明するものである。当業者であれば分かるように、本発明は、本発明の精神または本質的な特徴を逸脱することなく、その他の特定の形態で具現することができる。したがって、本発明の開示事項は、以下の請求の範囲に記載されている本発明の範囲を具体的に示すことを意図しており、これを制限するものではない。

本発明の一実施態様によるマルチポートマルチバスメモリシステムの単純化されたブロック図である。 本発明の一実施態様による図１に示すマルチポートマルチバスメモリシステムに使用されるマルチプレックスブロックの単純化されたブロック図である。 本発明のもう１つの実施態様によるマルチポートマルチバスメモリシステムの単純化されたブロック図である。

符号の説明

１０ ＲＡＭアレイ
１１〜１４ ＲＡＭバンク
１５ 第１マルチプレクサブロック（選択機構）
１６ 第２マルチプレクサブロック（選択機構）
２０ 回路
２１〜３２ ＤＭＡデバイス
３５〜３７ バス
３８ ＣＰＵアービターおよびブリッジ
３９ 中央処理ユニット
４０ ＲＡＭアレイ
４１〜４４ ＲＡＭバンク
４５ 第１マルチプレクサブロック（選択機構）
４６ 第２マルチプレクサブロック（選択機構）
５０ 回路
５１〜６２ ＤＭＡデバイス
６５〜６７ バス
６８ ＣＰＵアービターおよびブリッジ
６９ 中央処理ユニット
７１〜８６ 接続
８７〜８９ バスアービター
９１〜９８ マルチプレクサ
１０１〜１０４ メモリコントローラ
１０５ ＲＡＭアービター（選択機構）
１１１〜１１６ 接続
１１７ 選択ライン
１１８ 選択ライン
１１９ 接続
２０１〜２０４ メモリコントローラ
２０５ ＲＡＭアービター（選択機構）

Claims (7)

1. 複数のメモリバンクと、
   複数のバスと、
   複数のメモリバンク内のすべてのメモリバンクと、複数のバス内のすべてのバスとに接続された選択機構であって、複数のメモリバンクから何れかのメモリバンクを選択して、複数のバスからの何れかのバスに接続することが可能な選択機構とを備えるメモリシステム。
2. 前記メモリバンクが、
   ダイナミックランダムアクセスメモリ（ＤＲＡＭ）、
   スタティックランダムアクセスメモリ（ＳＲＡＭ）、
   強誘電性ランダムアクセスメモリ（ＦＥＲＡＭ）の何れか１つから成る、請求項１に記載のメモリシステム。
3. 前記各々のメモリバンクが、メモリコントローラを備える、請求項１に記載のメモリシステム。
4. 前記選択機構が、
   前記複数のバスからのバスの１つに送信されるデータ源として、前記複数のメモリバンクから第１メモリバンクを選択する第１マルチプレクサブロックと、
   前記複数のメモリバンクからのメモリバンクの１つに送信されるデータ源として、前記複数のバスから第１バスを選択する第２マルチプレクサブロックとを備える、請求項１に記載のメモリシステム。
5. 前記選択機構が、中央処理ユニットのアービターおよびブリッジにさらに接続され、中央処理ユニットのアービターおよびブリッジを選択して、前記複数のメモリバンクからの何れかのメモリバンクに接続することが可能である、請求項１に記載のメモリシステム。
6. 前記複数のバスからの各々のバスが、少なくとも１個のメモリアクセスデバイスに接続される、請求項１に記載のメモリシステム。
7. 前記選択機構が、
   前記複数のバスからのバスの１つに送信されるデータ源として、前記複数のメモリバンクから第１メモリバンクを選択する第１マルチプレクサブロックと、
   前記複数のメモリバンクからのメモリバンクの１つに送信されるデータ源として、前記複数のバスから第１バスを選択する第２マルチプレクサブロックと、
   前記第１マルチプレクサブロックと前記第２マルチプレクサブロックとが行なう選択を制御するバスアービターを備える、請求項１に記載のメモリシステム。
   

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