JPH02144630A - データ処理装置 - Google Patents
データ処理装置Info
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- JPH02144630A JPH02144630A JP63298517A JP29851788A JPH02144630A JP H02144630 A JPH02144630 A JP H02144630A JP 63298517 A JP63298517 A JP 63298517A JP 29851788 A JP29851788 A JP 29851788A JP H02144630 A JPH02144630 A JP H02144630A
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/46—Multiprogramming arrangements
- G06F9/48—Program initiating; Program switching, e.g. by interrupt
- G06F9/4806—Task transfer initiation or dispatching
- G06F9/4812—Task transfer initiation or dispatching by interrupt, e.g. masked
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- General Physics & Mathematics (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、処理に使用する複数の汎用レジスタセット（
以下、レジスタバンクという）を備、ｔ、割込み要求信
号に対応した割込み受付は信号に連動して所定の汎用レ
ジスタバンクを指定し、割込み処理プログラムを実行す
るデータ処理装置に関する。
以下、レジスタバンクという）を備、ｔ、割込み要求信
号に対応した割込み受付は信号に連動して所定の汎用レ
ジスタバンクを指定し、割込み処理プログラムを実行す
るデータ処理装置に関する。
一般Ｅ、マイクロコンピュータシステムにおいては、主
プログラムを実行中に周辺装置が割込み要求信号を発生
した場合に、中央処理装置（以下、ＣＰＵという）が、
主プログラムの実行を中断して周辺装置の割込み要求信
号に対する割込み処理プログラムを実行するための、割
込み制御部を備えている。また、周辺装置の数が多いと
、複数の割込み要求信号が同時に発生する場合、もしく
はある周辺装置の割込み要求信号に対する割込み処理プ
ログラムを実行中に他の周辺装置が割込み要求信号を発
生する場合がある。このような複数の割込み要求信号の
競合に対処するために、各割込み要求信号に優先順位を
設定し、優先順位の高い割込み要求信号に対する処理プ
ログラムの実行を優先して行なうという優先順位制御も
必要となる。
プログラムを実行中に周辺装置が割込み要求信号を発生
した場合に、中央処理装置（以下、ＣＰＵという）が、
主プログラムの実行を中断して周辺装置の割込み要求信
号に対する割込み処理プログラムを実行するための、割
込み制御部を備えている。また、周辺装置の数が多いと
、複数の割込み要求信号が同時に発生する場合、もしく
はある周辺装置の割込み要求信号に対する割込み処理プ
ログラムを実行中に他の周辺装置が割込み要求信号を発
生する場合がある。このような複数の割込み要求信号の
競合に対処するために、各割込み要求信号に優先順位を
設定し、優先順位の高い割込み要求信号に対する処理プ
ログラムの実行を優先して行なうという優先順位制御も
必要となる。
一般に、マイクロコンピュータシステムにおける割込み
処理方式として、実行中の主プログラムのアドレスを指
定するプログラムカウンタの内容、主プログラム実行中
の状態を記憶しているプログラムステータスワード、お
よび汎用レジスタの内容とをスタック上に退避し、割込
み要求信号に対応した処理プログラムの開始番地（以下
、ベクタ番地という）をプログラムカウンタに設定し、
割込み処理プログラムを実行するところのベクタ割込み
処理方式と、汎用レジスタバンクを複数設け、割込み受
付は信号に連動して汎用レジスタバンク針選択的に切替
え、分岐するところのレジスタバンク切替え方式との２
方式が知られている。この受付は形態について、第５図
を用いて説明する。
処理方式として、実行中の主プログラムのアドレスを指
定するプログラムカウンタの内容、主プログラム実行中
の状態を記憶しているプログラムステータスワード、お
よび汎用レジスタの内容とをスタック上に退避し、割込
み要求信号に対応した処理プログラムの開始番地（以下
、ベクタ番地という）をプログラムカウンタに設定し、
割込み処理プログラムを実行するところのベクタ割込み
処理方式と、汎用レジスタバンクを複数設け、割込み受
付は信号に連動して汎用レジスタバンク針選択的に切替
え、分岐するところのレジスタバンク切替え方式との２
方式が知られている。この受付は形態について、第５図
を用いて説明する。
割込み要求信号１４０−１，１４０−２，１４０−３の
少なくとも１つが発生すると、割込み制御部は優先順位
制御により処理優先度の最も高い割込み要求側りを選択
１７、受付は可能であると判断した場合、ＣＰＵ １２
０に対１２、割込み受付は信号１４１を発信する。レジ
スタバンク選択制御回路１１２は、割込み処理で使用す
るレジスタバンクを選択するためのレジスタバンク指定
コードを発生する。また、割込みコード発生回路１１１
は、割込み要求信号毎に個別に設けられた定数（以下、
Ｍｌ込入コードという）を発生する。ＣＰＵ１２０割込
み受付は信号を受信すると、実行中の主プログラムの実
行を中断し、割込み処理プログラムを実行する。
少なくとも１つが発生すると、割込み制御部は優先順位
制御により処理優先度の最も高い割込み要求側りを選択
１７、受付は可能であると判断した場合、ＣＰＵ １２
０に対１２、割込み受付は信号１４１を発信する。レジ
スタバンク選択制御回路１１２は、割込み処理で使用す
るレジスタバンクを選択するためのレジスタバンク指定
コードを発生する。また、割込みコード発生回路１１１
は、割込み要求信号毎に個別に設けられた定数（以下、
Ｍｌ込入コードという）を発生する。ＣＰＵ１２０割込
み受付は信号を受信すると、実行中の主プログラムの実
行を中断し、割込み処理プログラムを実行する。
ここで、割込み受付は形態が、ベクタ割込み処理である
場合には、スタックポインタ１２５が指定するメモリ（
以下、スタックメモリという）の番地に実行中の主プロ
グラムのアドレスを指定するプログラムカウンタ（以下
、ＰＣという）１２１の内容および主プログラムの実行
状態を記憶しているプログラムステータスワード（以下
、ＰＳＷという）１２２とを退避し、割込みコード発生
回路１１１により出力されている割込みコードを基に１
２、て、発生している割込み要求信号に対応した処理プ
ログラムの開始番地を生成してＰＣ１２１に設定し、割
込み処理プログラムを開始する。ベクタ割込み処理では
、割込み要求毎に割込みコードが定まっているので、割
込み処理プログラムの開始番地も割込み要求毎に定まり
、各割込み要求に対応し割込み処理プログラムを開始す
ることができる、さらンこ、ＣＰＵ１２０は、割込み処
理プログラム内で、汎用レジスタの内容をＰＣ，ＰＳＷ
と同様にスタックメモリに退避する。
場合には、スタックポインタ１２５が指定するメモリ（
以下、スタックメモリという）の番地に実行中の主プロ
グラムのアドレスを指定するプログラムカウンタ（以下
、ＰＣという）１２１の内容および主プログラムの実行
状態を記憶しているプログラムステータスワード（以下
、ＰＳＷという）１２２とを退避し、割込みコード発生
回路１１１により出力されている割込みコードを基に１
２、て、発生している割込み要求信号に対応した処理プ
ログラムの開始番地を生成してＰＣ１２１に設定し、割
込み処理プログラムを開始する。ベクタ割込み処理では
、割込み要求毎に割込みコードが定まっているので、割
込み処理プログラムの開始番地も割込み要求毎に定まり
、各割込み要求に対応し割込み処理プログラムを開始す
ることができる、さらンこ、ＣＰＵ１２０は、割込み処
理プログラム内で、汎用レジスタの内容をＰＣ，ＰＳＷ
と同様にスタックメモリに退避する。
割込み受付は形態が、レジスタバンク切替え割込みであ
る場合には、ＣＰ ＴＪは、割込み処理制御部１１０に
読み出し信号１４３を発信して、レジスタバンク指定コ
ードを読み出１７２、レジスタバンク指定レジスタ（以
下、ＲＢという）１２３に格納し、データメモリ内の所
定のレジスタバンクを指定することにより、割込み要求
信号に対応したｌ／レジスタンク１２４に切替える。個
々のレジスタバンクは第２図に示すように、汎用レジス
タ、ＰＣの退避領域、ＰＳＷの退避領域、および割込み
処理プログラムの処理開始番地（以下、ＰＣ’という）
とから構成されている。ＣＰＵ１２０は、ＰＣ１２１と
ＰＳＷ１２２を切替え先のレジスタバンクの退避領域に
退避するとともに、切替え先レジスタバンクに格納され
ているＰＣ’をＰＣ１２１に設定して割込み処理プログ
ラムを開始する。
る場合には、ＣＰ ＴＪは、割込み処理制御部１１０に
読み出し信号１４３を発信して、レジスタバンク指定コ
ードを読み出１７２、レジスタバンク指定レジスタ（以
下、ＲＢという）１２３に格納し、データメモリ内の所
定のレジスタバンクを指定することにより、割込み要求
信号に対応したｌ／レジスタンク１２４に切替える。個
々のレジスタバンクは第２図に示すように、汎用レジス
タ、ＰＣの退避領域、ＰＳＷの退避領域、および割込み
処理プログラムの処理開始番地（以下、ＰＣ’という）
とから構成されている。ＣＰＵ１２０は、ＰＣ１２１と
ＰＳＷ１２２を切替え先のレジスタバンクの退避領域に
退避するとともに、切替え先レジスタバンクに格納され
ているＰＣ’をＰＣ１２１に設定して割込み処理プログ
ラムを開始する。
以上、一般的に知られている２方式の割込み処理方式に
ついて延べたが、ベクタ割込み方式では、割込み処理プ
ログラムにおける汎用レジスタの退避、あるいは復帰の
ための処理に多大な時間がかかるため、割込み処理の動
作効率が悪くなるという欠点がある。これに対してレジ
スタバンク切替え割込みでは、汎用１／ジスタの退避、
復帰処理を行なう必要がなくベクタ割込み処理方式より
動作効率が非常に優れている。しかし、マイクロコンピ
ュータシステムの高機能化に伴い、周辺装置が増加する
傾向にあるため、周辺装置から発生される割込み要求の
数が多くなってきている。こりした多数の割込み要求に
対し、個別にレジスタバンクを備えることは内臓するメ
モリ容量が膨大となリ、物理的に不可能である。レジス
タバンク割込みを指定できる割込みの数がレジスタバン
クの数に制限されることを回避するために、割込み要求
をグループ化し、グループ毎にレジスタバンクを備える
等の工夫がされている。しかしながら、グループ毎にレ
ジスタバンクを共通に使用して割込み処理を行なう場合
、割込み処理プログラム開始番地も同一となるため、グ
ループ内のどの割込み要因によって割込みが起動されて
いるかを割込み処理の中で判断することができない、そ
のため、結果的には、割込みグループのうち、１つの割
込み要求だけはレジスタバンク切替え割込みにより処理
することができるが、他の割込みは、ベクタ割込みによ
り処理せざるを得ないという欠点を有していた。
ついて延べたが、ベクタ割込み方式では、割込み処理プ
ログラムにおける汎用レジスタの退避、あるいは復帰の
ための処理に多大な時間がかかるため、割込み処理の動
作効率が悪くなるという欠点がある。これに対してレジ
スタバンク切替え割込みでは、汎用１／ジスタの退避、
復帰処理を行なう必要がなくベクタ割込み処理方式より
動作効率が非常に優れている。しかし、マイクロコンピ
ュータシステムの高機能化に伴い、周辺装置が増加する
傾向にあるため、周辺装置から発生される割込み要求の
数が多くなってきている。こりした多数の割込み要求に
対し、個別にレジスタバンクを備えることは内臓するメ
モリ容量が膨大となリ、物理的に不可能である。レジス
タバンク割込みを指定できる割込みの数がレジスタバン
クの数に制限されることを回避するために、割込み要求
をグループ化し、グループ毎にレジスタバンクを備える
等の工夫がされている。しかしながら、グループ毎にレ
ジスタバンクを共通に使用して割込み処理を行なう場合
、割込み処理プログラム開始番地も同一となるため、グ
ループ内のどの割込み要因によって割込みが起動されて
いるかを割込み処理の中で判断することができない、そ
のため、結果的には、割込みグループのうち、１つの割
込み要求だけはレジスタバンク切替え割込みにより処理
することができるが、他の割込みは、ベクタ割込みによ
り処理せざるを得ないという欠点を有していた。
従って、本発明の目的は、複数の割込み要求に対して、
レジスタバンクを共通に使用して割込み処理を行なう場
合にも、割込み処理プログラムの中で、起動されている
割込みの割込み要因を判別することができるデータ処理
装置を提供することにある。
レジスタバンクを共通に使用して割込み処理を行なう場
合にも、割込み処理プログラムの中で、起動されている
割込みの割込み要因を判別することができるデータ処理
装置を提供することにある。
本発明のデータ処理装置は、中央処理装置が処理に使用
する複数の汎用レジスタセットと、割込み要求信号に対
応した割込み受付は信号に連動して所定の汎用レジスタ
セットに切替え、割込み処理プログラムを起動する割込
み制御手段と、割込み要求信号が発生したときに、割込
み要求に対応した割込みコードを発生する手段と、割込
み処理が受付けられてから次の割込み受付けられるま、
での間、前記割込みコードを保持する記憶手段と、該記
憶手段の内容に従い、前記割込み処理プログラムの開始
番地を制御する手段とを有することにより、レジスタバ
ンク切替え割込み処理を割込み要因を識別できるように
したものである。このように、本発明では、割込み要因
を示す割込みコードを格納しておく割込みソースレジス
タを設けており、前記レジスタの内容なＣＰＵの命令操
作により読み出すことにより、起動されたレジスタバン
ク切替え割込み処理の中で割込み要因を識別できる。
する複数の汎用レジスタセットと、割込み要求信号に対
応した割込み受付は信号に連動して所定の汎用レジスタ
セットに切替え、割込み処理プログラムを起動する割込
み制御手段と、割込み要求信号が発生したときに、割込
み要求に対応した割込みコードを発生する手段と、割込
み処理が受付けられてから次の割込み受付けられるま、
での間、前記割込みコードを保持する記憶手段と、該記
憶手段の内容に従い、前記割込み処理プログラムの開始
番地を制御する手段とを有することにより、レジスタバ
ンク切替え割込み処理を割込み要因を識別できるように
したものである。このように、本発明では、割込み要因
を示す割込みコードを格納しておく割込みソースレジス
タを設けており、前記レジスタの内容なＣＰＵの命令操
作により読み出すことにより、起動されたレジスタバン
ク切替え割込み処理の中で割込み要因を識別できる。
本発明の実施例について、図面を参照して説明する。
第１図は本発明の一実施例のデータ処理装置を示すブロ
ック図である。本実施例のデータ処理装置は、１ＮＴｌ
、ＩＮＴＯ，ＩＮＴ３．ＩＮＴｎを含むｎの割込み要求
信号を備えたマイクロコンピュータで、ＣＰＵ２０．プ
ログラムメモリ３０，３組の汎用レジスタセット（以下
、レジスタバンクという）と割込み処理プログラム以外
の主プログラムで使用する汎用レジスタバンク０を含む
データメモリ２４、アドレスバス５０、データバス５１
、データメモリ２４のアドレスをデコードするアドレス
デコーダ２６，２７、割込み要求信号１４−１．１４−
２．１４−３．・・・１４−ｎが供給されたときに割込
み優先順位、割込み受付は状態を判定する割込み優先順
位制御回路１０（以下、ＩＮＴＯという）、各側込み要
求信号に対応した定数（以下、割込みコードという５を
発生する割込みコード発生回路１１、各側込み要求処理
で使用するレジスタバンクを指定する情報をあらかじめ
格納しておき割込み要求に応じてレジスタバンク指定コ
ードを発生するレジスタバンク選択制御回路１２、割込
みソースレジスタ１４、ならびにその他の周辺回路から
なる。
ック図である。本実施例のデータ処理装置は、１ＮＴｌ
、ＩＮＴＯ，ＩＮＴ３．ＩＮＴｎを含むｎの割込み要求
信号を備えたマイクロコンピュータで、ＣＰＵ２０．プ
ログラムメモリ３０，３組の汎用レジスタセット（以下
、レジスタバンクという）と割込み処理プログラム以外
の主プログラムで使用する汎用レジスタバンク０を含む
データメモリ２４、アドレスバス５０、データバス５１
、データメモリ２４のアドレスをデコードするアドレス
デコーダ２６，２７、割込み要求信号１４−１．１４−
２．１４−３．・・・１４−ｎが供給されたときに割込
み優先順位、割込み受付は状態を判定する割込み優先順
位制御回路１０（以下、ＩＮＴＯという）、各側込み要
求信号に対応した定数（以下、割込みコードという５を
発生する割込みコード発生回路１１、各側込み要求処理
で使用するレジスタバンクを指定する情報をあらかじめ
格納しておき割込み要求に応じてレジスタバンク指定コ
ードを発生するレジスタバンク選択制御回路１２、割込
みソースレジスタ１４、ならびにその他の周辺回路から
なる。
まず、演算処理機能について説明する。ＣＰＵ２０は、
プログラムメモリ３０のアドレスを指定するプルグラム
カウンタ２１、プログラムの状態を示すプログラムステ
ータスワード（以下、ＰＳＷという）２２、割込み受付
は信号４１の発信時にプルグラムカウンタ２１、ＰＳＷ
２２の内容を退避するためのデータメモリ２４の７ドレ
スを指定するスタックポインタ２５を含んでいる。デー
タメモリ２４は、ＣＰＵ２０がアドレスバス５０に出力
したアドレスがアドレスデコーダ２７でデコードされ、
対応する番地が選択される。また、データメモリ２４に
は、レジスタバンクが配ｆされており、レジスタバンク
指定レジスタ（以下、ＲＢという）２３の値と、ＣＰＵ
２０からアドレスバス５０に出力したレジスタアドレス
とが、アドレスデコーダ２６でデコードされ、ＲＢによ
り複数のレジスタバンクの中から１つを選択し、レジス
タアドレスによりレジスタバンク内の各汎用レジスタを
選択する。
プログラムメモリ３０のアドレスを指定するプルグラム
カウンタ２１、プログラムの状態を示すプログラムステ
ータスワード（以下、ＰＳＷという）２２、割込み受付
は信号４１の発信時にプルグラムカウンタ２１、ＰＳＷ
２２の内容を退避するためのデータメモリ２４の７ドレ
スを指定するスタックポインタ２５を含んでいる。デー
タメモリ２４は、ＣＰＵ２０がアドレスバス５０に出力
したアドレスがアドレスデコーダ２７でデコードされ、
対応する番地が選択される。また、データメモリ２４に
は、レジスタバンクが配ｆされており、レジスタバンク
指定レジスタ（以下、ＲＢという）２３の値と、ＣＰＵ
２０からアドレスバス５０に出力したレジスタアドレス
とが、アドレスデコーダ２６でデコードされ、ＲＢによ
り複数のレジスタバンクの中から１つを選択し、レジス
タアドレスによりレジスタバンク内の各汎用レジスタを
選択する。
次に、割込み処理機能について説明する０本実施例では
前述したようにｎ本の割込み要求信号が受付は可能な構
成になっており、それぞれの割込み要求処理は以下のよ
うに制御される。ここでは割込み要求信号ＩＮＴ２を例
にとって説明する。
前述したようにｎ本の割込み要求信号が受付は可能な構
成になっており、それぞれの割込み要求処理は以下のよ
うに制御される。ここでは割込み要求信号ＩＮＴ２を例
にとって説明する。
割込み要求信号ＩＮＴ２が発生するとＩＮＴ２に応じた
割込み処理要求フラグが“１″にセットされ、割込み制
御信号１７−１．１７−２．・・・１７−ｎの内の１７
−２のみが活性化する。割込み要求信号１７−２は、割
込みコード発生回路１１、レジスタバンク選択制御回路
１２に供給される。割込みコード発生回路１１では、割
込み制御信号１７−２により、割込みコード１５−２が
選ばれ、ＩＮＴ２に対応した割込みコードを発生し、Ｃ
ＰＵに供給する。また、レジスタバンク選択制御回路１
２では、バンク指定レジスタ１６−２が選ばれ、ＩＮＴ
２のレジスタバンク指定コードを発生する。ＩＮＴＯＩ
Ｏは、ＩＮＴ２が入力されると、割込み許可状態、およ
び、ＩＮＴ２の割込み優先順位を判定し、割込み許可状
態であり、かつ、現在実行中の処理より優先順位が高い
と判定ｌまた場合、ＣＰＵ２０に対して、割込み受付は
信号４１を活性化する。また、割込み受付は信号４１の
付勢によって、レジスタバンク指定レジスタ１６−２の
レジスタバンク指定コードがＲ，Ｂ２３へ、割込みコー
ド１５−２が割込みソースレジスタ１４にそれぞれラッ
チされる。割込みソースレジスタ１４は、次の割込み要
求が受付けられるまで、処理中の割込みの割込みコード
を保持する。
割込み処理要求フラグが“１″にセットされ、割込み制
御信号１７−１．１７−２．・・・１７−ｎの内の１７
−２のみが活性化する。割込み要求信号１７−２は、割
込みコード発生回路１１、レジスタバンク選択制御回路
１２に供給される。割込みコード発生回路１１では、割
込み制御信号１７−２により、割込みコード１５−２が
選ばれ、ＩＮＴ２に対応した割込みコードを発生し、Ｃ
ＰＵに供給する。また、レジスタバンク選択制御回路１
２では、バンク指定レジスタ１６−２が選ばれ、ＩＮＴ
２のレジスタバンク指定コードを発生する。ＩＮＴＯＩ
Ｏは、ＩＮＴ２が入力されると、割込み許可状態、およ
び、ＩＮＴ２の割込み優先順位を判定し、割込み許可状
態であり、かつ、現在実行中の処理より優先順位が高い
と判定ｌまた場合、ＣＰＵ２０に対して、割込み受付は
信号４１を活性化する。また、割込み受付は信号４１の
付勢によって、レジスタバンク指定レジスタ１６−２の
レジスタバンク指定コードがＲ，Ｂ２３へ、割込みコー
ド１５−２が割込みソースレジスタ１４にそれぞれラッ
チされる。割込みソースレジスタ１４は、次の割込み要
求が受付けられるまで、処理中の割込みの割込みコード
を保持する。
次に、割込み受付は信号４１が入力されたときのＣＰＵ
２０の動作について説明する。まず、割込み受付は形態
が、ベクタ割込み形態である場合、ＣＰＵは、割込みコ
ード１５−２に基づいて割込み処理プログラムの開始番
地を生成Ｉまた後、ＩＮＴＯＩＯに対して割込み応答信
号４４を発信し、割込み要求フラグを０”にリセ、トシ
て、割込み処理を開始する。割込み要求フラグのリセッ
トにより他の割込み要求信号は受付は可能となるが、割
込み受付は信号４１は割込み禁止状態であるため付勢さ
れない。プログラムにより割込み許可状態にすると、他
の割込み要求信号の状態により活性化される。
２０の動作について説明する。まず、割込み受付は形態
が、ベクタ割込み形態である場合、ＣＰＵは、割込みコ
ード１５−２に基づいて割込み処理プログラムの開始番
地を生成Ｉまた後、ＩＮＴＯＩＯに対して割込み応答信
号４４を発信し、割込み要求フラグを０”にリセ、トシ
て、割込み処理を開始する。割込み要求フラグのリセッ
トにより他の割込み要求信号は受付は可能となるが、割
込み受付は信号４１は割込み禁止状態であるため付勢さ
れない。プログラムにより割込み許可状態にすると、他
の割込み要求信号の状態により活性化される。
レジスタバンク切替え割込み形態である場合、割込み受
付は信号４１により、ＲＢ２３に起動された割込み要求
のバンク指定コードが格納され、所定のレジスタバンク
に切替えられているので、ＣＰＵ２０は切替えられたレ
ジスタバンクの退避領域にＰＣ２１、ＰＳ’ｖＶ２２を
退避すると共に、切替えられたレジスタバンクにあらか
じめ設定されている割込みプログラム開始番地をＰＣ２
１に設定した後、ＴＮＴＣＩＯに対して割込み応答信号
４４を発信１〜、割込み要求フラグを“０″にリセット
して割込み処理を開始する。ベクタ割込みと同様、割込
み要求フラグのリセットにより他の割込み要求信号は受
付は可能となるが、割込＾受付は信号４１は割込み禁止
状態であるため付勢されない。プログラムにより割込み
許可状態にすると、他の割込み要求信号の状態により活
性化される。割込みプログラム開始番地としてあらかじ
め指定されている番地は、各レジスタバンクあたり１つ
しか設定できないので複数の割込みが同一のレジスタバ
ンクを使用する場合には、割込み処理プログラムの中で
割込みソースレジスタを判別して、各割込み処理へ分岐
する。例えば、第３図のフローチャートに示すように、
まず、割込みソースレジスタ１４の値を汎用レジスタに
読み出す命令を実行する。この命令を実行すると、読み
出し信号４２が発生して、割込みソースレジスタ１４の
値がデータバス５１に出力され、データバス５１の内容
が汎用レジスタに格納される。割込みソースレジスタ１
４には割込み処理プログラムを実行している割込み要求
に対応したコードが必ず格納されているので汎用レジス
タの値を判断して実行中の割込み処理の割込み要求を識
別するゆその後、割込み要求に応じた処理の開始アドレ
スヘ分岐すれば、各別込み要求毎に、処理を開始するこ
とができる。
付は信号４１により、ＲＢ２３に起動された割込み要求
のバンク指定コードが格納され、所定のレジスタバンク
に切替えられているので、ＣＰＵ２０は切替えられたレ
ジスタバンクの退避領域にＰＣ２１、ＰＳ’ｖＶ２２を
退避すると共に、切替えられたレジスタバンクにあらか
じめ設定されている割込みプログラム開始番地をＰＣ２
１に設定した後、ＴＮＴＣＩＯに対して割込み応答信号
４４を発信１〜、割込み要求フラグを“０″にリセット
して割込み処理を開始する。ベクタ割込みと同様、割込
み要求フラグのリセットにより他の割込み要求信号は受
付は可能となるが、割込＾受付は信号４１は割込み禁止
状態であるため付勢されない。プログラムにより割込み
許可状態にすると、他の割込み要求信号の状態により活
性化される。割込みプログラム開始番地としてあらかじ
め指定されている番地は、各レジスタバンクあたり１つ
しか設定できないので複数の割込みが同一のレジスタバ
ンクを使用する場合には、割込み処理プログラムの中で
割込みソースレジスタを判別して、各割込み処理へ分岐
する。例えば、第３図のフローチャートに示すように、
まず、割込みソースレジスタ１４の値を汎用レジスタに
読み出す命令を実行する。この命令を実行すると、読み
出し信号４２が発生して、割込みソースレジスタ１４の
値がデータバス５１に出力され、データバス５１の内容
が汎用レジスタに格納される。割込みソースレジスタ１
４には割込み処理プログラムを実行している割込み要求
に対応したコードが必ず格納されているので汎用レジス
タの値を判断して実行中の割込み処理の割込み要求を識
別するゆその後、割込み要求に応じた処理の開始アドレ
スヘ分岐すれば、各別込み要求毎に、処理を開始するこ
とができる。
次に、本発明の他の実施例について説明する。
システム構成は第１図と同じである。割込受付は信号４
１により、レジスタバンク切替え割込みが起動されると
、レジスタバンク指定コードがレジスタバンク選択制御
回路１２により生成され、ＲＢ２３に格納される。これ
により、レジスタバンク２４の中から割込み処理で使用
するレジスタバンクが選択される。選択されたレジスタ
バンクにはあらかじめ割込みプログラム開始番地が設定
されているが、この設定値は、割込みソースレジスタ１
４に格納されている割込み要求信号に対応した割込みコ
ードと加算され、ＰＣ２１に設定される。例えば、割込
みコードを１．２．３とし、第４図に示すように、プロ
グラムメモリ３０のメモリアドレスｐｃ’ ＋ｌ、ｐｃ
’ ＋２．ｐｃ’ ＋３に、それぞれ、［割込プログラ
ム処理１開始アドレスへの分岐命令コ、〔割込プログラ
ム処理２開始アドレスへの分岐命令コ、［割込プ四グラ
ム処理３開始アドレスへの分岐命令］を格納しておくこ
とにより、各別込み要求に応じた処理を開始することが
できる。
１により、レジスタバンク切替え割込みが起動されると
、レジスタバンク指定コードがレジスタバンク選択制御
回路１２により生成され、ＲＢ２３に格納される。これ
により、レジスタバンク２４の中から割込み処理で使用
するレジスタバンクが選択される。選択されたレジスタ
バンクにはあらかじめ割込みプログラム開始番地が設定
されているが、この設定値は、割込みソースレジスタ１
４に格納されている割込み要求信号に対応した割込みコ
ードと加算され、ＰＣ２１に設定される。例えば、割込
みコードを１．２．３とし、第４図に示すように、プロ
グラムメモリ３０のメモリアドレスｐｃ’ ＋ｌ、ｐｃ
’ ＋２．ｐｃ’ ＋３に、それぞれ、［割込プログラ
ム処理１開始アドレスへの分岐命令コ、〔割込プログラ
ム処理２開始アドレスへの分岐命令コ、［割込プ四グラ
ム処理３開始アドレスへの分岐命令］を格納しておくこ
とにより、各別込み要求に応じた処理を開始することが
できる。
したがって、割込み処理プログラムにおいて、割込みコ
ードを判別して各別込み要求に応じた処理に分岐する処
理を行なう必要がない。
ードを判別して各別込み要求に応じた処理に分岐する処
理を行なう必要がない。
以上説明したように、本発明は、起動された割込み処理
の割込みソースを示す割込みコードを格納し、ＣＰＵか
らの命令操作により読み出し可能な割込みソースレジス
タを設け、割込み処理プログラム内で割込みソースレジ
スタを読み出すことによって割込み要求を識別できるよ
うにしたもので、これにより、レジスタバンクの物理的
な制約のために複数の割込み要求を同一のレジスタバン
クに割当てた場合にも、ベクタ割込み処理方式より動作
効率の非常に優れているレジスタバンク割込みを複数の
割込み要求に対して適用することができる。
の割込みソースを示す割込みコードを格納し、ＣＰＵか
らの命令操作により読み出し可能な割込みソースレジス
タを設け、割込み処理プログラム内で割込みソースレジ
スタを読み出すことによって割込み要求を識別できるよ
うにしたもので、これにより、レジスタバンクの物理的
な制約のために複数の割込み要求を同一のレジスタバン
クに割当てた場合にも、ベクタ割込み処理方式より動作
効率の非常に優れているレジスタバンク割込みを複数の
割込み要求に対して適用することができる。
第１図は本発明の一実施例のデータ処理装置のブロック
構成図、第２図はレジスタバンクの詳細図、第３図は本
実施例の割込み処理プログラムのフローチャート、第４
図は他の実施例のプログラムメモリ内のデータ格納図、
第５図は従来のデータ処理装置のブロック構成図である
。 １０・・・・・・優先順位制御回路（ＩＮＴＯ）、１１
・・・・・・割込みコード発生回路、１２・・・・・・
レジスタバンク選択制御回路、１４・・・・・・割込み
ソースレジスタ、１５−１．１５−２．１５−３．１５
−ｎ・・・・・・割込みコード、１６−１．１６−２．
１６−３．１６−ｎ・・・・・・バンク指定レジスタ、
１７−１．１７−２、１７−３．１７−ｎ・・・・・・
割込み制御信号、２０・・・・・・中央処理実行部（Ｃ
ＰＵ）、２１・旧・・プログラムカウンタ（Ｐ Ｃ’）
、２２・・・・・・プログラム状態レジスタ（ＰＳＷ）
、２３・・・・・・レジスタバンク指定レジスタ（ＲＢ
）、２４・・・・・・データメモリ、２５・・・・・・
スタックポインタ、２６・・・・・・アドレスデコーダ
、２７・・・・・・アドレスデコーダ、３ｏ・・団・プ
ログラムメモリ、４０−１．４０−２．４０−３．４０
−ｎ・・・・・・割込み要求信号、４１・・・・・・割
込み受付は信号、４２・・・・・・読み出し信号、４４
・・・・・・割込み応答信号、４５・・・・・・書込み
信号、５０・・・・・・アドレスバス、５１・・・・・
・データバス、１１０・・・・・・割込み制御部、１１
１・・・・・・割込みコード発生回路、１１２・・・・
・・レジスタバンク選択制御回路、１２０・・・・・・
中央処理実行部ＣＰＵ）、１２１・・・・・・プログラ
ムカウンタＣＰＣ’）、１２２・・・・・・プログラム
状態レジスタ（ＰＳＷ）、１２３・・・・・・レジスタ
バンク指定レジスタ（ＲＢ）、１２４・・・・・・デー
タメモリ、１２５・・・・・・スタックポインタ、１３
０・・・・・・プログラムメモリ、１４０−１，１４０
−２，１４０−３・・・・・・割込み要求信号、１４１
・・・・・・割込み受付は信号、１４２，１４３・・・
・・・読み出し信号。 代理人 弁理士 内 原 晋 筋５図
構成図、第２図はレジスタバンクの詳細図、第３図は本
実施例の割込み処理プログラムのフローチャート、第４
図は他の実施例のプログラムメモリ内のデータ格納図、
第５図は従来のデータ処理装置のブロック構成図である
。 １０・・・・・・優先順位制御回路（ＩＮＴＯ）、１１
・・・・・・割込みコード発生回路、１２・・・・・・
レジスタバンク選択制御回路、１４・・・・・・割込み
ソースレジスタ、１５−１．１５−２．１５−３．１５
−ｎ・・・・・・割込みコード、１６−１．１６−２．
１６−３．１６−ｎ・・・・・・バンク指定レジスタ、
１７−１．１７−２、１７−３．１７−ｎ・・・・・・
割込み制御信号、２０・・・・・・中央処理実行部（Ｃ
ＰＵ）、２１・旧・・プログラムカウンタ（Ｐ Ｃ’）
、２２・・・・・・プログラム状態レジスタ（ＰＳＷ）
、２３・・・・・・レジスタバンク指定レジスタ（ＲＢ
）、２４・・・・・・データメモリ、２５・・・・・・
スタックポインタ、２６・・・・・・アドレスデコーダ
、２７・・・・・・アドレスデコーダ、３ｏ・・団・プ
ログラムメモリ、４０−１．４０−２．４０−３．４０
−ｎ・・・・・・割込み要求信号、４１・・・・・・割
込み受付は信号、４２・・・・・・読み出し信号、４４
・・・・・・割込み応答信号、４５・・・・・・書込み
信号、５０・・・・・・アドレスバス、５１・・・・・
・データバス、１１０・・・・・・割込み制御部、１１
１・・・・・・割込みコード発生回路、１１２・・・・
・・レジスタバンク選択制御回路、１２０・・・・・・
中央処理実行部ＣＰＵ）、１２１・・・・・・プログラ
ムカウンタＣＰＣ’）、１２２・・・・・・プログラム
状態レジスタ（ＰＳＷ）、１２３・・・・・・レジスタ
バンク指定レジスタ（ＲＢ）、１２４・・・・・・デー
タメモリ、１２５・・・・・・スタックポインタ、１３
０・・・・・・プログラムメモリ、１４０−１，１４０
−２，１４０−３・・・・・・割込み要求信号、１４１
・・・・・・割込み受付は信号、１４２，１４３・・・
・・・読み出し信号。 代理人 弁理士 内 原 晋 筋５図
Claims (1)
- 中央処理装置が処理に使用する複数の汎用レジスタセッ
トと、割込み要求信号に対応した割込み受付け信号に連
動して所定の汎用レジスタセットに切替え割込み処理プ
ログラムを起動する割込み制御手段と、割込み要求信号
が発生したときに、割込み要求に対応した割込みコード
を発生する手段と、割込み処理が受付けられてから次の
割込み処理受付けられるまでの間、前記割込みコードを
保持する記憶手段と、該記憶手段の内容に従い前記割込
み処理プログラムの開始番地を制御する手段とを有する
ことを特徴とするデータ処理装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63298517A JPH0795277B2 (ja) | 1988-11-25 | 1988-11-25 | データ処理装置 |
| US07/441,146 US5155853A (en) | 1988-11-25 | 1989-11-27 | Data processor operating in a vector interrupt mode and register bank switching mode with selected bank for interrupt processing |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63298517A JPH0795277B2 (ja) | 1988-11-25 | 1988-11-25 | データ処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02144630A true JPH02144630A (ja) | 1990-06-04 |
| JPH0795277B2 JPH0795277B2 (ja) | 1995-10-11 |
Family
ID=17860746
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63298517A Expired - Fee Related JPH0795277B2 (ja) | 1988-11-25 | 1988-11-25 | データ処理装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5155853A (ja) |
| JP (1) | JPH0795277B2 (ja) |
Families Citing this family (33)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1991010195A1 (en) * | 1990-01-05 | 1991-07-11 | Sun Microsystems, Inc. | High speed active bus |
| US5613128A (en) * | 1990-12-21 | 1997-03-18 | Intel Corporation | Programmable multi-processor interrupt controller system with a processor integrated local interrupt controller |
| JPH04242433A (ja) * | 1991-01-17 | 1992-08-31 | Nec Corp | マイクロプロセッサ |
| FR2680591B1 (fr) * | 1991-08-22 | 1996-01-26 | Telemecanique | Controleur d'interruption programmable, systeme interruptif et procede de controle d'interruption. |
| US5557766A (en) * | 1991-10-21 | 1996-09-17 | Kabushiki Kaisha Toshiba | High-speed processor for handling multiple interrupts utilizing an exclusive-use bus and current and previous bank pointers to specify a return bank |
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| JPH0877021A (ja) * | 1994-09-01 | 1996-03-22 | Fujitsu Ltd | 割込処理装置および方法 |
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-
1988
- 1988-11-25 JP JP63298517A patent/JPH0795277B2/ja not_active Expired - Fee Related
-
1989
- 1989-11-27 US US07/441,146 patent/US5155853A/en not_active Expired - Lifetime
Patent Citations (3)
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Also Published As
| Publication number | Publication date |
|---|---|
| US5155853A (en) | 1992-10-13 |
| JPH0795277B2 (ja) | 1995-10-11 |
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Legal Events
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|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |