JPS636637A - メモリ切替装置 - Google Patents
メモリ切替装置Info
- Publication number
- JPS636637A JPS636637A JP61150439A JP15043986A JPS636637A JP S636637 A JPS636637 A JP S636637A JP 61150439 A JP61150439 A JP 61150439A JP 15043986 A JP15043986 A JP 15043986A JP S636637 A JPS636637 A JP S636637A
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- JP
- Japan
- Prior art keywords
- subroutine
- address
- memory
- main program
- chip
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明は主プログラム実行からサブルーチン実行に移る
際にサブルーチンプログラムを記憶するメモリへの切替
を行なうメモリ切替装置に関する。
際にサブルーチンプログラムを記憶するメモリへの切替
を行なうメモリ切替装置に関する。
（従来の技術〉
マイクロコンピュータ等には、所定の処理を実行するに
当たって主プログラムとサブルーチンのプログラムとが
予め記憶されており、処理の際は第４図に示すように主
プログラムを実行している途中でサブルーチンを実行す
るときは、このサブルーチンのプログラムを読み出して
サブルーチンを実行し、そしてこのサブルーチン実行が
終了すると再び主プログラム実行に移っている。ところ
で、主プログラムと各サブルーチンとのプログラムはそ
れぞれ別々のチップメモリ等に記憶されているので、サ
ブルーチン実行に移る際にＣＰＵ（中央処理装置）は読
み出すチップメモリを変更しなければならない。このよ
うにチップメモリを変更する際、ＣＰＵはサブルーチン
の記憶されているチップメモリのチップセレクトやその
チップメモリにおいてサブルーチンの記憶しているアド
レスを発してサブルーチンのプログラムを読み出すこと
になる。
当たって主プログラムとサブルーチンのプログラムとが
予め記憶されており、処理の際は第４図に示すように主
プログラムを実行している途中でサブルーチンを実行す
るときは、このサブルーチンのプログラムを読み出して
サブルーチンを実行し、そしてこのサブルーチン実行が
終了すると再び主プログラム実行に移っている。ところ
で、主プログラムと各サブルーチンとのプログラムはそ
れぞれ別々のチップメモリ等に記憶されているので、サ
ブルーチン実行に移る際にＣＰＵ（中央処理装置）は読
み出すチップメモリを変更しなければならない。このよ
うにチップメモリを変更する際、ＣＰＵはサブルーチン
の記憶されているチップメモリのチップセレクトやその
チップメモリにおいてサブルーチンの記憶しているアド
レスを発してサブルーチンのプログラムを読み出すこと
になる。
一方、プログラマは上記処理内容をコーディングシート
に記載するが、主プログラムからサブルーチンへ移る処
理の記載は、サブルーチンの記憶されているチップメモ
リやサブルーチンの記憶されているアドレス等を記載す
ることになる。従って、サブルーチン処理が多くなると
、コーディングシートへの記載も時間が掛かり、−方、
実際の処理時間もサブルーチンのプログラム読み出しを
サブルーチン実行毎に行なわなければならず、処理の時
間が長くなってしまう。
に記載するが、主プログラムからサブルーチンへ移る処
理の記載は、サブルーチンの記憶されているチップメモ
リやサブルーチンの記憶されているアドレス等を記載す
ることになる。従って、サブルーチン処理が多くなると
、コーディングシートへの記載も時間が掛かり、−方、
実際の処理時間もサブルーチンのプログラム読み出しを
サブルーチン実行毎に行なわなければならず、処理の時
間が長くなってしまう。
（発明が解決しようとする問題点）
以上のようにサブルーチン処理が増えるとコーディング
シートへの記載も多くなるうえに処理時間全体が長くな
ってしまう。
シートへの記載も多くなるうえに処理時間全体が長くな
ってしまう。
そこで本発明は上記問題点を解決するために、サブルー
チンが多数有っても処理時間を短くできるメモリ切替装
置を提供することを目的とする。
チンが多数有っても処理時間を短くできるメモリ切替装
置を提供することを目的とする。
［発明の構成コ
（問題点を解決するための手段）
本発明は、主プログラム実行からサブルーチン実行に移
る際にサブルーチンを指定する固有アドレスを発すると
ともに主プログラムの戻りアドレスを発する中央処理装
置と、固有アドレスを受けて複数のチップメモリからサ
ブルーチンを記憶するチップメモリのチップセレクトお
よびサブルーチンアドレスを送出し、かつ戻りアドレス
を保持してサブルーチン終了時に主プログラムを記憶す
るチップメモリのチップセレクトを送出して戻りアドレ
スから主プログラムを実行させるメモリドライバ回路と
を備えて上記目的を達成しようとするメモリ切替′４装
置である。
る際にサブルーチンを指定する固有アドレスを発すると
ともに主プログラムの戻りアドレスを発する中央処理装
置と、固有アドレスを受けて複数のチップメモリからサ
ブルーチンを記憶するチップメモリのチップセレクトお
よびサブルーチンアドレスを送出し、かつ戻りアドレス
を保持してサブルーチン終了時に主プログラムを記憶す
るチップメモリのチップセレクトを送出して戻りアドレ
スから主プログラムを実行させるメモリドライバ回路と
を備えて上記目的を達成しようとするメモリ切替′４装
置である。
（作用）
このような手段を備えたことにより、主プログラム実行
からサブルーチン実行に移る際、中央処理装置から発せ
られる固有アドレスおよび土プログラムの戻りアドレス
を受けてメモリドライブ回路は複数のチップメモリから
サブルーチンを記憶するチップメモリをセレクトしてそ
のアドレスを読み出し、さらに戻りアドレスを保持して
サブルーチン終了時に主プログラムを記憶するチップメ
モリをセレクトして戻りアドレスから主プログラムを実
行させる。
からサブルーチン実行に移る際、中央処理装置から発せ
られる固有アドレスおよび土プログラムの戻りアドレス
を受けてメモリドライブ回路は複数のチップメモリから
サブルーチンを記憶するチップメモリをセレクトしてそ
のアドレスを読み出し、さらに戻りアドレスを保持して
サブルーチン終了時に主プログラムを記憶するチップメ
モリをセレクトして戻りアドレスから主プログラムを実
行させる。
（実施例）
以下、本発明の一実論例について図面を参照して説明す
る。
る。
第１図はメモリ切替装置の一実施例を示す構成図である
。中央処理装置（ＣＰＵ）１にはデータバス２およびリ
ード・ライト線３を介して各バンクメモリ（チップメモ
リ）４−１〜４−ｎが接続されている。このＣＰＵ１は
主プログラム実行からサブルーチン実行に移る際にサブ
ルーチンを指示する固有アドレスを発するとともに主プ
ログラムの戻りアドレスを発する機能を有するものであ
る。−方、アドレスバス５およびコントロールバス６に
はメモリドライバ回路７が接続されＣＰＵ１からの各指
令を受けるようになっている。このメモリドライバ回路
７は、ｃｐｕｉからの固有アドレスを受けて！！数のバ
ンクメモリ４−１〜４−ｎからサブルーチンを記憶する
チップメモリ４−１〜４−ｎのチップセレクトＣＰ１〜
ＣＰｎおよびサブルーチンの記憶領域を示すアドレスを
送出し、かつ戻りアドレスを保持してサブルーチン終了
時に主プログラムを記憶するバンクメモリ４−１〜４−
ｎのチップセレクトＣＰ１〜ＣＰｎを送出して戻りアド
レスから主プログラムを実行させる機能を有するもので
ある。具体的な構成例を第２図に示す。すなわち、アド
レスバス５にデコーダ８．９が接続され、−方のデコー
ダ８の出力がチップセレクトＣＰＩ〜ＣＰｎとなってそ
れぞれバンクメモリ４−１〜４−ｎに送られるようにな
っており、又他方のデコーダ９の出力が各バンクメモリ
４−１〜４−ｎ内のアドレスを示す信号となってセレク
ト回路１０に送られるようになっている。ざらに、アド
レスバス５にはレジスタ１１．１２が接続され、−方の
レジスタ１１の出力がチップセレクトとしてセレクト回
路１０に送られ、他方のレジスタ１２の出力が各バンク
メモリ４−１〜４−ｎ内のアドレスを示す信号となって
セレクト回路１０に送られるようになっている。このセ
レクト回路１０は主プログラムからサブルーチン実行に
移る際、コントロールバス６を伝わってくる制御信号（
セレクト信号）によりデコーダ９からのアドレス信号の
みをメモリ選択ライン１３に送出して各バンクメモリ４
−１〜４−ｎへ送り、かつサブルーチン実行が終了した
ときにデコーダ９からのアドレスをしゃ断してレジスタ
１１からのチップセレクトをセレクトライン１４に送る
とともにレジスタ１２からのアドレスをメモリ選択ライ
ン１３に送る機能を有するものである。
。中央処理装置（ＣＰＵ）１にはデータバス２およびリ
ード・ライト線３を介して各バンクメモリ（チップメモ
リ）４−１〜４−ｎが接続されている。このＣＰＵ１は
主プログラム実行からサブルーチン実行に移る際にサブ
ルーチンを指示する固有アドレスを発するとともに主プ
ログラムの戻りアドレスを発する機能を有するものであ
る。−方、アドレスバス５およびコントロールバス６に
はメモリドライバ回路７が接続されＣＰＵ１からの各指
令を受けるようになっている。このメモリドライバ回路
７は、ｃｐｕｉからの固有アドレスを受けて！！数のバ
ンクメモリ４−１〜４−ｎからサブルーチンを記憶する
チップメモリ４−１〜４−ｎのチップセレクトＣＰ１〜
ＣＰｎおよびサブルーチンの記憶領域を示すアドレスを
送出し、かつ戻りアドレスを保持してサブルーチン終了
時に主プログラムを記憶するバンクメモリ４−１〜４−
ｎのチップセレクトＣＰ１〜ＣＰｎを送出して戻りアド
レスから主プログラムを実行させる機能を有するもので
ある。具体的な構成例を第２図に示す。すなわち、アド
レスバス５にデコーダ８．９が接続され、−方のデコー
ダ８の出力がチップセレクトＣＰＩ〜ＣＰｎとなってそ
れぞれバンクメモリ４−１〜４−ｎに送られるようにな
っており、又他方のデコーダ９の出力が各バンクメモリ
４−１〜４−ｎ内のアドレスを示す信号となってセレク
ト回路１０に送られるようになっている。ざらに、アド
レスバス５にはレジスタ１１．１２が接続され、−方の
レジスタ１１の出力がチップセレクトとしてセレクト回
路１０に送られ、他方のレジスタ１２の出力が各バンク
メモリ４−１〜４−ｎ内のアドレスを示す信号となって
セレクト回路１０に送られるようになっている。このセ
レクト回路１０は主プログラムからサブルーチン実行に
移る際、コントロールバス６を伝わってくる制御信号（
セレクト信号）によりデコーダ９からのアドレス信号の
みをメモリ選択ライン１３に送出して各バンクメモリ４
−１〜４−ｎへ送り、かつサブルーチン実行が終了した
ときにデコーダ９からのアドレスをしゃ断してレジスタ
１１からのチップセレクトをセレクトライン１４に送る
とともにレジスタ１２からのアドレスをメモリ選択ライ
ン１３に送る機能を有するものである。
次に上記の如く構成された装置の作用について第３図に
示すメモリ切替フローチャートに従って説明する。ここ
で、主プログラムはバンクメモリ４−１に記憶され、又
サブルーチンはバンクメモリ４−２に記憶されている。
示すメモリ切替フローチャートに従って説明する。ここ
で、主プログラムはバンクメモリ４−１に記憶され、又
サブルーチンはバンクメモリ４−２に記憶されている。
そして、ｃｐｕ ｉはサブルーチンを読み出す場合、固
有アドレスとしてｒＡＪをアドレスバス５に発する。さ
て、ステップＳ１において初期処理が行われた後、ステ
ップＳ２において主プログラムの記憶されているバンク
メモリ４−１およびその記憶領域を示すアドレスをアド
レスバス５に発する。そうすると、デコーダ８はＣＰｌ
のみをハイレベルとするチップセレクトを送出し、デコ
ーダ９はバンクメモリ４−１において主プログラムを記
憶する１ｍのアドレスをセレクト回路１０へ送出する。
有アドレスとしてｒＡＪをアドレスバス５に発する。さ
て、ステップＳ１において初期処理が行われた後、ステ
ップＳ２において主プログラムの記憶されているバンク
メモリ４−１およびその記憶領域を示すアドレスをアド
レスバス５に発する。そうすると、デコーダ８はＣＰｌ
のみをハイレベルとするチップセレクトを送出し、デコ
ーダ９はバンクメモリ４−１において主プログラムを記
憶する１ｍのアドレスをセレクト回路１０へ送出する。
このとき、セレクト回路１０は一１１＠信号によりデコ
ーダ９からのアドレスのみを通過させる機能となってい
るので、このアドレスは各バンクメモリ４−１〜４−ｎ
に送られる。かくして、読み出し書込み可能なバンクメ
モリは４−１のみとなってＣＰＵＩはデータバス２を通
して主プログラムを読み出して所定の処理を実行する。
ーダ９からのアドレスのみを通過させる機能となってい
るので、このアドレスは各バンクメモリ４−１〜４−ｎ
に送られる。かくして、読み出し書込み可能なバンクメ
モリは４−１のみとなってＣＰＵＩはデータバス２を通
して主プログラムを読み出して所定の処理を実行する。
このように主プログラムを実行している途中、ステップ
Ｓ４での判断により固有アドレスを発する指示があって
主プログラムからサブルーチンを実行する場合、Ｃ’Ｐ
ＵＩはステップＳ５において固有アドレスｒＡＪをアド
レスバス５に発つし、続いて主プログラムを実行したＲ
１Ｒアドレスの次のアドレスつまり主プログラムを再び
実行するときの戻りアドレスをアドレスバス５に発する
。これにより、アドレスｒＡＪは各デコーダ８．９に送
られ、デコーダ８はこのアドレスｒＡＪを受けるとチッ
プセレクトＣＰ２のみをハイレベルとし、−方のデコー
ダ９はバンクメモリ４−２においサブルーチンの記憶さ
れている領域のアドレスをセレクト回路１０を通して各
バンクメモリ４−１４−ｎに送出する。また、続いて発
っせられた戻りアドレスは制御信号により作動して各レ
ジスタ１１．１２に送ら机て深持される。かくして、バ
ンクメモリ４−２のみが読み出し書き込み可能となって
ＣＰＵ１はサブルーチンを読み出してこのサブルーチン
に従った処理を実行する。このサブルーチンの処理が終
了したとステップＳ７において判断されると、次のステ
ップＳ８においてｃｐｕｉはセレクト回路１０に制御信
号を送出してセレクト回路１０を通過する信号を各レジ
スタ１１．１２側に切換える。これにより、レジスタ１
１から送出されるチップセレクトによりバンクメモリ４
−１が読み出し書き込み可能となり、さらにレジスタ１
２から送出されるアドレスがメモリ選択ライン１３に送
られてバンクメモリ４−１における主プログラムの戻り
アドレスが指定される。なお、このときデコーダ８は制
御信号により出力が禁止されている。これにより、ＣＰ
ｔＪ １は主プログラムを停止した戻りアドレスから引
き続いて実行する。
Ｓ４での判断により固有アドレスを発する指示があって
主プログラムからサブルーチンを実行する場合、Ｃ’Ｐ
ＵＩはステップＳ５において固有アドレスｒＡＪをアド
レスバス５に発つし、続いて主プログラムを実行したＲ
１Ｒアドレスの次のアドレスつまり主プログラムを再び
実行するときの戻りアドレスをアドレスバス５に発する
。これにより、アドレスｒＡＪは各デコーダ８．９に送
られ、デコーダ８はこのアドレスｒＡＪを受けるとチッ
プセレクトＣＰ２のみをハイレベルとし、−方のデコー
ダ９はバンクメモリ４−２においサブルーチンの記憶さ
れている領域のアドレスをセレクト回路１０を通して各
バンクメモリ４−１４−ｎに送出する。また、続いて発
っせられた戻りアドレスは制御信号により作動して各レ
ジスタ１１．１２に送ら机て深持される。かくして、バ
ンクメモリ４−２のみが読み出し書き込み可能となって
ＣＰＵ１はサブルーチンを読み出してこのサブルーチン
に従った処理を実行する。このサブルーチンの処理が終
了したとステップＳ７において判断されると、次のステ
ップＳ８においてｃｐｕｉはセレクト回路１０に制御信
号を送出してセレクト回路１０を通過する信号を各レジ
スタ１１．１２側に切換える。これにより、レジスタ１
１から送出されるチップセレクトによりバンクメモリ４
−１が読み出し書き込み可能となり、さらにレジスタ１
２から送出されるアドレスがメモリ選択ライン１３に送
られてバンクメモリ４−１における主プログラムの戻り
アドレスが指定される。なお、このときデコーダ８は制
御信号により出力が禁止されている。これにより、ＣＰ
ｔＪ １は主プログラムを停止した戻りアドレスから引
き続いて実行する。
このように上記一実施例においては、主プログラム実行
からサブルーチン実行に移る際、ＣＰＵ１から発せられ
る固有アドレス「ＡＪおよび戻りアドレスを受けてメモ
リドライブ回路７が各チップメモリ４−１〜４−ｎから
サブルーチンを記憶するチップメモリ４−２をセレクト
しかつそのアドレスを読み出し、さらに戻りアドレスを
保持してサブルーチン終了時に主プログラムを記憶する
チップメモリ４−１をセレクトして戻りアドレスから主
プログラムを実行させる構成としたので、固有アドレス
ｒＡＪを発するだけでサブルーチンの記憶しているアド
レスが指定されてサブルーチンの実行に即座に移ること
ができ無駄な９８理時間が無くなる。また、コーディン
グシートにサブル−チン実行に移る記載をする場合、固
有アドレス送出と記載するだけで済みプログラマの負担
も少なくなる。
からサブルーチン実行に移る際、ＣＰＵ１から発せられ
る固有アドレス「ＡＪおよび戻りアドレスを受けてメモ
リドライブ回路７が各チップメモリ４−１〜４−ｎから
サブルーチンを記憶するチップメモリ４−２をセレクト
しかつそのアドレスを読み出し、さらに戻りアドレスを
保持してサブルーチン終了時に主プログラムを記憶する
チップメモリ４−１をセレクトして戻りアドレスから主
プログラムを実行させる構成としたので、固有アドレス
ｒＡＪを発するだけでサブルーチンの記憶しているアド
レスが指定されてサブルーチンの実行に即座に移ること
ができ無駄な９８理時間が無くなる。また、コーディン
グシートにサブル−チン実行に移る記載をする場合、固
有アドレス送出と記載するだけで済みプログラマの負担
も少なくなる。
なお、本発明は上記一実施例に限定されるものでなくそ
の主旨を逸脱しない範囲で変形してもよい。例えば、多
数のサブルーチンが有る場合には、各サブルーチンを指
定する固有アドレスを設定し、この固定アドレスを受け
たデコーダ等からサブルーチンを記憶するチップメモリ
のチップセレクトおよびその記憶領域のアドレスを送出
する構成とすればよい。
の主旨を逸脱しない範囲で変形してもよい。例えば、多
数のサブルーチンが有る場合には、各サブルーチンを指
定する固有アドレスを設定し、この固定アドレスを受け
たデコーダ等からサブルーチンを記憶するチップメモリ
のチップセレクトおよびその記憶領域のアドレスを送出
する構成とすればよい。
［発明の効果１
以上詳記したように本発明によれば、サブルーチンが多
数有っても処理時間を定くできるメモリ切替装置を提供
できる。
数有っても処理時間を定くできるメモリ切替装置を提供
できる。
明装置のメモリ切替フローチャート、第４図はプログラ
ム凱理順序を示す模式図である。 １・・・ＣＰＵ、２・・・データバス、３・・・リード
・ライト線、４−１〜４−ｎ・・・バンクメモリ、５・
・・アドレスバス、６・・・コントロールバス、７・・
・メモリドライバ回路、８．９・・・デコーダ、１ｏ・
・・セレクト回路、１１．１２・・・レジスタ、１３・
・・メモリ２沢ライン、１４・・・セレクトライン。 出願人代理人 弁理士 鈴江武彦 第３図
ム凱理順序を示す模式図である。 １・・・ＣＰＵ、２・・・データバス、３・・・リード
・ライト線、４−１〜４−ｎ・・・バンクメモリ、５・
・・アドレスバス、６・・・コントロールバス、７・・
・メモリドライバ回路、８．９・・・デコーダ、１ｏ・
・・セレクト回路、１１．１２・・・レジスタ、１３・
・・メモリ２沢ライン、１４・・・セレクトライン。 出願人代理人 弁理士 鈴江武彦 第３図
Claims (1)
- 主プログラム実行からサブルーチン実行に移る際に前記
サブルーチンを指定する固有アドレスを発するとともに
前記主プログラムの戻りアドレスを発する中央処理装置
と、前記固有アドレスを受けて複数のチップメモリから
前記サブルーチンを記憶するチップメモリのチップセレ
クトおよびサブルーチンのアドレスを送出し、かつ前記
戻りアドレスを保持して前記サブルーチン終了時に前記
主プログラムを記憶するチップメモリのチップセレクト
を送出して前記戻りアドレスから前記主プログラムを実
行させるメモリドライバ回路とを具備したことを特徴と
するメモリ切替装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61150439A JPS636637A (ja) | 1986-06-26 | 1986-06-26 | メモリ切替装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61150439A JPS636637A (ja) | 1986-06-26 | 1986-06-26 | メモリ切替装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS636637A true JPS636637A (ja) | 1988-01-12 |
Family
ID=15496953
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61150439A Pending JPS636637A (ja) | 1986-06-26 | 1986-06-26 | メモリ切替装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS636637A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6798711B2 (en) * | 2002-03-19 | 2004-09-28 | Micron Technology, Inc. | Memory with address management |
| WO2015087551A1 (ja) | 2013-12-13 | 2015-06-18 | 新日鐵住金株式会社 | 鋼管の電気めっき装置 |
-
1986
- 1986-06-26 JP JP61150439A patent/JPS636637A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6798711B2 (en) * | 2002-03-19 | 2004-09-28 | Micron Technology, Inc. | Memory with address management |
| US7123541B2 (en) | 2002-03-19 | 2006-10-17 | Micron Technology Inc. | Memory with address management |
| US7372768B2 (en) | 2002-03-19 | 2008-05-13 | Micron Technology, Inc. | Memory with address management |
| WO2015087551A1 (ja) | 2013-12-13 | 2015-06-18 | 新日鐵住金株式会社 | 鋼管の電気めっき装置 |
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