CN1167947A

CN1167947A - 微型计算机

Info

Publication number: CN1167947A
Application number: CN97113146A
Authority: CN
Inventors: 永留俊秀
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 1996-05-24
Filing date: 1997-05-15
Publication date: 1997-12-17
Anticipated expiration: 2017-05-15
Also published as: TW425527B; EP0809189A2; EP0809189A3; KR100336152B1; EP0809189B1; JPH09311812A; CN1145106C; US6098164A; KR970076252A; DE69708752D1; DE69708752T2

Abstract

在此描述了本发明的一种微型计算机。该微型计算机包含存储器、外围电路和中央处理器，外围电路包括锁存要保持的数据以及输出锁存数据的电路和数据锁存信号产生电路;中央处理单元通过公用总线连接到存储器和外围电路，向公用总线输出规定该电路的地址信号和第一读控制信号，以访问该电路，以及向公用总线输出规定该存储器的地址信号和信号时间宽度比第一读控制信号短的第二读控制信号以访问存储器。

Description

微型计算机

本发明涉及一种具有中央处理单元(下文称为“CPU”)、存储器和外围功能单元等集成在半导体基片上的微型计算机。本发明尤其涉及一种提供访问存储器映射I/O型微型计算机的外围功能单元的技术，其中存储器和外围功能单元设置在同一个地址空间上。

传统的微型计算机是一种在单片半导体基片上形成有CPU、包含只读存储器(下文称为“ROM”)和随机存取存储器(下文称为“RAM”)的存储器以及具有计时器、模数(下文称为“A/D”)转换器、并行输入/输出部分、串行输入/输出部分等的外围功能单元的微型计算机。这种微型计算机称为“单片微型计算机”。CPU、存储器和外围功能单元通过地址总线、数据总线和对它们共用的控制总线相互电连接到。CPU、存储器和外围功能单元设置在同一地址空间内，提供所谓的存储器映射I/O型地址系统。

在这种类型的存储器映射I/O型微型计算机中，用与访问存储器所用的相同的存储器访问指令来读/写访问外围功能单元.而且，该微型计算机还以与提供给存储器的相同的定时启动。

本发明的一个目的在于提供一种能以适当的定时从快速启动的外围功能单元中读取数据的微型计算机。

本发明的另一个目的在于提供一种即使连接了大量的外围功能单元也不会影响存储器存取速度的微型计算机。

根据本发明的一个方面，为了实现上述目的，提供了一种微型计算机，它包含：

存储器；

外围电路，包括其状态改变快、并响应于数据锁存信号由其内的电路锁存要保持的数据以及响应于第一读控制信号从其输出锁存的数据的电路和提供第一读控制信号以产生信号时间宽度比第一读取控制信号窄的数据锁存信号的数据锁存信号产生电路；以及

通过公用总线连接到存储器和外围电路的中央处理单元，用于向公用总线输出规定该电路的地址信号和第一读取控制信号以访问该电路，向公用总线输出规定该存储器的地址信号和信号宽度比第一读控制信号窄的第二读控制信号以访问存储器。

上面简述了本申请各种发明中典型的一个发明。然而，本申请的各种发明和这些发明的具体构造可以从下面的描述中了解到。

虽然，说明书以特别指出并清楚地要求了与本发明有关的主题的权利要求书来结束，但可以相信，从下面结合附图的描述，可以更好地理解本发明、本发明的目的和特征以及其它目的、特征和优点。

图1是根据本发明的一个实施例的微型计算机的结构图；

图2是访问时间延长器的结构图；

图3是读锁存产生器的结构图；以及

图4是计时器32读操作的描述图。

下面将结合附图描述本发明的一个较佳实施例。

图1是根据本发明的一个实施例的微型计算机的示意性结构图。

本微型计算机包含CPU10、存储器20、外围功能单元30。公用总线40在CPU10、存储器20和外围功能单元30之间连接。CPU10用作微型计算机的中央逻辑单元。CPU10具有系统控制器、计算或算术单元、寄存器单元、算术控制器、公用总线控制器等，所有这些在图中都没有示出。CPU10的电路根据基于存储在存储器20内的程序的存储器访问指令进行数字处理，例如完成定址、读写数据、对数据进行算术运算、指令排序等。CPU10具有访问时间延长装置(例如，访问时间延长器)11。访问时间延长器11的作用是产生读控制信号RDW和写控制信号WRW，以延长或延伸对外围功能单元30的访问时间。

存储器20具有ROM21和RAM22。ROM21为只读存储器。ROM21总是能保持写入其内的数据，无论电源打开还是关闭，它用于存储包括存储器访问指令的程序和固定的数据。RAM22为随机存取存储器。当电源关闭时，RAM22内保持的内容会消失。RAM22常用作暂时存储或处理数据的地方。

外围功能单元30具有分隔装置(例如，缓冲放大器)31，用于把外围功能单元30的内电路连接到公用总线40上。缓冲放大器31用作断开外围功能单元30的负载(从CPU10侧和存储器20侧看)的电路。缓冲放大器3 1包括放大器31a、31b……，分别用于放大CPU10通过总线40提供的信号，并把放大后的信号提供给设置在外围功能单元30内的输入/输出部分，以及分别放大外围功能单元30的放大输入/输出部分输出的信号，并把它们输出至CPU10。每个放大器31a、31b……都由两级连接的反相器组成，这是一种例子。诸如计时器32、A/D转换器33、并行输入/输出部分34、串行输入/输出部分35等输入/输出部分电连接到缓冲放大器31上。

计时器32进行计时。计时器32根据数据保持或锁存信号(例如读锁存信号)RDL在其内保持有关计时的数据。而且，计时器32响应于读控制信号RDW读取保持在其内的时间数据。每个A/D转换器33或者类似装置把信号与外界交换。即，每个A/D转换器33或类似装置响应于写控制信号WRW和读控制信号RDW向外界输出信号，或从外界输入信号。

外围功能单元30具有数据锁存信号产生装置(例如读锁存产生器36)。读锁存产生器36产生读锁存信号RDL，用于指令例如外围功能单元30的具有快操作速度的计时器32保持或锁存数据，以便以适当的定时读取数据。读锁存产生器36的输出端电连接到计时器32上。

公用总线40包含地址总线41、数据总线42和控制总线43。地址总线41是一根用于从CPU10向存储器20和外围功能单元30传输规定读或写地址的地址信号ADR的公用信号线。数据总线42是一根用于把数据信号DATA从CPU传送到存储器20或外围功能单元30和从存储器20或外转功能单元30传送到CPU10的公用信号线。控制总线43是一根用于使CPU10能控制例如它从存储器20和外围功能单元30读数据和把数据写入存储器20和外围功能单元30的公用信号线。控制总线43由传送读控制信号RD和读控制信号RDW的读控制线43a、传送写控制信号WR和写控制信号WRW的写控制线43b以及传输时钟信号CLK和其它控制信号的控制线43c组成。

图2是图1所示的访问时间延长器11的一个例子的结构图。

访问时间延长器11具有三比特D型(延迟型)触发器(下面称为“FF”)12。设置在CPU10内的内部总线的三比特连接或输入到FF12的输入端D0、D1和D2。而且，控制信号AA输入到FF12的时钟端CK。FF12的输出端Q0、Q1和Q2分别电连接到“与”门13a、13b和13c的一个输入端。“与”门1 3a至13c的另一个输入端电连接到读控制线43a。“与”门13a至13c的输出端电连接到递降计数器14的与它们相应的输入端D0、D1和D2。当提供给递降计数器14的输出端Q0至Q2的值达到“0”时，递降计数器14读出输入到输入端D0至D2的信号。递降计数器14与输入至时钟端CK的时钟信号CLK的上升沿同步逐一地把读取值递降计数，并把它们输出到输出端Q0至Q2。递降计数器14输出端Q0、Q1和Q2电连接到有三输入端的“或”门15的与它们相应的输入端。

现在描述访问时间延长器11的作用。

在程序的起始部分，例如把数字值“3”事先提供给FF12的每个输入端D0至D2。FF12响应于输入的控制信号AA捕获或取得数字值“3”，并把它从输出端Q0至Q2输出。当输入了读控制信号RD时(即当“与”门13a至13c的输入端为“高”电平时)，FF12的输出信号通过与它们相应的“与”门13a至13c，然后提供给递降计数器14中与经们相应的输入端D0至D2。分别给递降计数器14的输入端D0至D2提供数字值“0”，一直到输入读控制信号RD前的瞬间。而且，提供给输出端Q0至Q2的值也为“0”。因此，当响应读控制信号RD向递降计数器14的输入端D0至D2分别提供数字值“3”时，把数字值“3”读入到递降计数器14。此后，与时钟信号CLK的上升沿同步，分别把读数字值“3”减1。电连接到递降计数器14的输出端Q0至A2的“或”门15输出的信号保持在高电平上，一直到递降计数器14的输出值达到“0”。即，访问时间延长器11输出的读控制信号RDW的信号时间宽度比读控制信号RD长，其信号时间宽度为“或”门15的三(设置给FF12的值)个时钟周期。

图3是图1所示的读锁存产生器36的一个例子的结构图。

读锁存产生器36具有一个FF36a。读控制信号RDW输入到FF36a的输入端D。时钟信号CLK输入到FF36a的时钟端CK。FF36a的反相输出端Q/电连接到“与”门36b的一个输入端。读控制信号RDW输入到“与”门36b的另一个输入端。

读锁存产生器36的作用如下：

把读控制信号RDW输入到FF36a的输入端。当读控制信号RDW与时钟信号CLK的上升沿同步变为“高”电平时，在延迟一个时钟周期后， FF36a的反相输出端Q/从“高”电平变为“低”电平。因此，从“与”门36b的输出端输出信号时间宽度为一个时钟周期的读锁存信号RDL。

下面以下面所示的两个部分(I)和(II)来描述图1所示的微型计算机的访问操作。

(I)对存储器的访问操作：

当CPU10读取存储器20的数据时，CPU10向地址总线41输出规定要访问的存储器20地址的地址信号ADR。而且CPU10还向读控制线43a输出读控制信号RD。当检测到地址信号ADR规定的地址时，根据读控制信号RD从存储器20读取存储在相应地址内的值，然后把该值输出给数据总线42。

另一方面，当CPU10对存储器20写数据时，CPU10向地址总线41输出规定要访问的存储器20的地址的地址信号ADR。而且，CPU10把数据信号DATA输出到数据总线42上。再者，CPU10还把写控制信号WR输出至写控制信号线43b上。在存储器20内，把数据信号DATA写入到地址信号ADR规定的地址。

外围功能单元30的各输入/输出部分通过缓冲放大器31分别连接到地址总线41、数据总线42、读控制线43a和写控制线43b。由于诸如计时器32等输入/输出部分以及设置在外围功能单元30内的类似装置存在的负载由缓冲放大器3 1与公用总线40隔开，所以电连接到CPU和存储器20上的公用总线40上的负载减少了。因此，CPU10能以原始的速度访问存储器20而不受外围功能单元30的影响。

(II)对外围功能单元的访问操作：

图4是描述图1所示的CPU读取计时器32时间的时序图。

计时器32用作与时钟信号CLK的上升沿同步地进行计时。

在图4所示的时间t1，CPU10向地址总线41输出规定计时器32的地址信号ADR，以读取计时器32计时的时间。

在时间t2，CPU10与时钟信号CLK的上升沿同步地输出经延长的读控制信号RDW。在时间t2，与时钟信号CLK的上升沿同步，计时器32的计时结果变为“N”。另一方面，在从时间t2起计时的一个时钟周期期间，产生一个读锁存信号RDL，从读锁存产生器36输出。把读锁存信号RDL提供给计时器32。在计时器32内，根据读锁存信号RDL把对应于该时刻计时结果的数据“N”作为输出数据锁存。接着，把对应于计时结果的锁存数据“N”输出给数据总线42。

CPU10根据读控制信号RDW读取数据总线42输出的数据“N”。

读控制信号RDW和写控制信号WRW用于在读锁存信号RDL非使用的时刻访问外围功能单元30的各输入/输出部分。在这种情况下的访问操作除了读和写操作延迟了延长的时间外，基本上与对存储器的访问操作相似。由于在延长的时间内确定了公用总线40上的信号，所以可以可靠地进行读和写操作。

因此，根据本实施例的微计算机可以带来下面优点(1)至(4)。

(1)访问时间延长器11使得外围功能单元30的读控制信号RDW和写控制信号WRW的信号时间宽度或间隔大于访问存储器20的读控制信号RD和写控制信号WR的信号时间宽度。因此，即使访问速度减慢，仍可以可靠地访问外围功能单元。

(2)由于访问时间延长器11可以使FF12任意地设置读控制信号RDW的信号时间宽度，所以可以设置适合于外围功能单元30标度的访问时间。

(3)由于外围功能单元30的各输入/输出部分通过缓冲放大器3 1电连接到公用总线40上，并且外围功能单元30的负载在访问存储器后与公用总线40断开，所以对存储器的访问速度不受外围功能单元30的标度的限制。

(4)由于快速启动的计时器32根据读锁存产生器36产生的读锁存信号RDL以适当的定时保持数据，所以即使计时器32的访问速度受到限制，仍可以读取到以适当定时保持的正确的数据。

本发明并不受上述描述的实施例的限制，对其可以进行各种变化。

下面作为例子将解释变动(a)至(d)。

(a)图2所示的访问时间延长器11包含FF12、“与”门12a至12c和递降计数器14。但，如果访问时间延长器11为产生信号时间宽度比读控制信号RD和写控制信号WR长的信号的电路，则可以使用任意电路结构。

(b)在本实施中，缓冲放大器31用于把外围功能单元30的负载与公用总线40分开。然而，例如，也可采用根据读控制信号RDW和写控制信号WRW来控制外围功能单元30与公用总线40之间的电连接状态的结构。

(c)图4所示的读锁存产生器36包含FF36a和“与”门36b。但，如果把输出信号时间宽度比读控制信号RDW短的信号的电路用作读锁存产生器36，则任意结构都是适用的。

(d)使用读锁存产生器36输出的读锁存信号RDL不必限制在计时器32。读锁存信号RDL可以用于保持输入/输出部分的状态变化快速，例如，轮询模式串行数据输入/输出部分或者类似部分，以读取正确的数据。

虽然已参照所示的的实施例描述的本发明，但该描述并不构成限制。对于本技术领域的熟练人员来说，参照了该描述，对所示实施例的各种改动都明显的。因此，打算用所附的权利要求书来覆盖落入本发明实际范围内的这种变动或实施例。

Claims

1、一种微型计算机，包含：

存储器；

外围电路，包括其状态改变快的电路，所述电路响应于数据锁存信号由其内的电路锁存要保持的数据，并响应于第一读控制信号从其输出锁存的数据，还包含提供有第一读控制信号以产生信号时间宽度比第一读控制信号短的数据锁存信号的数据锁存信号产生电路；以及

通过公用总线连接到所述存储器和所述外围电路的中央处理单元，所述中央处理单元向所述公用总线输出规定所述电路的地址信号和第一读控制信号以访问所述电路，向公用总线输出规定所述存储器的地址信号以及信号宽度比第一读控制信号短的第二读控制信号以访问所述存储器。

2、如权利要求1所述的微型计算机，其特征在于，所述电路为计时器，进行计时操作、响应于数据锁存信号锁存计时操作获得的数据，响应于第一读控制信号输出锁存的数据。

3、如权利要求1所述的微型计算机，其特征在于，所述存储器存储包括存储器访问指令的程序和处理数据，所述中央处理单元根据存储在存储器内的程序进行数字处理，并根据存储器访问指令向所述公用总线输出规定所述电路的地址信号、规定所述存储器的地址信号、第一读控制信号和第二读控制信号、

4、如权利要求1所述的微型计算机，其特征在于，所述外围电路具有缓冲器，该缓冲器连接到所述公用总线和所述电路上，把所述电路引入的负载与所述公用总线断开。

5、如权利要求4所述的微型计算机，其特征在于，所述外围电路具有缓冲器，该缓冲器连接到所述公用总线和所述数据锁存信号产生电路上，把所述数据锁存信号产生电路引入的负载与所述公用总线断开。

6、如权利要求1所述的微型计算机，其特征在于，所述外围电路具有开关电路，该开关电路连接到所述公用总线和所述电路上，当所述中央处理单元访问所述存储器时把所述电路引入的负载与所述公用总线断开。

7、如权利要求6所述的微型计算机，其特征在于，所述外围电路具有开关电路，该开关电路连接到所述公用总线和所述数据锁存信号产生电路上，当所述中央处理单元访问所述存储器时把所述数据锁存信号产生电路引入的负载与所述公用总线断开。

8、如权利要求1所述的微型计算机，其特征在于，所述外围电路包括分别分别把信号与外界交换的输入/输出电路，根据规定所述输入/输出电路的地址信号和第一读控制信号访问所述每个输入/输出电路。

9、一种微型计算机，包含：

其内存储包括存储器访问指令的程序和处理数据的存储器；

公用总线；

外围电路，具有其状态改变快的电路，所述电路响应于数据锁存信号由其内的所述电路锁存要保持的数据，并响应于第一读控制信号从其输出锁存的数据，还包含提供有第一读控制信号以产生信号时间宽度比第一读控制信号短的数据锁存信号的数据锁存信号产生电路和连接在所述电路和所述公用总线之间和所述数据锁存信号产生电路与所述公用总线之间的、适用于把所述电路和所述数据锁存信号产生电路引入的负载与所述公用总线分开的分隔电路；以及

通过公用总线连接到所述存储器和所述外围电路的中央处理单元，所述中央处理单元根据存储在所述存储器内的程序进行数字处理，并根据存储访问指令把地址信号、第一读控制信号和信号时间宽度短于第一读控制信号的第二读控制信号输出至公用总线，所述中央处理单元向所述公用总线输出第一读控制信号，以访问所述电路，并向所述公用总线输出第二读控制信号以访问所述存储器。

10、如权利要求9所述的微型计算机，其特征在于，所述电路为计时器，进行计时操作、响应于数据锁存信号锁存计时操作获得的数据，响应于第一读控制信号输出锁存的数据。

11、一种微型计算机，包含：

存储器；

公用总线；

外围电路，具有把信号分别与外界交换的输入/输出电路和连接在所述输出/输出电路与所述公用总线之间、以把所述输入/输出电路引入的负载与所述公用总线分开的分隔电路；以及

通过公用总线连接到所述存储器和所述外围电路的中央处理单元，所述中央处理单元向所述公用总线输出规定所述每个输入/输出电路的地址信号和第一读控制信号，以访问所述每个输入/输出电路，并向公用总线输出规定所述存储器的地址信号和信号时间宽度短于第一读控制信号的第二读控制信号。

12、如权利要求8所述的微型计算机，其特征在于，所述分隔电路为开关电路，用于当所述中央处理单元访问所述存储器时，把所述每个输入/输出电路引入的负载与所述公用总线分开。

13、如权利要求8所述的微型计算机，其特征在于，所述分隔电路为缓冲器。