JPS60258789A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 この発明は半導体記憶装置に関し、特にその読出しの高
速化に関するものである。

〔従来技術〕

第１図はＲＡＭ　（ランダムアクセスメモリ）を構成す
る従来の半導体記憶装置を示すブロック図であって、図
において、（ｌ）は外部アドレス線、（２）はアドレス
レジスタ、（３）は内部アドレス線、（４）はメモリセ
ル群、（５）は外部出力データ線である。

メモリセル群（４）に格納されているデータを読出す場
合、そのデータのメモリセル群（４）内でのアドレスを
示すアドレス信号を外部アドレス線（１１を経てアドレ
スレジスタ（２）に書込む。このアドレスレジスタ（２
）の内容が内部アドレス線（３）を介してメモリセル群
（４）に入力されそのアドレスによって指定されたデー
タが出力データ線（５）に出力される。但し、アドレス
レジスタ（２）の内容が変動している過渡期間のデータ
を誤って利用しないようにメモリセル群（４）と出力デ
ータ線（５）との間、又は出力データ線（５）の後に正
しいタイミングの出力データを選択するための回路が必
要である。

次に、メモリセル群（４）内の他のアドレスのデータｔ
［出す場合は、そのアドレスを外部アドレス１１ｊｌ　
ｆｌｌからアドレスレジスタ（２）に書込み内部アドレ
ス線（３）ヲ介してメモリセル群（４）にアクセスする
。

従来のＲＡＭは以上のように構成されているので、１つ
のデータを読出すごとにそのデータのアドレスを外部ア
ドレス線（１）から入力してアドレスレジスタ（２）に
書込むことが必要であり、連続したアドレスのデータを
順次読出すような場合でも１つのデータごとに外部アド
レス線（１）からの入力を必要とし、そのため読出しに
必要とする時間が長くなるという欠点があった。

〔発明の概要〕

この発明は上記のような従来のものの欠点を除去するた
めになされたもので、この発明では半導体記憶装置の内
部にインクリメンタ／デクリメンタと出力データレジス
タとを内蔵し、連続したアドレスのデータを順次読出す
ような場合は、外部アドレス線からは読出すべきデータ
群の先願アドレスだけを入力してアドレスレジスタにセ
ットし、其後はインクリメンタ／デクリメンタにより所
定のクロックごとにアドレスレジスタの内容に数値１を
加算又は減算することによってアドレスを順次変化させ
、この変化するアドレスが整定された時点において読出
されたデータを出力データレジスタに格納した上で、次
のクロック時点でアドレスレジスタの内容に更に数値１
を加算又は減算するようにしたものである。

〔発明の実施例〕

以下この発明の実施例を図面について説明する。

第２図はこの発明の一実施例を示すブロック図であって
、第１図と同一符号は同−又は相当部分を示し、（６）
は内部出力データ線、（７）は出力データレジスタ、（
８）はインクリメンタ／デクリメンタ、（９）は信号Ｓ
ＥＱの入力線、（１０は信号ＲＤ（読出び制御信号）の
入力線である。

信号ＳＥＱはアドレスを連続して読出すか否かを指定す
る信号であって、信号ＳＥＱの論理をｒＯＪにしておく
とインクリメンタ／デクリメンタ（８）の動作が停止さ
れ、第２図の回路は第１図の回路と同様に動作する。こ
の場合、外部アドレス線＋１）からアドレスレジスタ（
２）ヘアドレスが書込まれこのアドレスが整定された時
点で信号ＲＤが出力され、内部出力データ線（６）上の
データが出力データレジスタ（７）に書込まれ外部出力
データ線（５）に出力される。データ線（５）のデータ
が利用された後に外部アドレス線（１）から次のアドレ
スがアドレスレジスタ（２）に書込まれる。

次に、メモリセル群（４）のたとえばアドレス「１ｏＨ
Ｊ番地（但しサフィックスのＨは１６進表示であること
を示す）から連続的にデータを読出す場合を考える。先
頭アドレスの「１０Ｍ」が外部アドレス線（１）からア
ドレスレジスタ（２）に書込まれ、アドレスレジスタ（
２）の内容が内部アドレス線（３）を介してメモリセル
群（４）にアクセスし、アドレス「１０Ｈ」のデータが
内部出力データ線（６）上に出力される。信号ＲＤが活
性に力る時点（すなわちパルスの立上シ点」で内部出力
データ線（６）上のデータが出力データレジスタ（７）
に書込まれ外部出力データ線（５）上に送出される。信
号ＳＥＱの論理が「１」であれば次に信号ＲＤが不活性
になる時点（すなわちパルスの立下り点）でインクリメ
ンタ／デクリメンタフタ（８）がトリガされてアドレス
レジスタ（２）の内容に数値ｌを加算しその内容をｒｌ
ｌＨＪとする。アドレス「１１Ｈ」のデータが内部出力
データ線（６）に出力され、次に信号ＲＤが活性になっ
た時点で出カデータレジスタ（７）に書込まれる。

外部アドレス線（１）は先頭アドレス（上述の例ではｒ
　１０１．　Ｊ）をアドレスレジスタ（２）に入力した
時以後はアドレス信号の入力には使用されないので、ア
ドレスレジスタ（２）の内容を出力するだめのアドレス
出力線として使用することもできる。但し、アドレスレ
ジスタ（２）の並列信号入力端子と並列信号出力端子と
はそれぞれ別であるから外部アドレス線（１）をアドレ
ス出力に用いる場合はアドレスレジスタ（２）内で接続
切換を行うことが必要である。

また、内部アドレス線（３）には常にアドレスレジスタ
（２）の内容が出力されるのでこれに並列にアドレス出
力線を接続することもできる。

インクリメンタ／デクリメンタ（８）は信号ＲＤをクロ
ックとしてアドレスレジスタ（２）の内容に順次数値１
を加え、連続したアドレスのデータが順次読出されるが
、連続アドレスの最後のアドレスが出力されたところで
信号ＳＥＱの論理を「０」にして連続読出しを終る。

以上は先頭アドレスを与えてアドレスの増加する方向に
連続読出しを行う例について説明したが、最後尾アドレ
スを与えてアドレスの減少する方向に連続読出しを行う
場合は、インクリメンタ／デクリメンタ（９）によ）信
号ＲＤの立下シごとにアドレスレジスタ（２）の内容か
ら数値１を減算すればよい。

なお、上記実施例ではインクリメンタ／デクリメンタ（
９）の制御に信号ＲＤの立下り点を用いたが、他の適当
なりロック信号を用いることもできる。

また、第２図に示す回路をそれに接続されるＣＰＵある
いは、その他の周辺回路と同一基板上に構成してもよい
。

〔発明の効果〕

以上のようにこの発明によれば、連続したアドレスのデ
ータを連続して読出す場合の処理時間を短縮することが
できる。

【図面の簡単な説明】

第１図は従来の装置ｄを示すブロック図、第２図はこの
発明の一実施例を示すブロック図である。 ｆｉｌ・・・外部アドレスｉ、（２）・・・アドレスレ
ジスタ、（４）・・・メモリセル群、（７）・・・出力
データレジスタ、（８）・・・インクリメンタ／デクリ
メンタ。 尚、各図中同一符号は同−又は相当部分を示す。 代理人　大　岩　増　雄 第１図 第２ｖ！ｊ

Claims (2)

【特許請求の範囲】
1. （１）アドレスにより定められる各記憶位置にそれぞれ
   Ｈ「定ビツト数のデータを記憶するメモリセルが配置さ
   れたメモリセル群、 このメモリセル群のアクセスすべきデータを指定するア
   ドレス信号が記憶されるアドレスレジスタ、 このアドレスレジスタに外部アドレス線からアドレス信
   号を書込む手段、 上記アドレスレジスタの内容に対し所定のクロックごと
   に数値１を加算又は減算するインクリメンタ／デクリメ
   ンタ、 このインクリメンタ／デクリメンタを動作させ、又はそ
   の動作を停止させる手段、 上記アドレスレジスタの内容によりアクセスされ上記メ
   モリセル群から読出されたデータが入力される出力デー
   タレジスタ、 上記所定のクロックごとに、当該クロック時点における
   上記インクリメンタ／デクリメンタによる上記アドレス
   レジスタの内容の変更過程が終了した時点において上記
   出力データレジスタへの入力信号を上記出力データレジ
   スタに書込む手段を備えた半導体記憶装置。
2. （２）メモリセル群、アドレスレジスタ、インクリメン
   タ／デクリメンタ及び出力データレジスタは、関連する
   他の回路と同一基板上に形成されることを特徴とする特
   許請求の範囲第１項記載の半導体記ｔけ装置。