JP2622654B2 - 複数要求間の仲裁方法およびその装置 - Google Patents

複数要求間の仲裁方法およびその装置

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JP2622654B2
JP2622654B2 JP4357769A JP35776992A JP2622654B2 JP 2622654 B2 JP2622654 B2 JP 2622654B2 JP 4357769 A JP4357769 A JP 4357769A JP 35776992 A JP35776992 A JP 35776992A JP 2622654 B2 JP2622654 B2 JP 2622654B2
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Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明はコンピュータシステムで
のデータ転送作業に関し、特にコンピュータシステム内
でのデータ転送作業のための転送資源の仲裁に関する。
【0002】
【従来の技術】コンピュータシステム内では、バスある
いはバッファといった転送資源は2つないしそれ以上の
装置の間にまたがる共用経路とすることができる。資源
内のデータは全ての取り付け装置で利用することができ
ても、有効な伝達を行うためには1つだけの装置がデー
タを資源に伝送できるようにすべきである。所与の時に
1つ以上の装置が資源の制御を必要とすることがあり、
複数の要求装置間の競合を解決する系統的で効率的な方
法を用いることがコンピュータシステムを順調に働かせ
るために重要な役割を果たす。
【0003】最新のコンピュータシステムは共通して資
源の競合を解決するため固定された又は循環式で優先権
を与える制御装置、すなわちアービタの仲裁方式を有し
ている。固定優先システムでは、各々の要求装置に階層
内のランクが与えられる。2つないしそれ以上の装置が
アクティブであれば、最高ランクの装置が最初に許諾さ
れ、その他はランクの順番に従うことになる。競合は解
決できても、固定優先方式の硬直性はしばしば要求切れ
の問題につながる。すなわち高優先度装置がその資源の
制御を変えると低優先度の要求装置はその資源の使用か
ら除外されることがある。またシステム利用の観点から
は、転送経路への資源が利用できなくて高優先度装置の
作業が停止される場合、低優先度装置が資源を利用でき
るようにしてシステムの遊びを防ぐようにすべきであ
る。この点で、固定優先システムはそのような機会を提
供できていない。
【0004】循環優先システムでは、循環ロビンないし
ランダムな順番でのトークンを発行することで全ての可
能な要求装置を通して資源の制御をルート化している。
要求装置はトークンを受け取ったときにのみ資源の制御
を得ることができる。各々の装置は資源へのアクセス権
を与えられるが、装置Aが経路を得ることができない故
にその作業を完了することができない場合、システムは
依然、遊休を強制されることがあり、次に待機している
装置Bはトークンを得ることはできない。固定優先シス
テムと同様に、循環優先システムは効率的な資源利用と
高い作業帯幅を提供できていない。
【0005】固定および循環優先システムの欠点は、直
接メモリアクセス(「DMA」)作業の場合のように、
資源が同時に複数のチャネルデータ転送を取り扱う場合
に更に悪化する。DMAは中央演算処理装置(「CP
U」)をデータの転送作業からフリーにできるという点
で大量のデータを装置とメモリ間で転送を行う効率的な
手法である。データを転送するには、DMA制御装置は
バスの制御を獲得しなければならない。DMA制御装置
に取り付けられた様々な装置により要求される複数の転
送チャネルがあるとき、DMA制御装置はシステムの効
率性を達成するため時間多重化の形でチャネルにサービ
スできるべきである。言い替えれば、1つの装置は、残
りの資源が利用可能になるのを待っている間、1つない
しそれ以上の資源を保持すべきではない。その意味でD
MA制御装置自身は要求装置間で共用すべき資源として
見ることが出来、そのような共用は効率的で公正でなけ
ればならない。DMA転送作業は完了するのにバスやバ
ッファなどの複数の資源を簡単に要求できる。しかし固
定ないし循環優先システムでは、DMA制御装置は要求
した装置がその作業を完了するのに他の必要な資源を使
用できなくとも厳密な優先方式に従わなければならな
い。最初の要求装置がその資源を使用可能になるのを待
っている間、制御装置が転送を完了することのできる次
の要求装置にスキップするメカニズムはない。
【0006】以下に説明するように、本発明は要求され
た転送を完了することに関した転送資源の使用可能性に
基づいて複数の要求装置間での仲裁を行う方法と装置を
開示する。以下の説明から明らかなように、本発明はシ
ステムの効率的な利用を達成できるように、要求された
作業に関した転送資源の評価に基づいたインテリジェン
トな仲裁を提供する。
【0007】
【発明が解決しようとする課題】本発明の目的は複数の
データ転送作業間の資源競合を解決することである。本
発明の更なる目的は複数時間多重データ転送作業を取り
扱う資源の効率的な資源利用を達成することである。本
発明の別の目的は要求された作業に対して要求資源が利
用可能になるまでアービタが要求資源を待つことでき
るようにすることである。
【0008】
【課題を解決するための手段】本発明は転送資源の使用
可能性に基づいて複数の要求データ転送間の仲裁をする
方法と装置を開示する。資源の制御に対する要求はデー
タ転送サイズ、内部バス及び必要な外部バスに関する情
報と共にアービタに送る。アービタはその情報をバッフ
ァ内に残っているスペース、内部バスの使用可能性、外
部バスの使用可能性と比較する。全資源を利用して要求
を満たすことができるならば、要求は受諾され、要求転
送が開始される。資源のいずれか1つが使用可能でなけ
れば、アービタは次の要求を取り出して評価する。各々
の要求は、アービタが次の要求に移るのを防止するた
め、全ての資源が使用可能になるまでアービタが待つよ
うに要求するメカニズムをも備えていることが望まし
い。
【0009】
【実施例】
注記と用語 以下の詳細な説明は大部分コンピュータシステム内の作
業のアルゴリズム及び記号表現で表している。それらの
アルゴリズム的な説明や表現はデータ処理技術の当業者
がその作業の実質を他の当業者に最も効率的に伝えるた
めに使用する手段となっている。アルゴリズムはここで
そして一般的に、所望の結果に導く一貫したステップの
シーケンスであると考えられる。それらのステップは物
理的な量の物理的な操作を必要とするものである。通
常、必ずしもそうではないが、それらの量は記憶、転
送、結合、比較、その他の操作が可能な電気ないし磁気
信号の形を取る。時には、通常に使用されているという
理由で、それらの信号をビット、値、要素、記号、文
字、期間、数などで参照することが便利であることが分
かっている。しかしそれら及び類似の用語はすべて適切
な物理量と関連しており、単にそれらの量に適用された
便利なラベルでしかないことに留意すべきである。
【0010】更に行う操作はしばしば、通常人間のオペ
レータにより行われる精神的な作業に関連した加算、比
較といった用語で称される。人間のオペレータのそのよ
うな能力は本発明の一部を形成するここで説明する作業
のいずれにも必要なく、あるいは大方の場合望ましくな
い。作業は機械作業である。本発明の作業を行う有用な
機械には汎用ディジタルコンピュータその他類似の装置
がある。いずれの場合も、コンピュータを作動する場合
の方法作業と計算それ自身の方法の間の区別に留意すべ
きである。本発明は電気ないしその他(例:機械的、化
学的)物理的信号を処理して他の所望の物理的信号を生
成するコンピュータを作動する方法ステップに関する。
【0011】本発明は更に、それらの作業を行う装置に
関する。この装置は要求される目的のために特別に構成
したり、選別的に起動されるあるいはコンピュータ内に
記憶されるコンピュータプログラムにより再構成される
汎用コンピュータで構成することもできる。ここに表示
するアルゴリズムは特定のコンピュータないし他の装置
に固有には関連していない。特に様々な汎用マシンを当
明細書の教示にしたがって書かれたプログラムで使用す
ることが出来、あるいはより特殊化した装置を構築して
要求された方法ステップを行うのがより便利な場合もあ
る。それらの様々なマシンの要求される構成は以下の説
明で記載する。
【0012】コード化の詳細 当明細書に記述した様々な手順を行うために特定のプロ
グラミング言語は示していない。これは部分的には、言
及する言語がすべて世界的に利用可能ではないという事
実による。特定のコンピュータの各々のユーザはその即
座の目的に最も適した言語を知っている。実際上、本発
明はマシン実行可能目的コードを提供するアセンブリ言
語で実施するのが実質的に有用であることが分かってい
る。本発明を実施するのに使用できるコンピュータやモ
ニターシステムは多くの様々な要素からなっているの
で、詳細なプログラム・リストは提供していない。当明
細書に記述し、添付の図面で例示した作業や他の手順は
通常の当業者が即時の発明を実施することができる十分
に開示されたものと見なすことができる。
【0013】転送資源の使用可能性に基づいて複数デー
タ転送作業間で仲裁をする方法と装置を開示する。説明
のための以下の記述では、本発明の完全な理解を提供す
るため、特定のメモリ、組織、アーキテクチャなどを述
べる。しかし当業者には本発明はそれらの特定の詳細が
なくとも実施できることが明白であろう。他の場合に
は、本発明を不必要に曖昧なものにしないため、よく知
られた回路をブロック図形式で示すことにする。
【0014】図1は、データ転送作業用の様々な転送資
源を例示した図を示している。以下の説明は複数チャネ
ルDMA作業について行うが、当業者には他の転送作業
を容易に本発明の教示を取り入れてシステムの効率化を
達成できることが理解されよう。例えば1つないし複数
の要求を実施するのに必要な複数資源を有するシステム
では、本発明は資源の効率的な割当を提供する。図1を
参照すると、装置 101− 105が接続されたAバス 100と
Bバス 160の間にまたがるDMA制御装置 110が示され
ている。DMA制御装置 110の構成内には、バッファ 1
20がcバス 140とdバス 150の間で実現されている。固
定ないし循環優先方式下で装置 101から装置 103へデー
タを転送するためアービタ(図示せず)により要求が許
諾されたとき、資源のホスト、すなわちAバス 100、c
バス 140、バッファ 120、dバス150、Bバス 160は要
求された転送を完了することが要求される。しかしある
資源、例えばBバス 160が装置 105によりデータを装置
104に転送するために使用中であれば、装置 101による
要求は厳密な優先システムで許諾されていても完了する
ことはできない。更に良くないことには、装置 101によ
る要求は転送資源の制御を保持して他の要求が資源のい
ずれの制御も獲得できないようにすることになる。先述
したように、本発明はこの問題を、作業を許諾する前に
各々の要求により要求された全ての資源を評価すること
で解決する。そのようにすることで、資源浪費問題を実
質的に削減し、システムをよりよく利用することができ
る。
【0015】図2を参照すると、本発明により割り当て
られる資源のシステムを示すブロック図が示されてい
る。装置 250のいずれか1つから伝送された要求間の仲
裁をするため接続されたアービタ 200が示されている。
アービタ 200には2ポートバッファ 220の「残りスペー
ス」ライン及びバスが使用可能かどうかを示す外部バス
230と内部バス 240の「状態」ラインが接続されてい
る。装置 250からの要求はまた、要求制御ブロック 210
で要求装置識別 211、要求されたチャネル 212、転送デ
ータサイズ 213、要求された内部バス 214、要求された
外部バス 215、及び資源待ちコマンド 216に関する情報
からなるアレィとして示されている。各々の要求はどの
DMAチャネルで転送が起こるのか、転送の合計カウン
ト、どのバスが転送を完了するのに必要か、要求がその
資源が使用可能になる前に否定されないように待機コマ
ンドが主張されたかどうかに関する情報と連関してい
る。各々の要求によりその各々のDMA作業で特定され
た1つ以上のチャネルを通してデータ転送を行うことが
できるように異なるチャネルが存在していることに留意
する。
【0016】作動の際、アービタ200が装置250の
1つから要求を受け取ると、その要求に関した要求制御
ブロック210の情報をアービタ200が得ることがで
きる。アービタ200は要求制御ブロック210からの
情報を2ポートバッファ220からの残りスペースライ
ンと外部バス230と内部バス240からの状態ライン
と比較することで要求を評価する。特に2ポートバッフ
ァ220からの残りスペースラインを要求の転送サイズ
213と比較して2ポートバッファ220が転送要求に
対応できるかどうかを判定する。当業者には2ポートバ
ッファについては、残りスペースラインは書込みデータ
と読取りデータの間の差を示す値であることが理解され
よう。内部および外部バス230、240からの状態ラ
インはバスが使用中の場合のみに主張され、使用中でな
い場合は非主張化される。全ての条件が満たされると、
すなわちスペースがあり、バスが使用中でない場合、
「受諾」信号202が要求装置に返答され、転送作業を
開始する。いずれかの条件が満たされなければ、すなわ
ち資源の1つを使用できなければ、アービタ200は
「否定」信号要求装置に返答、装置250の1つか
ら次の要求の受取りを始める。同様に次の要求が、アー
ビタ200が比較する要求制御ブロック210に同種の
情報を示す。追加機能として、第1の要求と関する資源
待ち216がイネーブルされていると、アービタ200
は次の要求に進ま、全ての資源が使用可能になるまで
第1の要求に対する評価をし続ける。従って転送資源に
対する要求がアービタにより評価され、要求作業を進め
る前に全ての転送資源の使用可能性が判定される。また
状態ラインと残りスペースラインは資源からの連続信号
で示されるから、要求は直列でなく並列に調べることが
できるので少なくとも1つの要求に対して1サイクルで
評価を行うことができる。
【0017】図3を参照すると、要求の評価を示すブロ
ック図が示されている。装置からの要求に応えて、アー
ビタは転送サイズ 310を残りスペースバッファ 320と比
較し、要求された内部バス 330と使用可能な内部バス 3
40、要求された外部バス 350と使用可能な外部バス 360
とを比較する。残りスペースバッファ 320はそれぞれデ
ータ読取りカウントとデータ書込みカウントをそれぞれ
維持するバッファの読取りカウンタ 321と書込みカウン
タ 322の間の差を示している。要求された内部バス 330
からの信号はn桁のバイナリ値とすることができる
(「n」は内部バスの数)。各々のアサートされた桁は
要求されるバスを示す。例えば「1001」は4つの存
在するバスのバスNo.1(MSB)とNo.4(LSB)を
要求することができることを示す。同様に使用可能な内
部バスからの値は各々のビットはバスの使用可能性を示
すn桁の数とすることができる。従って図3に示すよう
に、「0001」の値はバスNo. 4(LSB)を使用で
きるという状況を示している。要求された内部バス 330
と使用可能な内部バス 340からの値を比較し 380、要求
バスが使用可能かどうかを判定する。
【0018】同様の比較過程 390が要求された外部バス
350と使用可能な外部バス 360の間で行われる。比較37
0、380、390 の結果は、残りスペースバッファが転送サ
イズに対応でき、内部バスが要求されるように使用可能
であり、外部バスが要求されるように使用可能ならば真
となる。全ての資源が使用可能であれば、すなわち比較
370、380、390 の出力全てが真ならば、アービタ評価 3
00の結果は「受諾」信号ないし次の要求の評価を生じる
「否定」信号を返答する。「受諾」信号が発せられる
と、要求作業が開始される。
【0019】更に本発明の実施例では、全ての資源が転
送のために使用できなくてもアービタがそれらを使用で
きて要求を遂行できるまで仲裁を待つように要求が指定
する資源待ちコマンドが含まれている。従ってこの待機
コマンドにより装置は資源使用可能仲裁をバイパスして
効果的に固定優先方式に従うことができる。
【0020】本発明は2ポートバッファ、内部バス、外
部バスに関して説明したが、様々な装置からの要求を評
価するのに他の資源も容易に含めることができることが
当業者には明白であろう。また要求資源に関する情報を
受け取るときと同じクロックサイクル中にアービタが情
報を評価できるように資源からの状況ラインが持続的に
生成されることが当業者には理解されよう。
【0021】図1を再び参照すると、実施例では2ポー
トバッファ 120を複数転送を扱う能力で実現しているこ
とに留意する。従ってバッファはデータを読み取ってい
る間にデータを転送することができるが、必ずしも同じ
データ速度ではない。バッファが単一の転送を扱うこと
のできるタイプならば、例えば再び満たす前に空にしな
ければならないものならば、バッファ容量の評価は必要
ないことを理解すべきである。その場合、バッファは1
つのチャネルにより専用に用いられ、共用を行うことは
できない。また資源に関する競合問題が生じないと想定
してバッファがシーケンスによりその容量に対してより
利用されるように各々の要求転送をデータの非結合シー
ケンスに分割できるとバッファを通してより効率的な転
送を行うことができる。
【図面の簡単な説明】
【図1】データ転送作業の様々な転送資源を例示した図
である。
【図2】本発明により割り当てられる資源のシステムを
示したブロック図である。
【図3】要求の評価を示したブロック図である。
【符号の説明】
200・・・アービタ、 210・・・要求制
御ブロック 220・・・2ポートバッファ、 230・・・外部バ
ス 240・・・内部バス、 250・・・装置
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭61−156454(JP,A) 特開 平3−48355(JP,A) 特開 平5−2557(JP,A)

Claims (4)

    (57)【特許請求の範囲】
  1. 【請求項1】 DMA動作を備えたコンピュータシステ
    ムにおいて、読取りと書込みのカウントを行う2ポート
    バッファと、使用中かどうかを示す状況ラインを有する
    データバスとを用い、DMA動作を行う要求について、
    それら相互間の仲裁を行う方法であって、 上記2ポートバッファによる動作の完了に必要な、デー
    タバスと、上記2ポートバッファに必要とされる転送サ
    イズとを指定する要求を受信し指定された 転送サイズを残りスペースカウントと比較し
    て上記2ポートバッファが指定された転送サイズに対応
    できるかどうかを判定し、指定されたデータ バスの上記状況ラインを読み取って
    定されたデータバスが使用可能であるかどうかを判定
    し、指定された 転送サイズに上記2ポートバッファが対応で
    きるかどうか及び指定されたデータバスが使用可能であ
    るかどうかを評価し、指定された 転送サイズに上記2ポートバッファが対応で
    且つ指定されたデータバスが使用可能であるならば
    上記2ポートバッファの使用についての上記要求に対し
    て仲裁を許諾し、指定された 転送サイズに対応できないとき、又は、指定
    されたデータバスが使用可能でないときは、次の要求を
    受け取り、当該次の要求が必要とする上記2ポートバッ
    ファ等の資源が使用可能かどうかを評価し、 それにより、指定された資源が使用可能な場合にのみ、
    上記2ポートバッファについての要求に対する仲裁が許
    諾されることを特徴とする、複数要求間の仲裁方法。
  2. 【請求項2】 DMA動作を備えたコンピュータシステ
    ムにおいて、読取りと書込みのカウントを行う2ポート
    バッファと、使用中かどうかを示す状況ラインを有する
    データバスとを用い、DMA動作を行う要求について、
    それら相互間の仲裁を行う方法であって上記2ポートバッファによる動作の完了に必要なデータ
    バスと、上記2ポートバッファに必要とされる転送サイ
    ズとを指定する要求を受信し指定された転送サイズを残りスペースカウントと比較し
    て上記2ポートバッフ ァが指定された転送サイズに対応
    できるかどうかを判定し指定されたデータバスの上記状況ラインを読み取って指
    定されたデータバスが使用可能であるかどうかを判定
    指定された転送サイズに上記2ポートバッファが対応で
    きるかどうか及び指定されたデータバスが使用可能であ
    るかどうかを評価し指定された転送サイズに上記2ポートバッファが対応で
    き且つ指定されたデータバスが使用可能であるならば、
    上記2ポートバッファの使用についての上記要求に対し
    て仲裁を許諾し指定された転送サイズに対応できない場合、又は、指定
    されたデータバスが使用可能でない場合であって、上記
    要求に待ちコマンドが設定されているときは上記仲裁が
    許諾されるまで待ち、上記要求に待ちコマンドが設定さ
    れていないときは、次の要求を受け取り、当該次の要求
    が必要とする上記2ポートバッファ等の資源が使用可能
    かどうかを評価しそれにより、特定された資源が使用可能な場合にのみ、
    上記2ポートバッファについての要求に対する仲裁が許
    諾されることを特徴とする、複数要求間の仲裁方法
  3. 【請求項3】 DMA動作を備えたコンピュータシステ
    ムにおいて、読取りと書込みのカウントを行う2ポート
    バッファと、使用中かどうかを示す状況ラインを有する
    データバスとを用い、DMA動作を行う要求について、
    それら相互間の仲裁を行う装置であって上記2ポートバッファによって動作の完了に必要な、デ
    ータバスと、上記2ポートバッファに必要とされる転送
    サイズとを指定する要求を受信する受信手段と、 上記受信手段に接続され、指定された転送サイズを残り
    スペースカウントと比較して上記2ポートバッファが指
    定された転送サイズに対応できるかどうかを判定する第
    1の比較手段と上記受信手段に接続され、指定されたデータバスの状況
    ラインを読み取って指定されたデータバスが使用可能で
    あるかどうかを判定する第2の比較手段と、 上記第1および上記第2の比較手段に接続され、指定さ
    れた転送サイズに上記 2ポートバッファが対応できるか
    どうか及び指定されたデータバスが使用可能であるかど
    うかを評価し、指定された転送サイズが上記2ポートバ
    ッファで対応でき且つ指定されたデータバスが使用可能
    であるならば、上記要求を受諾する評価手段と上記評価手段に接続され、それにより上記要求が許諾さ
    れたとき上記2ポートバッファの使用を上記要求に対し
    て許諾する許諾手段とを備え、上記受信手段は、上記要
    求が許諾されないとき、次の要求を受け取り、当該次の
    要求が必要とする上記2ポートバッファ及び上記データ
    バスが使用可能かどうかを評価することを特徴とする、
    複数要求間の仲裁装置
  4. 【請求項4】 請求項3記載の装置において、上記受信
    手段に接続され、上記要求に待ちコマンドが設定されて
    いるときは、上記要求が許諾されるまで、次の要求を受
    け取ることを待たせる待ちコマンド検出手段を、さらに
    備えることを特徴とする装置
JP4357769A 1991-12-30 1992-12-25 複数要求間の仲裁方法およびその装置 Expired - Lifetime JP2622654B2 (ja)

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JPH06236344A JPH06236344A (ja) 1994-08-23
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5280608A (en) * 1991-06-28 1994-01-18 Digital Equipment Corporation Programmable stall cycles
TW276312B (ja) * 1992-10-20 1996-05-21 Cirrlis Logic Inc
US5341502A (en) * 1992-12-14 1994-08-23 Motorola, Inc. Device for assigning a shared resource in a data processing system
US5528765A (en) * 1993-03-15 1996-06-18 R. C. Baker & Associates Ltd. SCSI bus extension system for controlling individual arbitration on interlinked SCSI bus segments
JPH0757098A (ja) * 1993-08-16 1995-03-03 Ricoh Co Ltd 画像データ記憶装置
JP3647055B2 (ja) * 1993-11-17 2005-05-11 キヤノン株式会社 情報処理システム、管理方法および管理装置
US5526496A (en) * 1994-04-22 1996-06-11 The University Of British Columbia Method and apparatus for priority arbitration among devices in a computer system
US5572687A (en) * 1994-04-22 1996-11-05 The University Of British Columbia Method and apparatus for priority arbitration among devices in a computer system
US6360285B1 (en) * 1994-06-30 2002-03-19 Compaq Computer Corporation Apparatus for determining memory bank availability in a computer system
US5689673A (en) * 1995-02-14 1997-11-18 Hal Computer Systems, Inc. Apparatus and method for controlling instruction flow by using a matrix of transmission gates in super-scaler microprocessor and selectively delaying microprocessor instruction execution based on resource availability
US5564062A (en) * 1995-03-31 1996-10-08 International Business Machines Corporation Resource arbitration system with resource checking and lockout avoidance
JP3519182B2 (ja) 1995-09-05 2004-04-12 株式会社日立製作所 情報処理システムおよびバスアービタならびにバス制御方法
US5831985A (en) * 1995-11-09 1998-11-03 Emc Corporation Method and apparatus for controlling concurrent data transmission from multiple sources in a channel communication system
US5692135A (en) * 1995-12-14 1997-11-25 International Business Machines Corporation Method and system for performing an asymmetric bus arbitration protocol within a data processing system
US6006303A (en) * 1997-08-28 1999-12-21 Oki Electric Industry Co., Inc. Priority encoding and decoding for memory architecture
US6026451A (en) * 1997-12-22 2000-02-15 Intel Corporation System for controlling a dispatch of requested data packets by generating size signals for buffer space availability and preventing a dispatch prior to a data request granted signal asserted
US6237055B1 (en) * 1998-12-03 2001-05-22 Intel Corporation Avoiding livelock when performing a long stream of transactions
US6708240B1 (en) * 2000-03-31 2004-03-16 Intel Corporation Managing resources in a bus bridge
US6584529B1 (en) * 2000-09-08 2003-06-24 Koninklijke Philips Electronics N.V. Intermediate buffer control for improving throughput of split transaction interconnect
US6976108B2 (en) * 2001-01-31 2005-12-13 Samsung Electronics Co., Ltd. System on a chip having a system bus, an external bus, and a bus arbiter with programmable priorities for both buses, software, and method for assigning programmable priorities
EP1308846B1 (de) * 2001-10-31 2008-10-01 Infineon Technologies AG Datenübertragungseinrichtung
KR100453071B1 (ko) * 2003-01-18 2004-10-15 삼성전자주식회사 프로세서 버스 연결 장치 및 방법
US20050240934A1 (en) * 2004-04-21 2005-10-27 Hewlett-Packard Development Company, L.P. Task management based on system utilization
US20070255874A1 (en) * 2006-04-28 2007-11-01 Jennings Kevin F System and method for target device access arbitration using queuing devices
US8447905B2 (en) * 2010-06-23 2013-05-21 International Business Machines Corporation Dynamic multi-level cache including resource access fairness scheme
US9236064B2 (en) * 2012-02-15 2016-01-12 Microsoft Technology Licensing, Llc Sample rate converter with automatic anti-aliasing filter
JP6160717B1 (ja) 2016-01-15 2017-07-12 日本電気株式会社 プロセッサ、および、データ転送方法

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60134953A (ja) * 1983-12-23 1985-07-18 Hitachi Ltd デ−タ転送制御装置
US4648029A (en) * 1984-08-27 1987-03-03 International Business Machines Corporation Multiplexed interrupt/DMA request arbitration apparatus and method
JPS61156454A (ja) * 1984-12-28 1986-07-16 Hitachi Ltd デ−タ転送制御装置
US4716525A (en) * 1985-04-15 1987-12-29 Concurrent Computer Corporation Peripheral controller for coupling data buses having different protocol and transfer rates
US4716523A (en) * 1985-06-14 1987-12-29 International Business Machines Corporation Multiple port integrated DMA and interrupt controller and arbitrator
JPH0786853B2 (ja) * 1988-02-29 1995-09-20 株式会社ピーエフユー バス転送制御方式
US4942553A (en) * 1988-05-12 1990-07-17 Zilog, Inc. System for providing notification of impending FIFO overruns and underruns
US4987529A (en) * 1988-08-11 1991-01-22 Ast Research, Inc. Shared memory bus system for arbitrating access control among contending memory refresh circuits, peripheral controllers, and bus masters
US5155810A (en) * 1989-01-10 1992-10-13 Bull Hn Information Systems Inc. Dual FIFO peripheral with combinatorial logic circuitry
JP2712131B2 (ja) * 1989-01-23 1998-02-10 株式会社日立製作所 通信制御装置
CA2007737C (en) * 1989-02-24 1998-04-28 Paul Samuel Gallo Data transfer operations between two asynchronous buses
US5079693A (en) * 1989-02-28 1992-01-07 Integrated Device Technology, Inc. Bidirectional FIFO buffer having reread and rewrite means
US5072420A (en) * 1989-03-16 1991-12-10 Western Digital Corporation FIFO control architecture and method for buffer memory access arbitration
KR940002905B1 (en) * 1989-12-15 1994-04-07 Ibm Apparatus for conditioning priority arbitration in buffered direct memory addressing

Also Published As

Publication number Publication date
DE69224279T2 (de) 1998-08-27
KR960012357B1 (ko) 1996-09-18
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EP0550147B1 (en) 1998-01-28
KR930014077A (ko) 1993-07-22

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