JPH07177119A - 時間間隔割当システム及びマルチプレクサ - Google Patents

時間間隔割当システム及びマルチプレクサ

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JPH07177119A
JPH07177119A JP6178731A JP17873194A JPH07177119A JP H07177119 A JPH07177119 A JP H07177119A JP 6178731 A JP6178731 A JP 6178731A JP 17873194 A JP17873194 A JP 17873194A JP H07177119 A JPH07177119 A JP H07177119A
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input
time interval
circuit
output
cell
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JP6178731A
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Pierre Boyer
ボイール ピエール
Olivier Dugeon
デュジェオン オリヴィエ
Michel Servel
セルベル ミッシェル
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CENTRE NAT ETD TELECOMM
Orange SA
France Telecom R&D SA
Original Assignee
CENTRE NAT ETD TELECOMM
France Telecom SA
Centre National dEtudes des Telecommunications CNET
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Filing date
Publication date
Application filed by CENTRE NAT ETD TELECOMM, France Telecom SA, Centre National dEtudes des Telecommunications CNET filed Critical CENTRE NAT ETD TELECOMM
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    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04Q—SELECTING
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    • H04Q11/04—Selecting arrangements for multiplex systems for time-division multiplexing
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    • H04L12/54—Store-and-forward switching systems 
    • H04L12/56—Packet switching systems
    • H04L12/5601—Transfer mode dependent, e.g. ATM
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    • H04L12/54—Store-and-forward switching systems 
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  • Computer Networks & Wireless Communication (AREA)
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  • Signal Processing (AREA)
  • Time-Division Multiplex Systems (AREA)
  • Data Exchanges In Wide-Area Networks (AREA)

Abstract

(57)【要約】 （修正有） 【目的】 マルチプレクサに応用した場合に２つの連続
したセルの間に大幅な出力差があってもセルの衝突また
は出力ファイルのオーバーフローを防止する。 【構成】 時間間隔管理ユニット（ＵＧＩＴ）と、カウ
ンタ回路ＣＳＯ1 〜ＣＳＯn を含み、第１のカウンタ回
路ＣＳＯ1 の入力がＵＧＩＴの出力に接続し、それぞれ
のカウンタ回路ＣＳＯi は時間間隔割当要求信号（ｄｅ
ｍi ）を搬送する入力を備えさらにｄｅｍ i を受信する
ためとｄｅｍi が無効な場合には入力に存在する時間間
隔の値ＩＴｉｎまたはｄｅｍi が有効な場合には時間間
隔値を１単位増分した値ＩＴｉｎ＋１のどちらかを供給
するための制御入力を設けてあり、それぞれのカウンタ
回路は対応する要求信号を受信するためレジスタ回路Ｒ
ｅｇＡｄ1 の入力に接続して、ｄｅｍi が有効な場合に
はそれぞれのレジスタＲｅｇＡｄi が割り当て時間間隔
信号ＩＴａを供給する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、時間間隔割当システム
と、これら時間間隔割当システムの１つを備えたマルチ
プレクサに関する。
【０００２】上記システムならびにマルチプレクサはデ
ータ伝送システムにおいて前記データが固定長セルの形
状を成す場合に応用し得るものである。前記伝送システ
ムの各セルには通信仮想回路が付随する。それぞれのセ
ルは一方で、システム特にこれの所属する仮想回路の番
号に関する情報を格納する前記見出し点と、他方で送信
すべきメッセージが存在する部分で構成される。
【０００３】これらの通信システムで使用するマルチプ
レクサはすでに周知となっている。これら既知のマルチ
プレクサの構造は交換機技術をもとにしている。また、
欧州特許第ＥＰ−Ａ−１０８０２８号の明細書では、入
力マルチプレクサまたは非常に高出力の出力マルチプレ
クサの通信に好適な整流マトリクスを開示している。し
かし、出力が低いときには、このような出力に適した構
造のマルチプレクサを使用するようにできる。
【０００４】例えば、フランス特許第ＦＲ−Ａ−２５３
８９８４号の明細書においては、バス上に並列入力と出
力を有するバスを有し、１５５Ｍビット／秒程度の総通
信出力で８に等しい能力を有する構造に基づいたマルチ
プレクサを説明している。しかし、バスへのアクセスは
時間間隔の割当の問題があり特にセルの衝突または出力
ファイルのオーバーフローを防止する必要がある。
【０００５】解決方法は周知であるが、仮想回路に属す
る通信セル間の間隔の制御に起因する、特に２つの連続
したセルの間に大幅な出力差がある場合の問題に対して
必ずしも好適とはいえない。
【０００６】
【発明が解決すべき課題】本発明の目的は、マルチプレ
クサに応用した場合に前述の問題、即ち特に２つの連続
したセルの間に大幅な出力差があってもセルの衝突また
は出力ファイルのオーバーフローを防止して、バスへの
アクセスは時間間隔の割当の問題を解決できるような時
間間隔割当システムを提供することである。該システム
は上記の特定の用途に制限されるものではない。
【０００７】本発明の別の目的は、同様にバスへのアク
セスの問題を解決し得るような入力と出力を有するマル
チプレクサを同様に提供することである。
【０００８】本発明のさらに別の目的は、同じ仮想回路
に属するセルの通信のために制御と間隔調節のための手
段を統合可能なマルチプレクサを同様に提供することで
ある。
【０００９】
【課題を解決するための手段】上記の目的に鑑み、本発
明の第１の好適実施例による時間間隔割当システムは、
それぞれの時間間隔に対して最後に割り当てられた時間
間隔を供給する時間間隔管理ユニットと夫々を直列に接
続してある複数のカウンタ回路を含み、１つのカウンタ
回路の入力が直前のカウンタ回路の出力に直列に接続さ
れるように成してあり、第１のカウンタ回路の入力が時
間間隔管理ユニットの出力に接続してあり、それぞれの
カウンタには時間間隔割当要求信号を搬送するための入
力を設けてあり、前記割当要求信号を受信するためと、
前記割当要求信号が無効な場合には入力に存在する時間
間隔の値または前記割当要求信号が有効な場合には前記
入力に存在する時間間隔の値を１単位だけ増分した値の
どちらかを供給するために設けてある制御入力が設けて
あり、前記対応する制御信号を受信するために制御入力
が設けてあるレジスタ回路の入力にそれぞれのカウンタ
回路の出力が接続してあり、夫々のレジスタ回路は前記
対応する割当要求信号が有効な場合には割り当てた時間
間隔信号を供給するように成してあることを特徴とす
る。
【００１０】本発明の第２の好適実施例による時間間隔
割当システムは、それぞれの時間間隔に対して割り当て
た最後の時間間隔を供給する時間間隔管理ユニットと、
相互に直列に接続してあり１つのグループの入力が直前
の直列接続したグループの出力に接続し第１のグループ
の入力が前記時間間隔管理ユニットの出力に接続するよ
うに成してある複数のグループを含み、それぞれのグル
ープのそれぞれの加算回路は前記グループの入力に接続
してある第１の入力を有し時間間隔信号の割当要求を搬
送する入力を備え、グループ内に設けた行加算回路は計
算回路の第２の入力で下位の行加算回路に付随する入力
とこれに付随する入力に存在する有効な割当要求信号の
数を表わす信号を受信し、それぞれの加算回路の出力は
前記付随する割当要求信号を受信するために制御入力が
設けてあるレジスタ回路の入力接続してあり、それぞれ
のレジスタ回路は前記対応する要求信号が有効な場合に
割り当てた時間間隔信号を供給し、グループの末尾の加
算回路の出力が前記グループの出力を成すことを特徴と
する。
【００１１】本発明の別の特徴において、時間間隔管理
ユニットは最後のカウンタ回路または最後のグループの
出力に存在する時間間隔の値を受信して最後の時間間隔
の値が割り当ててあれば第１のカウンタ回路または第１
のグループにこれを供給する。
【００１２】本発明の別の特徴において、時間間隔管理
ユニットの受信した信号の時間間隔の値と現在の時間間
隔の値の差がnil （ゼロ）であれば、時間間隔管理ユニ
ットは値が現在の時間間隔に１を足した値に相当する値
の信号を供給する。
【００１３】本発明のさらに別の特徴において、それぞ
れのカウンタ回路は、入力に存在する信号の時間間隔の
値と現在の時間間隔の値の差が所定の閾値を超過してい
る場合には対応する入力にセルが存在している場合であ
っても入力の時間間隔の値を増分させないように設けて
ある。
【００１４】従って、本発明はセル時間間隔内で通信セ
ルを受信することを意図した入力と所定のセル時間間隔
の間に前記セルの１つを供給することを意図した出力と
を含む形式のマルチプレクサにも同様に関するものであ
る。
【００１５】本発明の１つの特徴において、本発明は基
本的に、 −時間間隔割当要求入力がそれぞれ前記マルチプレクサ
の入力に付随するような前述の実施例の１つによる時間
間隔割当システムと、 −書き込み入力がそれぞれ前記マルチプレクサの入力に
接続してあり、読み取り出力が前記マルチプレクサの出
力に接続してあり、メモリーの書き込み時のアドレス線
が前記時間間隔割当システムの対応するレジスタ回路の
出力へ接続してあり、前記メモリーの読み取り時のアド
レス線が時刻基準の局部時間出力へ接続してある複数の
セルメモリーと、 −それぞれが時間間隔割当要求信号を生成し、セルが前
記マルチプレクサの対応する入力に存在する場合に前記
信号のそれぞれが有効になるようになしてある複数の要
求手段とからなる。
【００１６】本発明の別の特徴において、カウンタ回路
または加算回路および計算回路と、前記付属のセルメモ
リーと、前記付属レジスタ回路と、前記付属の要求手段
とが単一の回路を構成し、これがいわゆる入力回路であ
る。
【００１７】本発明の別の特徴において、セルメモリー
と付属のレジスタ回路とが単一の回路いわゆる入力回路
を構成し、グループの加算回路及び計算回路が相互に接
続して単一のグループ制御回路を構成する。
【００１８】本発明の別の特徴において、有効割当要求
信号を生成するために用いる前記指令手段は、読み込み
入力のアドレス線が対応する入力にあるセルの仮想回路
番号を受信するように成してある変換メモリーから構成
される。
【００１９】本発明は時間的に実質的に等しい間隔を成
す時間間隔で同一の仮想回路に属するセルの伝送を行な
い得る形式のマルチプレクサにも関するものである。
【００２０】本発明の１つの特徴において、本発明は基
本的に、時間間隔割当要求入力がそれぞれ前記マルチプ
レクサの入力に付属するように成してある前述の実施例
の１つの時間間隔割当システムと、書き込み入力がそれ
ぞれ前記マルチプレクサの入力に接続してあり、読み込
み入力が前記マルチプレクサの出力に接続してあり、そ
れぞれの書き込み入力へのアドレス線が書き込みアドレ
ス回路の付属の決定出力に接続してあるような複数のセ
ルメモリーと、それぞれの書き込み入力がセル伝送の予
定時刻の決定のために付属のユニットの出力に接続して
あり、読み込み入力のアドレス線が時刻基準の局部時間
出力に接続してある複数のアドレスメモリーと、それぞ
れの書き込み入力が対応するアドレスメモリーの読み込
み出力に接続してあり、それぞれの読み込み出力が対応
するセルメモリーの読み込み入力のアドレス線に接続し
てあり、書き込み入力におけるアドレス線が対応する割
当システムのレジスタ回路の出力に接続してあり、前記
メモリーの読み出し時のアドレス線が前記時刻基準の局
部時間出力に接続してあり、それぞれの割当要求信号が
対応するアドレスメモリーの読み込みの瞬間に有効にな
るような複数の伝送メモリーとからなる。
【００２１】本発明の別の特徴において、セル伝送の予
定時刻の決定のためのそれぞれのユニットは、対応する
入力に存在するセルが所属する仮想回路の番号でそれぞ
れの区画が読み込み時にアドレスされ、それぞれの区画
が前記対応する仮想回路に割り当てた区間を格納するフ
ィールドと、前記仮想回路に属する送信した最後のセル
の送信の理論的時刻を含むフィールドとを含む変換メモ
リーから構成されており、前記フィールドにそれぞれが
対応する前記メモリーの読み込み出力は、それぞれが前
記理論的伝送時刻信号または伝送予定時刻を出力に供給
するためと前記対応するアドレスメモリーの書き込み入
力のアドレス線にこれを供給するために設けた計算回路
の入力へ接続してあり、前記信号は対応するフィールド
への書き込みのために前記変換メモリーの書き込み時に
入力へも同様に供給される。
【００２２】本発明の別の特徴において、本発明はさら
に、伝送信号の理論的時刻でアドレスされるアドレスメ
モリーの区画の利用状況にしたがって伝送信号の予定時
刻を決定するアドレス利用状況回路も含む。
【００２３】
【実施例】前述のならびにその他の本発明の特徴は添付
の図面と併せて本発明の好適実施例に関する以下の詳細
な説明を熟読することでより明らかとなろう。
【００２４】図１に図示したマルチプレクサは４つの入
力Ｅ1 からＥ4 と出力Ｓを含む。入力Ｅ1 からＥ4 はそ
れぞれ入力回路ＣＥ1 からＣＥ4 の入力へ接続してあ
り、入力回路の出力は出力Ｓへ接続してある。また、そ
れぞれの時間間隔で最後に割り当てた時間間隔をあらわ
す信号を供給するために設けてある時間間隔管理ユニッ
トＵＧＩＴも含む。また時刻基準ＢＴを含み、これの出
力は局部時間信号Ｈｌｏｃを供給し、入力回路ＣＥ1 〜
ＣＥ4 の対応する入力のそれぞれに接続してあり同様に
時間間隔管理ユニットＵＧＩＴの入力にも接続してあ
る。
【００２５】図２には入力回路ＣＥの略図が図示してあ
る。図示した入力回路ＣＥは基本的に多線入力Ｅと、レ
ジスタ回路ＲｅｇＡｄＭｔｒと、変換メモリーＭｔｒａ
ｄと、セルメモリーＭＣと、遅延回路ＲＥＴと、レジス
タ回路ＲｅｇＡｄと、カウンタ回路ＣＳＯを含む。
【００２６】変換メモリーＭｔｒａｄは本システムを処
理することが可能な仮想回路をそれぞれの記憶区画に付
属させたランダムアクセス型メモリーである。これらの
区画のそれぞれにはシステムの起動時に、前記区画に付
随する仮想回路に対応した仮想回路番号ＶＣＩt ならび
に時間間隔割当要求のシーケンスビットによるいわゆる
ビットｄｅｍを格納する。
【００２７】セルメモリーＭＣはそれぞれが１つのセル
を記憶するために設けたある程度の個数の区画を含む。
【００２８】入力Ｅに存在するセルが属する仮想回路Ｖ
ＣＩの番号を搬送する配線はレジスタ回路ＲｅｇＡｄＭ
ｔｒの入力に接続してありこれの出力は変換メモリーの
読み取り入力のアドレス線に接続してある。読み込み時
に、変換メモリーは変換した仮想回路番号ＶＣＩt を供
給しこれがさらにセルメモリーＭＣの入力ならびに前記
割当要求ビットｄｅｍへ供給される。
【００２９】他の配線は遅延回路ＲＥＴを経由してセル
メモリーＭＣの入力へ接続してある。遅延回路ＲＥＴは
変換メモリーＭｔｒａｄで導入される時間的遅延を保障
するために設けてある。
【００３０】セルメモリーＭＣは入力回路ＣＥの出力Ｓ
へ接続してある読み込み出力を有する。
【００３１】セルメモリーＭＣの各区画はマルチプレク
サの時刻基準ＢＴから供給される局部時間信号Ｈｌｏｃ
により読み取り時にアドレスされ、レジスタ回路Ｒｅｇ
Ａｄから供給される割当時間間隔信号ＩＴａにより書き
込み時にアドレスされる。
【００３２】カウンタ回路ＣＳＯは入力回路ＣＥのいわ
ゆる時間間隔入力Ｃｉｎに接続した入力と回路ＣＥの時
間間隔出力Ｃｏｕｔに接続した出力を有する。また割当
要求信号ｄｅｍを受信するようにメモリーＭｔｒａｄの
出力へ接続してある制御入力も含む。
【００３３】カウンタ回路ＣＳＯは入力回路ＣＥのＣｉ
ｎの入力に存在する時間間隔の値ＩＴｉｎをこれの入力
に受信する。制御入力に現われる割当要求信号ｄｅｍが
有効でない場合、この時間間隔値は出力へ供給され、さ
らに入力回路ＣＥの時間間隔出力Ｃｏｕｔへ供給され
る。逆に、割当要求信号ｄｅｍが有効な場合には、即ち
入力回路ＣＥの入力Ｅにセルが存在しているときには、
カウンタ回路ＣＳＯの入力に現われる時間間隔値ＩＴｉ
ｎが一単位だけ増分され、増分した値が出力へ供給さ
れ、さらに入力回路ＣＥの出力Ｃｏｕｔへ供給される。
【００３４】レジスタ回路ＲｅｇＡｄはカウンタ回路Ｃ
ＳＯの出力へ接続してある入力を有する。これは割当要
求信号ｄｅｍを搬送するメモリーＭｔｒａｄの出力へ接
続してある制御入力も有している。割当要求信号ｄｅｍ
が有効なとき、レジスタ回路ＲｅｇＡｄの入力に存在す
る時間間隔値ＩＴｏｕｔは出力へ変換され割当時間間隔
信号ＩＴａを構成する。信号ｄｅｍが有効ではないと
き、レジスタ回路ＲｅｇＡｄの出力に存在する値ＩＴａ
は入力に存在する時間間隔値ＩＴｏｕｔの値の奈何を問
わず変更されない。
【００３５】図１からわかるように、行ｎアンダーバー
の入力回路ＣＥn の時間間隔出力Ｃｏｕｔn は行ｎ＋１
の入力回路ＣＥn+1 の時間間隔入力Ｃｉｎn+1 に接続す
る。同じく理解されるように、第１の入力回路ＣＥ1 の
時間間隔入力は時間間隔管理ユニットＵＧＩＴの出力に
接続し、ＵＧＩＴの入力は最後の入力回路ＣＥ4 の時間
間隔出力Ｃｏｕｔ4 へ接続する。
【００３６】図１に図示したマルチプレクサは４つの入
力Ｅ1 〜Ｅ4 と出力Ｓとを含むが、本発明はｎアンダー
バー個の入力と１つの出力Ｓを有するマルチプレクサに
も等しく適用されるものである。
【００３７】さらに、必ずしも図示したような複数の入
力回路により構成する必要はないが、単一かつ同一の回
路であってもよいことは理解されよう。これが幾つかの
入力回路を表わしているという事実はモジュール構造で
あることの利点を有している。
【００３８】本発明に係るマルチプレクサの動作は以下
に説明するとおりである。
【００３９】マルチプレクサの起動時に、時間間隔管理
ユニットＵＧＩＴは出力に信号を供給し、この信号の時
間間隔値は現在の時間間隔Ｈｌｏｃに１を足したものに
等しい。この値が第１の入力回路ＣＥ1 の入力Ｃｉｎ1
に供給される。
【００４０】第１に、入力Ｅ1 〜Ｅ4 にはセルが存在し
ないものと仮定する。
【００４１】入力Ｃｉｎ1 に存在する時間間隔値は出力
Ｃｏｕｔ1 にも現われ、その結果、入力回路ＣＥ2 の入
力Ｃｉｎ2 にも現われることになる。これは、入力Ｅ1
にセルが存在しないと、カウンタ回路ＣＳＯ1 の制御入
力にメモリーＭｔｒａｄ1 から供給される割当要求信号
ｄｅｍ1 は有効にならないことをあらわしている。
【００４２】同じ理由から、入力回路ＣＥ2 の入力Ｃｉ
ｎ2 に現われる計数値は出力Ｃｏｕｔ2 にも現われ、し
たがって入力回路ＣＥ3 の入力Ｃｉｎ3 にも現われるこ
とになる。入力回路ＣＥ1 〜ＣＥ4 の入力のいずれにも
セルが存在しない場合、最後の入力回路ＣＥ4 の出力に
現われる時間間隔値は時間間隔管理ユニットＵＧＩＴの
入力にも現われる。
【００４３】時間間隔管理ユニットＵＧＩＴは、最後の
カウンタ回路ＣＳＯ4 の出力に現われる信号の時間間隔
値と例えば時刻基準ＢＴから供給されるような現在の時
間間隔値Ｈｌｏｃとの差がゼロ（ｎｉｌ）のとき、値が
現在の時間間隔値Ｈｌｏｃに１を足したものに等しい時
間間隔信号を出力へさらには第１の入力回路ＣＥ1 の入
力Ｃｉｎ1 へ供給するように設けてある。
【００４４】それぞれのカウンタ回路ＣＳＯ1 は、入力
に存在する単一のＩＴｉｎの時間間隔値と現在の時間間
隔値Ｈｌｏｃとの差が所定の閾値を超過したとき、対応
する入力Ｅ1 にセルが存在していても入力にある時間間
隔値ＩＴｉｎを増分することはない。
【００４５】任意の時間間隔Ｈｌｏｃで、セルが入力回
路ＣＥi の入力Ｅｉに存在する場合、セルの属するＶＣ
Ｉ番号を含むヘッダーがレジスタ回路ＲｅｇＡｄＭｔｒ
経由でメモリーＭｔｒａｄのアドレス入力へ供給され
る。メモリーは一方で変換したＶＣＩt 番号を含むヘッ
ダ、また他方で割当要求信号ｄｅｍi を供給する。セル
の情報部分ならびに変換したヘッダＣＶＩt はセルメモ
リーＭＣi の書き込み入力に現われる。要求信号ｄｅｍ
i はカウンタ回路ＣＳＯi の制御入力ならびにレジスタ
回路ＲｅｇＡｄi の制御入力に供給される。カウンタＣ
ＳＯi は入力Ｃｉｎi に現われた時間間隔値を１単位だ
け増分して、割り当てた時間間隔が新しい値であれば入
力に増分した値を供給する。
【００４６】新しい時間間隔値はレジスタ回路ＲｅｇＡ
ｄの入力にも現われ、同様に出力にも現われる。これで
セルメモリーＭＣの書き込み時にアドレスする。
【００４７】セルメモリーＭＣの入力にあるセルはその
アドレスに格納され、その値は新しい時間間隔値ＩＴａ
に等しい。入力回路から入力回路へ循環するそれぞれの
時間間隔値はセルの伝送に最後に割り当てた時間間隔の
値を表わしていることが理解されよう。
【００４８】セルメモリーＭＣは読み込み時に時刻基準
ＢＴから供給される局部時間信号Ｈｌｏｃでアドレスさ
れる。この信号Ｈｌｏｃの値で対応するアドレスに格納
されているセルがセルメモリーＭＣの出力に供給され、
マルチプレクサの出力Ｓにも現われる。
【００４９】正しく作動させるためには、それぞれのカ
ウンタＣＳＯは時間間隔の時間単位の持続時間に対して
無視できない時間間隔値の伝播時間を示す必要がある。
【００５０】第１の実施の変化において、時刻基準ＢＴ
から供給されるそれぞれの時間間隔は多数のもっと細か
い時間間隔ｔ1 〜ｔm に分割され、この微小間隔の１つ
をそれぞれの入力回路ＣＥi に割り当てる。割り当てら
れていない微小時間間隔は時間間隔管理ユニットＵＧＩ
Ｔに振分ける。時刻ｔi で入力Ｃｉｎi に時間間隔値が
存在する場合、この時間間隔値または新しい時間間隔値
が時刻ｔi+1 に次の入力回路ＣＥi+1 の出力Ｃｉｎi+1
にも現われる。
【００５１】別の変化において、入力回路ＣＥ1 〜ＣＥ
4 の全てが厳密に同期して作動する。これらの入力回路
のカウンタ回路ＣＳＯはこのとき時刻基準ＢＴへもう接
続していない。次の入力回路の計数値の伝播時間は時間
間隔の持続の区画とは等しくないが、入力回路ＣＥのカ
ウンタ回路ＣＳＯでの伝播時間に等しい。
【００５２】割当要求信号ｄｅｍが有効な場合にのみ入
力に存在する時間間隔値ＩＴｉｎに１を加算する加算回
路でそれぞれのカウンタ回路ＣＳＯを置き換え得ること
に注意されたい。
【００５３】それぞれの入力回路の変換メモリーＭｔｒ
ａｄは特に１つの実施例において、マルチプレクサの対
応する入力Ｅにセルが存在するとき要求信号ｄｅｍを生
成するための手段を構成することに注意されたい。
【００５４】図３に図示したように、４つの入力回路Ｃ
Ｅ1 〜ＣＥ4 のグループＧＲＣＥはグループ管理回路Ｃ
ＧＧに接続してある。以下の説明から理解されるよう
に、このような入力回路のグループによって処理速度を
上げなくとも処理すべき入力Ｅ１の個数を増加させるこ
とができる。
【００５５】図３では、入力回路ＣＥ1 をセルメモリー
ＭＣと、時間間隔割当要求の生成手段ＧＤと、レジスタ
回路ＲｅｇＡｄとして図示してある。生成手段ＧＤは要
求信号ｄｅｍ1 を生成して管理回路ＣＧＧの入力に供給
し、メモリーＭＣの出力はグループＧＲＣＥの出力Ｓに
接続してあり、レジスタ回路ＲｅｇＡｄの入力は管理回
路ＣＧＧの出力Ｃｏｕｔ1 に接続してある。その他の入
力回路ＣＥ2 〜ＣＥ4は入力回路ＣＥ1 と完全に同等の
方法で構成し接続する。
【００５６】グループ管理回路ＣＧＧは最後に割り当て
た時間間隔ＩＴｉｎの値を受信するためにグループＧＲ
ＣＥの入力Ｃｉｎに接続してある入力を有している。グ
ループＧＲＣＥの時間間隔出力Ｃｏｕｔはグループ管理
回路ＣＧＧが出力Ｃｏｕｔ4に供給する信号で構成され
る。
【００５７】図４には管理回路ＣＧＧを図示した。管理
回路ＣＧＧは４つの入力ＥＳ1 〜ＥＳ4 を設けてグルー
プＧＲＣＥの入力回路ＣＥ1 〜ＣＥ4 （図３参照）で生
成した割当要求信号ｄｅｍ1 〜ｄｅｍ4 をそれぞれが受
信するように成してある計算回路Ｓｏｍで構成される。
本回路はＳＳ1 〜ＳＳ4 の４つの出力を含み、その第１
は第１の割当要求信号ｄｅｍ1 が有効かまたは無効かに
よって値１または０をとり、第２の出力は有効な要求信
号ｄｅｍ1 とｄｅｍ2 の個数の値をとり、第３の出力は
有効な信号ｄｅｍ1 、ｄｅｍ2 、ｄｅｍ3 の個数の値を
とり、第４の出力はｄｅｍ1 からｄｅｍ4 までの有効信
号の個数の値をとる。計算回路Ｓｏｍのそれぞれの出力
ＳＳ1 は加算回路Ａｄｄi の第１の入力に接続してあ
り、加算回路Ａｄｄi の第２の出力はグループＧＲＣＥ
の入力Ｃｉｎに現われる時間間隔の値ＩＴｉｎを受信す
るために設けてある。
【００５８】このような入力回路のグループの動作発議
の通りである。例えば、グループＧＲＣＥの入力Ｅ２〜
Ｅ４にそれぞれセルが存在している場合、割当要求信号
ｄｅｍ2 〜ｄｅｍ4 が有効になる。そのためグループ管
理回路ＣＧＧの計算回路Ｓｏｍの第１の出力ＳＳ1 が値
０になり、第２の出力ＳＳ2 は値１、第３の出力ＳＳ 3
も同様に値１、さらに最後のＳＳ4 は値２をとることに
なる。入力回路ＣＥ1〜ＣＥ4 のレジスタ回路ＲｅｇＡ
ｄの入力はそれぞれ、値ＩＴｉｎ（ＩＴｏｕｔ 1 ＝ＩＴ
ｉｎ）に等しい時間間隔値、ＩＴｉｎ＋１（ＩＴｏｕｔ
2 ＝ＩＴｉｎ＋２）に等しい値、ＩＴｉｎ＋１に等しい
値、ＩＴｉｎ＋２に等しい値（ＩＴｏｕｔ4 ＝ＩＴｉｎ
＋２）を受信することになる。この例の時間間隔値は図
４の括弧内に示してある。入力回路ＣＥ2 〜ＣＥ4 のレ
ジスタだけがそれぞれの入力に現われた時間間隔値ＩＴ
ｉｎ＋１とＩＴｉｎ＋２を格納することになる。その他
は変更を受けない。さらに、値ＩＴｉｎ＋２が別の４入
力回路のグループへ供給される。
【００５９】グループ管理回路ＣＧＧの指令によりグル
ープＧＲＣＥ内の入力回路ＣＥ1 〜ＣＥ4 を再グループ
化することで、生成速度を上げることなく入力数の処理
能力を拡大することができる。
【００６０】図３及び図４に図示した入力回路のグルー
プＧＲＣＥも同様にこれ単独で４つの入力Ｅ1 〜Ｅ4 を
有するマルチプレクサを構成し得ることがわかる。
【００６１】グループＧＲＣＥには４つの入力回路を含
むように図示してあるが、同じ原理によって、本発明の
範囲を逸脱することなく回路数を増加または減少しうる
ことが理解されよう。しかし、入力回路数の増加により
回路間の相互接続の数が急激に増加することになる。
【００６２】補助的グループ管理回路の使用を回避する
ため、図５に図示したような入力回路を設けてある。図
５に示した４入力回路のグループを図６に図示した。図
２に図示した入力回路ＣＥと比較すると、図５の入力回
路ＣＥは、図２の回路に加えて、図６との関連でさらに
詳細を後述するようにそれぞれが割当要求信号ｄｅｍ 1
〜ｄｅｍ4 を受信することを意図した４つの入力ＥＳ1
〜ＥＳ4 を有する計算回路Ｓｏｍｍを含んでいる。計算
回路Ｓｏｍｍは有効割当要求信号ｄｅｍを搬送する入力
ＥＳ1 〜ＥＳ4 の数をあらわす信号を出力に供給し、こ
れを加算回路Ａｄｄの第１の入力に供給する。加算回路
Ａｄｄの他方の入力は入力回路ＣＥの入力Ｃｉｎに現わ
れる時間間隔値ＩＴｉｎを受信するために設けてある。
加算回路Ａｄｄの出力は入力回路ＣＥの出力Ｃｏｕｔを
構成し、ここからの出力ＩＴｏｕｔはレジスタ回路Ｒｅ
ｇＡｄの入力に供給される。割当要求信号ｄｅｍはまた
入力回路ＣＥの出力Ｃｄｅｍにも現われる。
【００６３】図５に図示したような４信号回路ＣＥ1 〜
ＣＥ2 は図６に図示した方法で相互接続する。図示した
４入力回路ＣＥ1 〜ＣＥ4 が併せてグループＧＲＣＥを
構成する。入力回路ＣＥ1 〜ＣＥ4 は点線と破線で図示
してあり、またこれの計算回路Ｓｏｍｍ1 〜Ｓｏｍｍ4
および回路Ａｄｄ1 〜Ａｄｄ4 で示してある。計算回路
Ｓｏｍｍ1 〜Ｓｏｍｍ4 の入力ＥＳ1 はそれぞれ割当要
求信号ｄｅｍ1 〜ｄｅｍ4 を受信することが理解されよ
う。同様に、第１の入力回路ＣＥ1 の計算回路Ｓｏｍｍ
1 の３つの入力ＥＳ2 〜ＥＳ4 はゼロ点に接続してあ
る。入力回路ＣＥ 2 の計算回路Ｓｏｍｍ2 の入力ＥＳ2
は第１の回路ＣＥ1 の出力Ｃｄｅｍ1 へ接続してあり、
計算回路Ｓｏｍｍ2 の他方の入力ＥＳ3 〜ＥＳ4 はゼロ
点に接続してある。第３の入力回路ＣＥ3 の計算回路Ｓ
ｏｍｍ3 の入力ＥＳ2 は第１の回路ＣＥ1 の出力Ｃｄｅ
ｍ1 に接続してある。これの入力ＥＳ3 は第２の回路Ｃ
Ｅ2の出力Ｃｄｅｍ2 に接続してあり、他方で入力ＥＳ
4 はゼロ点に接続してある。最後に、第４の入力回路Ｃ
Ｅ4 の計算回路Ｓｏｍｍ4 の入力ＥＳ2 は第１の入力回
路ＣＥ1 の出力Ｃｄｅｍ1 に接続してあり、入力ＥＳ3
は第２の回路ＣＥ2 の出力Ｃｄｅｍ２へ、さらに入力Ｅ
Ｓ4 は第３の回路の出力Ｃｄｅｍ3 へそれぞれ接続して
ある。第４の入力回路ＣＥ4 の出力Ｃｏｕｔ4 はグルー
プＧＲＣＥの時間間隔出力Ｃｏｕｔを構成する。
【００６４】全ての入力回路ＣＥ1 〜ＣＥ4 の入力Ｃｉ
ｎはグループＧＲＣＥの時間間隔入力Ｃｉｎへ接続して
ある。
【００６５】このようなグループＧＲＣＥの動作は次の
通りである。前述の実施例と同じように、グループの入
力Ｅ２とＥ４が要求に影響を与えた、即ち割当要求信号
ｄｅｍ2 とｄｅｍ4 が有効であると仮定する。第１の計
算回路Ｓｏｍｍ1 の出力は値０となり、その結果ＩＴ1
の値がグループＧＲＣＥの入力ＣｉｎでＩＴｉｎに等し
くなる。第１の入力回路ＣＥ1 の出力Ｃｄｅｍ1 は値０
をとる。
【００６６】第２の計算回路Ｓｏｍｍ2 の出力は、割当
要求信号ｄｅｍ2 が有効であれば値「１」となる。した
がって、値ＩＴ2 は値ＩＴｉｎ＋１に等しい値となる。
信号ｄｅｍ2 が有効であるから、入力Ｅ２に現われるセ
ルはＩＴｉｎ＋１に対応するアドレスで入力回路ＣＥ2
のメモリーＭＣに格納されることになる。第２の回路Ｃ
Ｅ2 の値Ｃｄｅｍ2 は「１」に等しい。
【００６７】第３の計算回路Ｓｏｍｍ3 の出力は、計算
回路Ｓｏｍｍ3 の入力ＥＳ3 だけが値「１」をとるとき
に限って値「１」を保障し、それ以外の場合には値０と
なる。値ＩＴ3 は値ＩＴｉｎ＋１に等しいが、入力回路
ＣＥ3 では使用しない。出力Ｃｄｅｍ3 は値「１」をと
る。
【００６８】割当要求信号ｄｅｍ4 が有効で計算回路Ｓ
ｏｍｍ4 の入力ＥＳ3 が１に等しい値をとる場合に限り
第４の計算回路Ｓｏｍｍ4 の出力は値１となる。値ＩＴ
4 はＩＴｉｎ＋２に等しい値で、入力Ｅ４のセルは入力
回路ＣＥ4 のメモリーＭＣのアドレスに格納される。そ
のため、出力Ｃｏｕｔ4 は値ＩＴｉｎ＋２となる。この
値は、システム内において最後にセル伝送を行なった時
間間隔ＩＴに対応するものである。
【００６９】出力Ｃｏｕｔでの入力Ｃｉｎの時間間隔値
ＩＴｉｎの伝播時間は実質的に図２による単一の入力回
路ＣＥの伝播時間であることが理解されよう。
【００７０】本発明による時間間隔割当システムを図７
に図示した。本システムは時間間隔管理ユニットＵＧＩ
Ｔと、相互に直列に接続した複数のカウンタ回路ＣＳＯ
1 〜ＣＳＯn を含み、カウンタ回路ＣＳＯi の入力が直
列に接続された直前のカウンタ回路ＣＳＯi-1 の出力に
接続して、カウンタ回路ＣＳＯ1 の入力が時間間隔管理
ユニットＵＧＩＴの出力に接続し、さらに最後のカウン
タ回路ＣＳＯn の出力が管理ユニットＵＧＩＴの入力に
接続するように成してある。それぞれのカウンタ回路Ｃ
ＳＯi にはｄｅｍi を搬送する入力が付属し、前記信号
ｄｅｍi を受信するために制御入力を設けてある。
【００７１】それぞれのカウンタ回路ＣＳＯi は前記対
応する割当要求信号ｄｅｍi が無効な場合に入力に現わ
れる時間間隔値または前記対応する時間間隔割当要求信
号ｄｅｍi が有効な場合に入力に現われる１単位だけ増
分した時間間隔値のどちらかを供給するために設けてあ
る。それぞれのカウンタ回路ＣＳＯi の出力はレジスタ
回路ＲｅｇＡｄi の入力に接続し、前記対応する割当要
求信号ｄｅｍi を受信するためにこれに制御入力が設け
てある。
【００７２】それぞれのレジスタＲｅｇＡｄi は、前記
対応する割当要求信号ｄｅｍi が有効な場合に割当時間
間隔信号ＩＴi を供給するために設けてある。
【００７３】管理ユニットＵＧＩＴの動作は図１に図示
したマルチプレクサの管理ユニットＵＧＩＴの動作と同
じである。またカウンタ回路ＣＳＯも同様である。
【００７４】図１のマルチプレクサはそれぞれにマルチ
プレクサの入力Ｅi を設けてある複数のセルメモリーＭ
Ｃと、複数の要求手段Ｍｔｒａｄと、図７に図示したよ
うな時間間隔割当システムから構成されると考えること
ができる。それぞれのメモリーＭＣは書き込み時に、割
当システムのレジスタ回路ＲｅｇＡｄi が供給する時間
間隔信号ＩＴi でアドレスされる。
【００７５】従って、図７に図示した割当システムの動
作は、図１に示したマルチプレクサの動作から演繹する
ことができよう。
【００７６】同様に、図３と図５のマルチプレクサは、
時間間隔割当手段と、複数のセルメモリーと、割当要求
信号を生成するための複数の手段を設けてあるものと考
えることができることは理解されよう。
【００７７】それぞれの入力回路ＣＥ1 には同一の仮想
回路に属する２つのセルの伝送を行なうための時間間隔
装置、例えば特にフランス特許第ＦＲ−Ａ−２６６８３
２４号および第ＦＲ−Ａ−２６８６２０５号の明細書に
開示されている装置の１つなどを備えることができるこ
とも理解されよう。
【００７８】図８において、入力Ｅに現われるセルの間
隔を保つための手段を設けてある入力回路ＣＥが図示し
てある。このようなシステムは、その目的として同一の
仮想回路の属するセルの伝送を例えば周期Ｔごとに実質
的に一定の時間的に隔たった間隔で行なうものである。
【００７９】入力回路ＣＥは入力Ｃｉｎと出力Ｃｏｕｔ
を有するカウンタ回路ＣＳＯを含む。カウンタ回路ＣＳ
Ｏは制御入力に現われる時間間隔割当要求信号ｄｅｍで
指令を受ける。カウンタ回路はまた入力がカウンタ回路
ＣＳＯの出力に接続してあり割当要求信号ｄｅｍを受信
するために制御入力を設けてあるレジスタ回路ＲｅｇＡ
ｄを含む。カウンタ回路はその出力に割当時間間隔信号
ＩＴａを供給する。
【００８０】図７に示す時間間隔割当システムの一部が
ここで識別されよう。本明細書で説明したマルチプレク
サを拡張付き時間間隔割当システム（図３及び図５参
照）に提供できることも理解されよう。
【００８１】図８に示したマルチプレクサはさらに、書
き込み入力が遅延回路Ｒを経由して入力回路ＣＥの入力
Ｅに接続してあるセルメモリーＭＣｅｌを含む。セルメ
モリーＭＣｅｌの出力は入力回路ＣＥの出力Ｓに接続し
てある。セルメモリーＭＣｅｌは回路ＣＥの入力Ｅに現
われるセルを格納できるようにするために設けてある。
【００８２】該マルチプレクサは、それぞれの区画が該
区画に付随する仮想回路番号ＶＣＩを有する最後に伝送
したセルの理論的伝送時間Ｈｔｅｄと、この仮想回路Ｖ
ＣＩに属するセルに割り当てられた時間周期Ｔとを含む
いわゆる作動状況の部分を、変換した仮想回路番号ＶＣ
Ｉt と検証信号Ｅｎ以外に含み、仮想回路番号ＶＣＩで
アドレスするようになしてある変換メモリーＭｔｒａｄ
を含む。
【００８３】セルメモリーＭＣｅｌに格納したセルに
は、例えば変換メモリーＭｔｒａｄから供給されるよう
な変換した仮想回路番号ＶＣＩt がつく。
【００８４】理論的時間Ｈｔｅｄと、周期Ｔと、検証ビ
ットＥｎを供給する変換メモリーＭｔｒａｄの読み取り
出力は入力Ｅに現われる現在のセルの理論的伝送時間の
計算回路ＶＳＡの対応する入力に接続してある。計算回
路ＶＳＡの出力はメモリーＭｔｒａｄのフィールドＨｔ
ｅｄにおいて書き込み入力に接続する。同様に、出力が
アドレスメモリーＭＡｄの書き込み入力のアドレス線に
接続してある利用可能なアドレスの計算回路ＧＤＲの入
力へも接続してある。
【００８５】アドレスの計算回路ＧＤＲの機能は、予定
伝送時間における対応する値ＨｅｅのメモリーＭＡｄで
占有されていない第１のアドレスを計算することであっ
て、これは計算回路ＶＳＡが供給する理論的時間Ｈｔｅ
に対応するアドレスから得られる。このような回路は、
例えば、フランス特許第ＦＲ−Ａ−２６１７３０２号の
明細書において参照番号ＭＡＤとして記載された回路で
構成されるものである。
【００８６】利用可能な書き込みアドレスの計算回路Ｃ
Ａｄは利用可能なアドレスＡｄｒｅを供給して入力Ｅに
存在する現在のセルをこのアドレスＡｄｒｅに格納する
ためにセルメモリーＭＣｅｌの書き込み入力のアドレス
線に出力を接続してある。回路ＣＡｄは入力Ｅ上のセル
のそれぞれの到着時に１単位だけ出力が増分されるよう
に成してあるカウンタ回路で構成することができる。
【００８７】回路ＣＡｄの出力もメモリーＭＡＤの書き
込み入力へ接続してある。つまり、アドレスＡｄｒｅ即
ち現在のセルが格納してあるアドレスは、回路ＧＤＲが
供給する予定伝送時間Ｈｅｅに対応するメモリーＭＡｄ
のアドレスに格納される。
【００８８】メモリーＭＡｄの読み取り入力のアドレス
線は時刻基準に接続し、局部時間信号Ｈｌｏｃを受信す
るように成してある。メモリーＭＡｄの読み取り出力は
伝送メモリーＭＥｍの書き込み入力に接続してあり、伝
送メモリーの読み取り出力はメモリーＭＣｅｌの書き込
み入力のアドレス線に接続して、ここにまたは読み取り
アドレスＡｄｒ１を供給する。メモリーＭＡｄの読み取
り中に、出力は時間間隔割当要求信号ｄｅｍをカウンタ
回路ＣＳＯの制御入力へ供給する。
【００８９】伝送メモリーＭＥｍは書き込み入力のアド
レス線をレジスタ回路ＲｅｇＡｄの出力に接続してあ
る。
【００９０】伝送メモリーＭＥｍは読み取り入力のアド
レス線を時刻基準ＢＴに接続してあり、ここに局部時間
信号Ｈｌｏｃを受信できるようにしてある。
【００９１】図８に図示した回路の動作は次の通りであ
る。
【００９２】入力Ｅにセルが到着すると、これの仮想回
路番号がレジスタ回路ＲｅｇＡｄＭｔｒ経由でメモリー
Ｍｔｒａｄをアドレスする。これは変換した仮想回路番
号ＶＣＩt を供給する。
【００９３】同様に、入力Ｅに存在する現在のセルと同
じ仮想回路に属する最後に送信したセルの理論的伝送時
間Ｈｔｅｄも供給する。さらに、この仮想回路に割り当
てられる周期Ｔも供給する。最後に検証信号Ｅｎを供給
する。
【００９４】時間Ｈｔｅｄと、周期Ｔと、検証信号Ｅｎ
が計算回路ＶＳＡへ供給され、ここから入力Ｅに存在す
るセルの理論的伝送時間Ｈｔｅが供給される。この時間
は、例えば時間Ｈｔｅｄと周期Ｔの加算により計算する
ものである。これが値ＨｔｅｄのＩＴi に格納するため
変換メモリーＭｔｒａｄの書き込み入力へ供給される。
【００９５】時間Ｈｔｅｄは計算回路ＧＤＲへ供給さ
れ、計算回路ＧＤＲは伝送予想時間Ｈｅｅを供給し、こ
れをアドレスメモリーＭＡｄの書き込み入力のアドレス
線へ供給する。
【００９６】計算回路ＣＡｄは対応するアドレス信号Ａ
ｄｒｅをセルメモリーＭｃｅｌの占有されていないアド
レスへ供給する。このアドレス信号Ａｄｒｅはセルメモ
リーＭｃｅｌの書き込み入力のアドレス線へ供給される
ことで、入力回路ＣＥの入力Ｅに存在するセルをここに
格納させる。このアドレス信号はアドレスメモリーＭＡ
ｄの書き込み入力にも同様に供給される。そのため、セ
ルメモリーＭｃｅｌ内で入力Ｅのセルが格納されている
アドレスが計算回路ＧＤＲで計算した予定伝送時間Ｈｅ
ｅに対応するアドレスメモリーＭＡｄ内のアドレスに格
納される。
【００９７】それぞれのセル時間Ｔｃにおいて、セルは
入力回路ＣＥの入力Ｅに存在するかまたは存在しないこ
とになり、時間間隔ＩＴｉｎの新しい値が入力Ｃｉｎに
も現われることになる。これはすでに割当を行なった最
後の時間間隔セルに対応する。
【００９８】所定の時間Ｔｃにおいて、アドレスメモリ
ーＭＡｄは時刻基準ＢＴの供給する局部時刻信号Ｈｌｏ
ｃにより書き込み時にアドレスされる。アドレスメモリ
ーＭＡｄは、予定伝送時間が局部時間Ｈｌｏｃに等しい
セルのアドレスメモリーＭｃｅｌ内のアドレスへ対応す
るアドレス信号Ａｄｒを供給する。さらに有効な割当要
求信号ｄｅｍを供給してカウンタ回路ＣＳＯに指令を送
る。カウンタ回路ＣＳＯは入力Ｃｉｎに現われる時間間
隔値ＩＴｉｎを増分して、増分した値を出力Ｃｏｕｔへ
供給する。
【００９９】割当要求信号ｄｅｍが有効であるため、レ
ジスタ回路ＲｅｇＡｄｒも同様に伝送メモリーＭＥｍの
書き込み入力のアドレス線に割当時間間隔信号ＩＴａを
供給する。アドレスメモリーＭＡｄが供給したアドレス
の値Ａｄｒは割当時間間隔信号ＩＴａの間隔に対応する
伝送メモリーＭＥｍ内のアドレスへ格納されることにな
る。
【０１００】この時間Ｔｃの間、伝送メモリーＭＥｍも
同様に読み込みにおいて時刻基準から供給された局部時
間信号Ｈｌｏｃでアドレスされる。伝送メモリーＭＥｍ
はセルメモリーＭｃｅｌに供給されたアドレス信号Ａｄ
ｒ１を供給する。この信号に対応するアドレスＡｄｒ１
に格納されているセルが送信される。伝送メモリーＭＥ
ｍのアドレスに格納する時点でこのセルに割り当てられ
たセル時間の間にセルが送信されることが理解されよ
う。
【図面の簡単な説明】
【図１】本発明の一実施例を示す時間間隔割当システム
及びマルチプレクサマルチプレクサの略図である。
【図２】本発明によるマルチプレクサの入力回路の略図
である。
【図３】本発明の実施の変形によるマルチプレクサを構
成するために用いる入力回路のグループの略図である。
【図４】図３の入力回路のグループを含むグループ管理
回路の略図である。
【図５】本発明の他の実施例を示すマルチプレクサの入
力回路の略図である。
【図６】マルチプレクサの入力回路のグループの略図で
あって、前記入力回路は図３に図示した実施例により実
現したものである。
【図７】本発明による時間間隔割当システムの略図であ
る。
【図８】セル間隔伝送手段を設けてある本発明によるマ
ルチプレクサの入力回路の略図である。
【符号の説明】
Ａｄｄ 加算回路 Ｃｉｎ 入力 ＣＡｄ アドレス回路 ＣＥ 入力回路 ＣＳＯ カウンタ回路 Ｅ 入力 ＧＤＲ アドレスの計算回路 ＧＲＣＥ グルー
プ Ｈｔｅｄ フィールド ＭＡｄ アドレス
メモリー ＭＣ セルメモリー ＭＣｅｌ セルメ
モリー ＭＥｍ 伝送メモリー Ｍｔｒａｄ 要求
手段（変換メモリー） ＲｅｇＡｄ レジスタ回路 Ｓ 出力 Ｓｏｍ 計算回路 Ｓｏｍｍ 計算回
路 ＵＧＩＴ 時間間隔管理ユニット ＶＳＡ 計算回路
フロントページの続き (72)発明者 オリヴィエ デュジェオン フランス国 エフ−22560 プルームール −ボドウ、 ケレノク、 ルート デュ ブランスター ３ (72)発明者 ミッシェル セルベル フランス国 エフ−22300 ラニオン、 ルート ドゥ トレガステル、 ル リュ アン セルヴェル（番地なし)

Claims (13)

    【特許請求の範囲】
  1. 【請求項１】 それぞれの時間間隔で最後に割り当てた
    時間間隔を供給する時間間隔管理ユニット（ＵＧＩＴ）
    と、直列に相互に接続してある複数のカウンタ回路（Ｃ
    ＳＯ1 〜ＣＳＯn ）を含み、１つのカウンタ回路（ＣＳ
    Ｏi ）の入力を直列接続してある直前のカウンタ回路
    （ＣＳＯi-1 ）の出力に接続し、第１のカウンタ回路
    （ＣＳＯ1 ）の入力が前記時間間隔管理ユニット（ＵＧ
    ＩＴ）の出力に接続し、それぞれのカウンタ回路（ＣＳ
    Ｏi ）は時間間隔割当要求信号（ｄｅｍi ）を搬送する
    入力を備えさらに前記割当要求信号（ｄｅｍi ）を受信
    するためと前記割当要求信号（ｄｅｍi ）が無効な場合
    には入力に存在する時間間隔の値（ＩＴｉｎ）または前
    記要求信号（ｄｅｍi ）が有効な場合には前記時間間隔
    値を１単位増分した値（ＩＴｉｎ＋１）のどちらかを供
    給するための制御入力を設けてあり、それぞれのカウン
    タ回路（ＣＳＯi ）の出力は前記対応する要求信号を受
    信するために制御入力が設けてあるレジスタ回路（Ｒｅ
    ｇＡｄ1 ）の入力に接続して、前記対応する要求信号
    （ｄｅｍi ）が有効な場合にはそれぞれのレジスタ（Ｒ
    ｅｇＡｄi ）が割り当て時間間隔信号（ＩＴａ）を供給
    するように成してあることを特徴とする時間間隔割当シ
    ステム。
  2. 【請求項２】 それぞれの時間間隔で最後に割り当てた
    時間間隔を供給する時間間隔管理ユニット（ＵＧＩＴ）
    と、直列に相互に接続してある複数のグループ（ＧＲＣ
    Ｅ1 〜ＧＲＣＥn ）を含み、１つのグループ（ＧＲＣＥ
    i ）の入力が直列接続してある直前のグループ（ＧＲＣ
    Ｅi-1 ）の出力に接続し、第１のグループの入力が前記
    時間間隔管理ユニット（ＵＧＩＴ）の出力に接続し、そ
    れぞれのグループ（ＧＲＣＥi ）のそれぞれの加算回路
    （Ａｄｄi ）は第１の入力を前記グループ（ＧＲＣ
    Ｅi ）の入力（Ｃｉｎ）に接続してあり時間間隔割当要
    求信号（ｄｅｍi ）を搬送する入力を備え、グループ
    （ＧＲＣＥi ）内に設けた列ｉの加算回路（Ａｄｄi ）
    は計算回路（Ｓｏｍ，Ｓｏｍｍi ）の第２の入力で下位
    の行加算回路に付随する入力上ならびにこれに付随する
    入力上に存在する有効割当要求信号（ｄｅｍi 〜ｄｅｍ
    i-1 ）の個数をあらわす信号を受信して、それぞれの加
    算回路（Ａｄｄi ）の出力は前記付随する割当要求信号
    （ｄｅｍi ）を受信するために制御入力が設けてあるレ
    ジスタ回路（ＲｅｇＡｄi ）の入力に接続し、それぞれ
    のレジスタ回路（ＲｅｇＡｄi ）は、前記対応する要求
    信号（ｄｅｍ i ）が有効な場合には割り当てた時間間隔
    信号（ＩＴi ）を供給し、グループ（ＧＲＣＥi ）の最
    後の加算回路（Ａｄｄi ）出力が前記グループ（ＧＲＣ
    Ｅi ）の出力を形成するように成してあることを特徴と
    する時間間隔割当システム。
  3. 【請求項３】 前記時間間隔管理ユニット（ＵＧＩＴ）
    が最後のカウンタ回路（ＣＳＯn ）または最後のグルー
    プ（ＧＲＣＥn ）の出力に存在する時間間隔値を受信し
    て、これを前記第１のカウンタ回路（ＣＳＯ1 ）または
    第１のグループ（ＧＲＣＥ1 ）に前記最後に割り当てた
    時間間隔値がある限り供給するように成してあることを
    特徴とする請求項１または２記載の時間間隔割当システ
    ム。
  4. 【請求項４】 前記時間間隔管理ユニット（ＵＧＩＴ）
    で受信した信号の時間間隔値と現在の時間間隔値（Ｈｌ
    ｏｃ）の差がゼロ（ｎｉｌ）の場合には、前記時間間隔
    管理ユニット（ＵＧＩＴ）は値が前記現在の時間間隔値
    の値に１を足した値に等しい（Ｈｌｏｃ＋１）信号を供
    給するように成してあることを特徴とする請求項１、２
    または３記載の時間間隔割当システム。
  5. 【請求項５】 入力に存在する信号（ＩＴｉｎ）の時間
    間隔値と現在の時間間隔の値（Ｈｌｏｃ）の差が所定の
    閾値を超過した場合にはセルが対応する入力（Ｅi ）に
    存在している場合であっても入力の時間間隔値（ＩＴｉ
    ｎ）を増分させないようにそれぞれのカウンタ回路（Ｃ
    ＳＯi ）が設けてあることを特徴とする請求項１、２、
    ３または４記載の時間間隔割当システム。
  6. 【請求項６】 セル時間間隔内に通信セルを受信するこ
    とを意図したｎ個の入力（Ｅ1 〜Ｅn ）と所定のセル時
    間間隔の間に前記セルの１つを供給することを意図した
    出力（Ｓ）とを含む形式のマルチプレクサであって、基
    本的に割当要求入力がそれぞれ前記マルチプレクサの入
    力（Ｅ1 〜Ｅn ）に付随する請求項１から５までの１つ
    に記載の時間間隔割当システムと、 書き込み入力がそれぞれ前記マルチプレクサの入力（Ｅ
    1 〜Ｅn ）に接続してあり読み込み出力が前記マルチプ
    レクサの出力（Ｓ）に接続してあり、セルメモリー（Ｍ
    Ｃi ）の書き込み入力のアドレス線が前記割当システム
    の対応するレジスタ（ＲｅｇＡｄi ）の出力に接続して
    あり前記メモリーの読み込み入力のアドレス線が時刻基
    準の局部時間出力（Ｈｌｏｃ）に接続してある複数のセ
    ルメモリー（ＭＣ1 〜ＭＣn ）と、 それぞれが時間間隔割当要求信号（ｄｅｍ1 〜ｄｅ
    ｍ2 ）を生成し、前記マルチプレクサの対応する入力に
    セルが存在する場合には前記信号のそれぞれが有効にな
    るように成してある複数の要求手段（Ｍｔｒａｄ1 〜Ｍ
    ｔｒａｄn ）とよりなることを特徴とするマルチプレク
    サ。
  7. 【請求項７】 カウンタ回路（ＣＳＯi ）または加算回
    路（Ａｄｄi ）および計算回路（Ｓｏｍ，Ｓｏｍｍi ）
    と、付随するセルメモリー（ＭＣi ）と、付随するレジ
    スタ回路（ＲｅｇＡｄi ）と、付随する要求手段（Ｍｔ
    ｒａｄi ）が入力回路（ＣＥi ）と称する単一の回路を
    構成するように成してあることを特徴とする請求項６記
    載のマルチプレクサ。
  8. 【請求項８】 セルメモリー（ＭＣi ）とこれに付随す
    るレジスタ回路（ＲｅｇＡｄi ）が入力回路（ＣＥi ）
    と称する単一の回路を構成し、グループ（ＧＲＣＥ）の
    加算回路（Ａｄｄi ）と計算回路を統合して単一グルー
    プの命令回路（ＣＧＧ）を構成するように成してあるこ
    とを特徴とする請求項６記載のマルチプレクサ。
  9. 【請求項９】 有効割当要求信号（ｄｅｍ）を生成する
    ために使用する前記要求手段は、読み込み入力のアドレ
    ス線で対応する入力に於けるセルの仮想回路番号を受信
    するように意図した変換メモリー（Ｍｔｒａｄ）よりな
    ることを特徴とする請求項６、７、または８記載のマル
    チプレクサ。
  10. 【請求項１０】 セル時間間隔内で通信セルを受信する
    ことを意図したｎ個の入力（Ｅ1 〜Ｅn ）と決定したセ
    ル時間間隔の間に前記セルの１つを供給することを意図
    した出力（Ｓ）を含む形式のマルチプレクサであって、
    前記マルチプレクサはさらに実質的に一定の時間的間隔
    だけ隔たった間隔で同一の仮想回路に属するセルを送信
    できるような種類でもあって、基本的に、 時間間隔割当要求入力がそれぞれ前記マルチプレクサの
    入力（Ｅ1 〜Ｅn ）に割り当ててある請求項１から５の
    １つに記載の時間間隔割当システムと、 書き込み入力が前記マルチプレクサの入力（Ｅ1 〜
    Ｅn ）にそれぞれ接続してあり読み込み出力が前記マル
    チプレクサの出力（Ｓ）に接続してある複数のセルメモ
    リー（ＭＣｅｌ1 〜ＭＣｅｌn ）であって、前記セルメ
    モリー（ＭＣｅｌ）のそれぞれの書き込み入力のアドレ
    ス線が付随する書き込み決定アドレス回路（ＣＡｄ）の
    出力に接続してあることと、 それぞれの書き込み入力が前記対応する書き込み決定ア
    ドレス回路（ＣＡｄ）へ接続してありそれぞれの書き込
    み入力のアドレス線がセル伝送ユニット（Ｍｔｒａｄ，
    ＶＳＡ，ＧＤＲ）の付属する予定時刻決定出力に接続し
    てあり読み込み入力のアドレス線が時刻基準の局部時間
    出力（Ｈｌｏｃ）に接続してある複数のアドレスメモリ
    ー（ＭＡｄ1 〜ＭＡｄn ）と、 それぞれの書き込み入力が対応するアドレスメモリー
    （ＭＡｄ）の読み込み出力に接続してありそれぞれの読
    み込み出力が対応するセルメモリー（ＭＣｅｌ）の読み
    込み入力のアドレス線に接続してあり、書き込み入力の
    アドレス線が前記対応する割当システムのレジスタ回路
    （ＲｅｇＡｄi ）の出力に接続してあり、読み込み入力
    のアドレス線が前記時刻基準の局部時間出力（Ｈｌｏ
    ｃ）に接続してあり、それぞれの割当要求信号（ｄｅｍ
    i ）が対応するアドレスメモリーの読み込み時に有効と
    なるように成してある複数の伝送メモリー（ＭＥｍ）と
    からなることを特徴とするマルチプレクサ。
  11. 【請求項１１】 セル伝送単位の予定時刻のそれぞれの
    決定は区画のそれぞれが読み込み時に対応する入力に存
    在するセルの属する仮想回路によりアドレスされる変換
    メモリー（Ｍｔｒａｄ）から構成されており、変換メモ
    リー（Ｍｔｒａｄ）のそれぞれの区画は前記対応する仮
    想回路に割り当てた周期（Ｔ）を格納するフィールドと
    前記仮想回路に属する最後に送信したセルの理論的送信
    時間（Ｈｔｅｄ）を含むフィールドを含み、前記フィー
    ルドにそれぞれが対応する前記メモリー（Ｍｔｒａｄ）
    の読み出し出力は前記理論的伝送時間信号（Ｈｔｅ）ま
    たは予想伝送時間（Ｈｅｅ）を出力に供給するためとこ
    れを前記対応するアドレスメモリー（ＭＡｄ）の書き込
    み入力のアドレス線に供給するために設けた計算回路
    （ＶＳＡ）の出力へそれぞれ接続してあり、前記信号は
    対応するフィールド（Ｈｔｅｄ）への書き込みのために
    前記変換メモリー（Ｍｔｒａｄ）の書き込み入力へも同
    様に供給するように成してあることを特徴とする請求項
    １０記載のマルチプレクサ。
  12. 【請求項１２】 理論的信号伝送時間（Ｈｔｅ）でアド
    レスされるアドレスメモリー（ＭＡｄ）の区画の可用性
    にしたがって伝送信号予定時間（Ｈｅｅ）を決定するア
    ドレス回路（ＧＤＲ）の可用性をさらに含むことを特徴
    とする請求項１１記載のマルチプレクサ。
  13. 【請求項１３】 アドレス回路（ＣＡｄ）書き込みに関
    連する決定のそれぞれが対応する入力（Ｅ）へセルがそ
    れぞれ到着することによって１単位づつ増分したカウン
    タ回路で構成されることを特徴とする請求項１１、１２
    または１３記載のマルチプレクサ。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3125682B2 (ja) * 1996-06-21 2001-01-22 日本電気株式会社 クロック供給方式及びクロック供給システム
JP3097677B2 (ja) 1998-10-08 2000-10-10 三菱電機株式会社 通信装置および通信方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5268896A (en) * 1988-03-26 1993-12-07 Alcatel N.V. Communication switching element
GB8810094D0 (en) * 1988-04-28 1988-06-02 Plessey Co Plc Asychronous time division network
DE3823878A1 (de) * 1988-07-14 1990-01-18 Philips Patentverwaltung Koppelfeld fuer ein vermittlungssystem
NL9000765A (nl) * 1990-04-02 1991-11-01 Apt Nederland Digitale schakelmodule voor datapakketten voor het toewijzen van lege pakketten aan kruispuntschakelaar.
DE4012768A1 (de) * 1990-04-21 1991-10-24 Philips Patentverwaltung Koppelelement
FR2666948A1 (fr) * 1990-09-19 1992-03-20 Met Multiplexeur asynchrone.
JP2947628B2 (ja) * 1991-03-11 1999-09-13 富士通株式会社 スイッチ制御装置
US5357512A (en) * 1992-12-30 1994-10-18 Intel Corporation Conditional carry scheduler for round robin scheduling

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