JPH04220837A - 同様の装置を管理する方法および回路装置およびスイッチ素子 - Google Patents
同様の装置を管理する方法および回路装置およびスイッチ素子Info
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- JPH04220837A JPH04220837A JP3072391A JP7239191A JPH04220837A JP H04220837 A JPH04220837 A JP H04220837A JP 3072391 A JP3072391 A JP 3072391A JP 7239191 A JP7239191 A JP 7239191A JP H04220837 A JPH04220837 A JP H04220837A
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- 238000010586 diagram Methods 0.000 description 14
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L12/00—Data switching networks
- H04L12/54—Store-and-forward switching systems
- H04L12/56—Packet switching systems
- H04L12/5601—Transfer mode dependent, e.g. ATM
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L49/00—Packet switching elements
- H04L49/10—Packet switching elements characterised by the switching fabric construction
- H04L49/104—Asynchronous transfer mode [ATM] switching fabrics
- H04L49/105—ATM switching elements
- H04L49/108—ATM switching elements using shared central buffer
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- General Physics & Mathematics (AREA)
- Data Exchanges In Wide-Area Networks (AREA)
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】複数の同様の装置から構成する統
一体を管理し、要求に応じて統一体から自由の装置を使
用可能にする同様の装置を管理する方法および回路装置
、およびそのような回路装置を使用するＡＴＭシステム
用のスイッチ素子に関する。
一体を管理し、要求に応じて統一体から自由の装置を使
用可能にする同様の装置を管理する方法および回路装置
、およびそのような回路装置を使用するＡＴＭシステム
用のスイッチ素子に関する。
【０００２】
【従来の技術】特に通信目的のために、ランダムデータ
を記憶し異なるデータシンクにより要求されるバッファ
が非常に必要される。データがデータシンクに出力され
た後、メモリの位置は再び自由にされる。
を記憶し異なるデータシンクにより要求されるバッファ
が非常に必要される。データがデータシンクに出力され
た後、メモリの位置は再び自由にされる。
【０００３】
【発明が解決しようとする課題】多くの例の１つとして
、ＤＥ−ＯＳ ３６ ４３ ７６７．０．に記載されて
いるような電子郵便サービス用の記憶および転送スイッ
チングセンタが参照される。情報は異なる転送側から受
信され、異なる受領側に分配される。全体のメモリ数を
最小限に減少させるために、中央メモリが使用される。 しかし、伝送回路網の容量を適切に使用するために、メ
モリに含まれた情報が入力された順序で出力されること
ができない。これはＦＩＦＯ（先入れ先出し）原理に基
づいて動作するメモリの使用を不可能にする。
、ＤＥ−ＯＳ ３６ ４３ ７６７．０．に記載されて
いるような電子郵便サービス用の記憶および転送スイッ
チングセンタが参照される。情報は異なる転送側から受
信され、異なる受領側に分配される。全体のメモリ数を
最小限に減少させるために、中央メモリが使用される。 しかし、伝送回路網の容量を適切に使用するために、メ
モリに含まれた情報が入力された順序で出力されること
ができない。これはＦＩＦＯ（先入れ先出し）原理に基
づいて動作するメモリの使用を不可能にする。
【０００４】メモリの位置がエラー（データへの要求が
エラーで行われないか或いは自由過程におけるエラーの
いずれか）により解除されないとき、この位置は動作の
残り時間中封鎖され続けている。目的は連続したサービ
スを保持することであり、エラーを完全に除去すること
はできないために、付加的なステップを採用しないとき
には、そのようなメモリの使用阻止は増加する。
エラーで行われないか或いは自由過程におけるエラーの
いずれか）により解除されないとき、この位置は動作の
残り時間中封鎖され続けている。目的は連続したサービ
スを保持することであり、エラーを完全に除去すること
はできないために、付加的なステップを採用しないとき
には、そのようなメモリの使用阻止は増加する。
【０００５】複数の同様の装置から構成する統一体が存
在し、要求に応じて自由な装置が使用できる他の場合の
おいて同じ問題が生じる。
在し、要求に応じて自由な装置が使用できる他の場合の
おいて同じ問題が生じる。
【０００６】複数のメモリブロックを有するバッファの
他に、そのような統一体としては例えばマルチプロセッ
サシステムまたはマルチチャンネル通信システムがある
。
他に、そのような統一体としては例えばマルチプロセッ
サシステムまたはマルチチャンネル通信システムがある
。
【０００７】１実施例として、本発明はＡＴＭスイッチ
素子によって以下詳細に説明される。本発明により改善
されるべきＡＴＭスイッチ素子は国内提案に対応する。
素子によって以下詳細に説明される。本発明により改善
されるべきＡＴＭスイッチ素子は国内提案に対応する。
【０００８】ますます増える種々の電気通信サービスは
非常にフレキシブルなスイッチングおよび送信システム
を必要する。速いパッケット交換およびパケット送信シ
ステムはこの目的に特に適している。そのようなシステ
ムにおいて、データはセルと呼ばれるパケットの形式で
転送される。異なるサービスにおいて、一緒に属するセ
ルは所望の伝送容量に応じて異なる間隔で互いに後続す
る。そのようなシステムは接続内においてさえ非同期動
作モードおよびランダムトラフィック容量を特徴とする
。そのような動作モードに対して、用語「非同期転送モ
ード」、略称ＡＴＭは一般に使用されている。
非常にフレキシブルなスイッチングおよび送信システム
を必要する。速いパッケット交換およびパケット送信シ
ステムはこの目的に特に適している。そのようなシステ
ムにおいて、データはセルと呼ばれるパケットの形式で
転送される。異なるサービスにおいて、一緒に属するセ
ルは所望の伝送容量に応じて異なる間隔で互いに後続す
る。そのようなシステムは接続内においてさえ非同期動
作モードおよびランダムトラフィック容量を特徴とする
。そのような動作モードに対して、用語「非同期転送モ
ード」、略称ＡＴＭは一般に使用されている。
【０００９】本発明の目的は永久的な遮断を防ぐことで
ある。
ある。
【００１０】
【課題を解決するための手段】この目的は、各装置がそ
の時点までに予め定められた時間よりも長く持続的に使
用されている場合に各装置を自由とみなす方法および各
装置が装置に関係してその時点までに予め定められた時
間よりも長く持続的に使用されていたか否かを決定する
手段を有している回路装置によって達成され、またリス
トメモリの各位置がバッファの関係するメモリブロック
への最後の入力がどのくらい前に行われたかを決定でき
る情報を記憶するために、関係する同じアドレスを有す
る第２の位置を有し、予め定められた時間後になお占有
されたとマークされている各メモリブロックは自由とし
てラベルを付されることを特徴とするスイッチ素子によ
って達成される。
の時点までに予め定められた時間よりも長く持続的に使
用されている場合に各装置を自由とみなす方法および各
装置が装置に関係してその時点までに予め定められた時
間よりも長く持続的に使用されていたか否かを決定する
手段を有している回路装置によって達成され、またリス
トメモリの各位置がバッファの関係するメモリブロック
への最後の入力がどのくらい前に行われたかを決定でき
る情報を記憶するために、関係する同じアドレスを有す
る第２の位置を有し、予め定められた時間後になお占有
されたとマークされている各メモリブロックは自由とし
てラベルを付されることを特徴とするスイッチ素子によ
って達成される。
【００１１】さらに本発明の有効的な特徴は従属する特
許請求の範囲に限定される。
許請求の範囲に限定される。
【００１２】
【実施例】図１に示されているスイッチ素子は、１個の
入力ラインＩ１，．．．，Ｉｐ をそれぞれ有するｐ個
の入力装置ＩＰ１，．．．，ＩＰｐ 、マルチプレクサ
Ｍｘ、Ｃ個のアドレス可能なＬビットメモリブロックを
それぞれ有するバッファＰＳ、デマルチプレクサＤｘ、
ｑ個の出力装置ＯＰ１，．．．，ＯＰｑ 、メモリ管理
装置ＳＶ、およびルーチンブロックＷ を含む。ｐ＝ｑ
＝１６が好ましく、例えばスイッチ素子は１６個のライ
ンおよび１６個の出力ラインを有する。現在の実施例で
はＣ ＝２５６ 、Ｌ ＝５０である。
入力ラインＩ１，．．．，Ｉｐ をそれぞれ有するｐ個
の入力装置ＩＰ１，．．．，ＩＰｐ 、マルチプレクサ
Ｍｘ、Ｃ個のアドレス可能なＬビットメモリブロックを
それぞれ有するバッファＰＳ、デマルチプレクサＤｘ、
ｑ個の出力装置ＯＰ１，．．．，ＯＰｑ 、メモリ管理
装置ＳＶ、およびルーチンブロックＷ を含む。ｐ＝ｑ
＝１６が好ましく、例えばスイッチ素子は１６個のライ
ンおよび１６個の出力ラインを有する。現在の実施例で
はＣ ＝２５６ 、Ｌ ＝５０である。
【００１３】入力装置ＩＰ１ は入力装置の内部構造を
詳しく示す。入力ラインＩ１は同期装置ＳＹＮＣへ流れ
る。その出力は直列−並列コンバータＳＰＷ に接続さ
れ、このコンバータＳＰＷ の出力はセルの開始および
終了を検出するために装置ＺＡＥ を介してマルチプレ
クサＭｘの入力端部に接続される。装置ＺＡＥ はまた
ルーチンブロックＷ の１つの入力およびメモリ管理装
置ＳＶの１つの入力にそれぞれ接続される。
詳しく示す。入力ラインＩ１は同期装置ＳＹＮＣへ流れ
る。その出力は直列−並列コンバータＳＰＷ に接続さ
れ、このコンバータＳＰＷ の出力はセルの開始および
終了を検出するために装置ＺＡＥ を介してマルチプレ
クサＭｘの入力端部に接続される。装置ＺＡＥ はまた
ルーチンブロックＷ の１つの入力およびメモリ管理装
置ＳＶの１つの入力にそれぞれ接続される。
【００１４】出力装置ＯＰ１ は出力装置の詳細を示す
。デマルチプレクサＤｘの出力端部はセルの終了を検出
するために装置ＺＥを介して並列−直列コンバータＰＳ
Ｗ に接続される。その出力は出力ラインＯ１に結合さ
れる。出力装置はさらに出力ＦＩＦＯＯＦＦ および出
力レジスタＯＲを含む。出力ＦＩＦＯＯＦＦ はルーチ
ンブロックＷ の１つの出力に接続された入力を有し、
この出力ＦＩＦＯＯＦＦ の出力は出力レジスタＯＲに
結合され、メモリ管理装置ＳＶによって２方向にリンク
される。
。デマルチプレクサＤｘの出力端部はセルの終了を検出
するために装置ＺＥを介して並列−直列コンバータＰＳ
Ｗ に接続される。その出力は出力ラインＯ１に結合さ
れる。出力装置はさらに出力ＦＩＦＯＯＦＦ および出
力レジスタＯＲを含む。出力ＦＩＦＯＯＦＦ はルーチ
ンブロックＷ の１つの出力に接続された入力を有し、
この出力ＦＩＦＯＯＦＦ の出力は出力レジスタＯＲに
結合され、メモリ管理装置ＳＶによって２方向にリンク
される。
【００１５】図１において、マルチプレクサＭｘおよび
単一ラインの回路網は入力装置ＩＰ１，．．．，ＩＰｐ
と中央装置すなわちバッファＰＳ、メモリ管理装置Ｓ
Ｖ、およびルーチンブロックとの間の接続を行う。デー
タ流はＬビット並列フォーマットに変換される。制御お
よびクロックラインまたは電源はいずれも示されていな
い。これらの全ては従来技術において知られている解決
法が十分に適用できる。例えば情報は交換されるべき位
置および時間を知っているならば、選定することができ
る。この点において、同期システム用のスイッチ素子も
同様である。装置と相互接続するバスシステムを含むそ
のようなスイッチ素子は、文献（１９８１年のＥｌｅｋ
ｔｒｉｓｃｈｅｓ Ｎａｃｈｒｉｃｈｔｅｎｗｅｓｅｎ
，Ｖｏｌ．５６，Ｎｏ．２／３，１４８ 乃至１６０
頁）に記載されている。 その文献は複数の送信機および１つの受信機を有するバ
スシステムはマルチプレクサと同等であることを指摘し
、それは同様に出力側でも言える。
単一ラインの回路網は入力装置ＩＰ１，．．．，ＩＰｐ
と中央装置すなわちバッファＰＳ、メモリ管理装置Ｓ
Ｖ、およびルーチンブロックとの間の接続を行う。デー
タ流はＬビット並列フォーマットに変換される。制御お
よびクロックラインまたは電源はいずれも示されていな
い。これらの全ては従来技術において知られている解決
法が十分に適用できる。例えば情報は交換されるべき位
置および時間を知っているならば、選定することができ
る。この点において、同期システム用のスイッチ素子も
同様である。装置と相互接続するバスシステムを含むそ
のようなスイッチ素子は、文献（１９８１年のＥｌｅｋ
ｔｒｉｓｃｈｅｓ Ｎａｃｈｒｉｃｈｔｅｎｗｅｓｅｎ
，Ｖｏｌ．５６，Ｎｏ．２／３，１４８ 乃至１６０
頁）に記載されている。 その文献は複数の送信機および１つの受信機を有するバ
スシステムはマルチプレクサと同等であることを指摘し
、それは同様に出力側でも言える。
【００１６】通常のスイッチングプロセスを図２乃至図
１０に示された簡略な実施例と共に以下説明する。この
簡略な実施例において、バッファＰＳは最初全部空白で
あるＣ ＝１４のメモリブロックを有する。メモリ管理
装置ＳＶはそのメモリの表形式で表示される。メモリ管
理装置ＳＶの中心はバッファＰＳの各Ｃ個のメモリブロ
ックのそれぞれの位置を有するリストメモリＬＬである
。この位置は関係するメモリブロックと同じアドレスを
有し、別のメモリクロックのアドレスを受信できる。最
初リストメモリは空白である（図２参照）。メモリ管理
装置ＳＶはさらに使用されていないメモリブロックのア
ドレスを記憶するメモリＥＦＦ を含み、ＦＩＦＯ（先
入れ先出し）原理に基づいて機能し、初めにランダムシ
ーケンスでバッファＰＳの全部のメモリブロックのアド
レスを含む。出力ＦＩＦＯＯＦＦ１，ＯＦＦｉ，ＯＦＦ
１６ もまた最初は空白である。実際、「空白」位置は
通常のように何種類かのデータを含む。 これは位置を空白とマークする値であるが、もはや有効
でない以前の使用による値でもある。後者の場合におい
て、ステップはこれ以上要求しない値を保証しなければ
ならない。本実施例のメモリ管理装置ＳＶはさらにリス
トメモリＬＬでアドレスできるカウントメモリＣＣのＣ
個の位置を含む。カウントメモリＣＣはどれだけの出力
装置がバッファＰＳの関係するメモリブロックの内容を
出力するべきかを示す。カウントメモリＣＣの全部の位
置の内容は初め０である。
１０に示された簡略な実施例と共に以下説明する。この
簡略な実施例において、バッファＰＳは最初全部空白で
あるＣ ＝１４のメモリブロックを有する。メモリ管理
装置ＳＶはそのメモリの表形式で表示される。メモリ管
理装置ＳＶの中心はバッファＰＳの各Ｃ個のメモリブロ
ックのそれぞれの位置を有するリストメモリＬＬである
。この位置は関係するメモリブロックと同じアドレスを
有し、別のメモリクロックのアドレスを受信できる。最
初リストメモリは空白である（図２参照）。メモリ管理
装置ＳＶはさらに使用されていないメモリブロックのア
ドレスを記憶するメモリＥＦＦ を含み、ＦＩＦＯ（先
入れ先出し）原理に基づいて機能し、初めにランダムシ
ーケンスでバッファＰＳの全部のメモリブロックのアド
レスを含む。出力ＦＩＦＯＯＦＦ１，ＯＦＦｉ，ＯＦＦ
１６ もまた最初は空白である。実際、「空白」位置は
通常のように何種類かのデータを含む。 これは位置を空白とマークする値であるが、もはや有効
でない以前の使用による値でもある。後者の場合におい
て、ステップはこれ以上要求しない値を保証しなければ
ならない。本実施例のメモリ管理装置ＳＶはさらにリス
トメモリＬＬでアドレスできるカウントメモリＣＣのＣ
個の位置を含む。カウントメモリＣＣはどれだけの出力
装置がバッファＰＳの関係するメモリブロックの内容を
出力するべきかを示す。カウントメモリＣＣの全部の位
置の内容は初め０である。
【００１７】１つのセルが入力ラインＩ１およびＩｋに
到着するが、この実施例においてはそれ以外のセルは到
着しない。それぞれの直列−並列コンバータと共に２つ
の入力装置ＩＰ１ およびＩＰｋ の同期装置は、それ
ぞれのセルを等しい長さの５つのブロックに変換する。 第１のブロックＳＯＣ１およびＳＯＣｋはセルの開始ラ
ベルＳＯＣ で始まる。最後のブロックＥＯＣ１および
ＥＯＣｋはセルの終了ラベルＥＯＣ を含む。ラベルＥ
ＯＣ は外部から到着するセルが実際終了する最後のブ
ロック内の任意のポイントに位置する。同期装置はブロ
ックを満たすために空白を付加する。第１のブロックの
残りと、第２乃至第４のブロック１Ｄ１，２Ｄ１，３Ｄ
１および１Ｄｋ，２Ｄｋ，３Ｄｋ と、ＥＯＣ ラベル
までの第５のブロックの部分はセルのデータを含む。
到着するが、この実施例においてはそれ以外のセルは到
着しない。それぞれの直列−並列コンバータと共に２つ
の入力装置ＩＰ１ およびＩＰｋ の同期装置は、それ
ぞれのセルを等しい長さの５つのブロックに変換する。 第１のブロックＳＯＣ１およびＳＯＣｋはセルの開始ラ
ベルＳＯＣ で始まる。最後のブロックＥＯＣ１および
ＥＯＣｋはセルの終了ラベルＥＯＣ を含む。ラベルＥ
ＯＣ は外部から到着するセルが実際終了する最後のブ
ロック内の任意のポイントに位置する。同期装置はブロ
ックを満たすために空白を付加する。第１のブロックの
残りと、第２乃至第４のブロック１Ｄ１，２Ｄ１，３Ｄ
１および１Ｄｋ，２Ｄｋ，３Ｄｋ と、ＥＯＣ ラベル
までの第５のブロックの部分はセルのデータを含む。
【００１８】入力装置はマルチプレクサＭｘによって周
期的に質問される。入力装置ＩＰ１ およびＩＰｋ 中
の装置ＺＡＥ は、通過しなければならない情報が存在
することをＳＯＣ ラベルによって認識する。アドレス
７ は使用されていないメモリブロックとしてメモリＥ
ＦＦ から入力レジスタＩＲ１ へ転送され、第１のブ
ロックＳＯＣ１はメモリブロック７ のバッファＰＳに
記憶される。同時に、ＳＯＣ ラベルはルーチンブロッ
クＷ およびメモリ管理装置ＳＶに送られる。ブロック
Ｗ において、出力ラインｉ に定められているセルは
ＳＯＣ ラベルによって決定される。出力ＦＩＦＯＯＦ
Ｆｉにおいて、アドレス７ は出力装置ＯＰｉ により
出力されるべきセルのスタートアドレスとして確認され
る。カウントメモリにおいて、“１”は位置７ に確認
される。故に、図３に示された状態が達成される。
期的に質問される。入力装置ＩＰ１ およびＩＰｋ 中
の装置ＺＡＥ は、通過しなければならない情報が存在
することをＳＯＣ ラベルによって認識する。アドレス
７ は使用されていないメモリブロックとしてメモリＥ
ＦＦ から入力レジスタＩＲ１ へ転送され、第１のブ
ロックＳＯＣ１はメモリブロック７ のバッファＰＳに
記憶される。同時に、ＳＯＣ ラベルはルーチンブロッ
クＷ およびメモリ管理装置ＳＶに送られる。ブロック
Ｗ において、出力ラインｉ に定められているセルは
ＳＯＣ ラベルによって決定される。出力ＦＩＦＯＯＦ
Ｆｉにおいて、アドレス７ は出力装置ＯＰｉ により
出力されるべきセルのスタートアドレスとして確認され
る。カウントメモリにおいて、“１”は位置７ に確認
される。故に、図３に示された状態が達成される。
【００１９】バッファＰＳに転送されるべき次のブロッ
クは、入力装置ＩＰｋ からのブロックＳＯＣｋである
。メモリＥＦＦ はこのブロックがメモリブロック８
のバッファに記憶されていることを指示する。ルーチン
ブロックＷ は、このセルが出力ラインＯ１およびＯｉ
の両方に配置されるべきであることをＳＯＣ ラベルで
決定する。したがってアドレス８ は出力ＦＩＦＯＯＦ
Ｆ１およびアドレス７ の後部の第２の位置にある出力
ＦＩＦＯＯＦＦｉの両方に記憶される。ブロックＳＯＣ
ｋはメモリブロック８ のバッファＰＳおよびカウント
メモリＣＣに記憶され、“２”は位置８ へエントリー
される。´８´は入力レジスタＩＲｋ に記憶される。 故に、図４に示された状態に到達する。
クは、入力装置ＩＰｋ からのブロックＳＯＣｋである
。メモリＥＦＦ はこのブロックがメモリブロック８
のバッファに記憶されていることを指示する。ルーチン
ブロックＷ は、このセルが出力ラインＯ１およびＯｉ
の両方に配置されるべきであることをＳＯＣ ラベルで
決定する。したがってアドレス８ は出力ＦＩＦＯＯＦ
Ｆ１およびアドレス７ の後部の第２の位置にある出力
ＦＩＦＯＯＦＦｉの両方に記憶される。ブロックＳＯＣ
ｋはメモリブロック８ のバッファＰＳおよびカウント
メモリＣＣに記憶され、“２”は位置８ へエントリー
される。´８´は入力レジスタＩＲｋ に記憶される。 故に、図４に示された状態に到達する。
【００２０】次に、ブロック１Ｄ１ は次の使用されて
いないメモリブロック２ のバッファＰＳに記憶される
。カウントメモリＣＣにおいて“１”は位置２ へ入力
され、リストメモリにおいて、“２”は位置７ へ入力
される。アドレス７ はこのセルの先行するブロックが
記憶されたアドレスとして入力レジスタＩＲ１ に一時
的に記憶される。入力装置ＩＰ１ およびＩＰｋ から
の他のブロックは同じように記憶される。
いないメモリブロック２ のバッファＰＳに記憶される
。カウントメモリＣＣにおいて“１”は位置２ へ入力
され、リストメモリにおいて、“２”は位置７ へ入力
される。アドレス７ はこのセルの先行するブロックが
記憶されたアドレスとして入力レジスタＩＲ１ に一時
的に記憶される。入力装置ＩＰ１ およびＩＰｋ から
の他のブロックは同じように記憶される。
【００２１】図５で示されたように、入力の終了時に、
入力ラインＩ１から受信されたセルのブロックはこの順
序でメモリブロック７，２，３，４，６ に記憶され、
入力ラインＩｋから受信されたセルのブロックはこのよ
うにしてメモリブロック８，１，５，９，１３に記憶さ
れる。メモリＥＦＦ はバッファＰＳの４個の使用され
ていないメモリブロックのみを指示する。リストメモリ
ＬＬは上述のアドレスシーケンスを含む。特定の字（こ
こではＥ）はリンクアドレスの代りにそれぞれの最後の
ブロックに入力される。
入力ラインＩ１から受信されたセルのブロックはこの順
序でメモリブロック７，２，３，４，６ に記憶され、
入力ラインＩｋから受信されたセルのブロックはこのよ
うにしてメモリブロック８，１，５，９，１３に記憶さ
れる。メモリＥＦＦ はバッファＰＳの４個の使用され
ていないメモリブロックのみを指示する。リストメモリ
ＬＬは上述のアドレスシーケンスを含む。特定の字（こ
こではＥ）はリンクアドレスの代りにそれぞれの最後の
ブロックに入力される。
【００２２】終了した入力に後続するセルの出力は図６
乃至図１０によって説明される。出力は出力装置から開
始され、このために出力装置は周期的に付勢される。出
力ＦＩＦＯＯＦＦ１は、セルの第１のブロックがあメモ
リブロック８ のバッファＰＳに記憶されるセルが出力
ラインＯ１に置かれるものであることを示す。アドレス
８ は出力レジスタＯＲ１ に転送され、バッファＰＳ
、リストメモリＬＬ、およびカウントメモリＣＣに供給
される。第１のブロックはバッファＰＳから出力され、
リンクアドレス“１”はリストメモリＬＬから出力レジ
スタＯＲ１ へ転送され、図６を参照にするとカウント
メモリＣＣは“２”から“１”に減少される。
乃至図１０によって説明される。出力は出力装置から開
始され、このために出力装置は周期的に付勢される。出
力ＦＩＦＯＯＦＦ１は、セルの第１のブロックがあメモ
リブロック８ のバッファＰＳに記憶されるセルが出力
ラインＯ１に置かれるものであることを示す。アドレス
８ は出力レジスタＯＲ１ に転送され、バッファＰＳ
、リストメモリＬＬ、およびカウントメモリＣＣに供給
される。第１のブロックはバッファＰＳから出力され、
リンクアドレス“１”はリストメモリＬＬから出力レジ
スタＯＲ１ へ転送され、図６を参照にするとカウント
メモリＣＣは“２”から“１”に減少される。
【００２３】図７は出力装置ＯＰｉ から開始される次
の出力を示す。スタートアドレス７ は出力ＦＩＦＯＯ
ＦＦｉから出力レジスタＯＲｉ に転送され、バッファ
ＰＳ、リストメモリＬＬ、およびカウンタメモリＣＣに
供給される。第１のブロックはバッファＰＳから出力さ
れ、リンクアドレス２ は出力レジスタＯＲｉ に転送
され、カウンタメモリＣＣは“１”から“０”に減少さ
れる。この“０”はバッファＰＳのブロック７ の内容
がもはや必要でないことを指示する。このブロックは自
由であり、そのアドレスは使用されていないメモリブロ
ックのアドレスを記憶するメモリＥＦＦ に戻される。
の出力を示す。スタートアドレス７ は出力ＦＩＦＯＯ
ＦＦｉから出力レジスタＯＲｉ に転送され、バッファ
ＰＳ、リストメモリＬＬ、およびカウンタメモリＣＣに
供給される。第１のブロックはバッファＰＳから出力さ
れ、リンクアドレス２ は出力レジスタＯＲｉ に転送
され、カウンタメモリＣＣは“１”から“０”に減少さ
れる。この“０”はバッファＰＳのブロック７ の内容
がもはや必要でないことを指示する。このブロックは自
由であり、そのアドレスは使用されていないメモリブロ
ックのアドレスを記憶するメモリＥＦＦ に戻される。
【００２４】図８は１つのセルが出力ラインＯ１および
Ｏｉへそれぞれ出力されたときの状態を示す。セルの終
了は出力レジスタＯＲ１ およびＯＲｉ の内容によっ
て装置ＺＥ１ およびＺＥｉ の両方で検出される。図
示されていない装置は送信されるべきダミーブロックを
発生させる。しかし、出力ＦＩＦＯＯＦＦｉはさらに別
のセルが出力装置ＯＰｉ から送信され、このセルの第
１のブロックがメモリブロック８ のバッファＰＳに記
憶されなければならないことを指示する。セルの出力は
図９に示された状態で開始し、図１０に示された状態で
終了する。
Ｏｉへそれぞれ出力されたときの状態を示す。セルの終
了は出力レジスタＯＲ１ およびＯＲｉ の内容によっ
て装置ＺＥ１ およびＺＥｉ の両方で検出される。図
示されていない装置は送信されるべきダミーブロックを
発生させる。しかし、出力ＦＩＦＯＯＦＦｉはさらに別
のセルが出力装置ＯＰｉ から送信され、このセルの第
１のブロックがメモリブロック８ のバッファＰＳに記
憶されなければならないことを指示する。セルの出力は
図９に示された状態で開始し、図１０に示された状態で
終了する。
【００２５】全てのブロックが出力され、バッファＰＳ
およびリストメモリＬＬは自由である。カウントメモリ
ＣＣの全ての位置は“０”を含み、たとえ異なった順序
でもメモリＥＦＦ は再びバッファＰＳの全てのメモリ
ブロックのアドレスを含む。ダミーブロックは全ての出
力ラインにわたって送信される。
およびリストメモリＬＬは自由である。カウントメモリ
ＣＣの全ての位置は“０”を含み、たとえ異なった順序
でもメモリＥＦＦ は再びバッファＰＳの全てのメモリ
ブロックのアドレスを含む。ダミーブロックは全ての出
力ラインにわたって送信される。
【００２６】実際、入力および出力は上述のように時間
内に分離される必要はないが、同時に生じる可能性もあ
る。バッファＰＳは入力および出力が互いに関係なくそ
れをアクセスできるように二重ポートＲＡＭ として設
計されている。これは特にセルの第１のブロックは最後
のブロックが書込まれる前に読出されることができるこ
とを意味する。これはセルの遅延およびバッファＰＳの
保持時間を最小限にする。
内に分離される必要はないが、同時に生じる可能性もあ
る。バッファＰＳは入力および出力が互いに関係なくそ
れをアクセスできるように二重ポートＲＡＭ として設
計されている。これは特にセルの第１のブロックは最後
のブロックが書込まれる前に読出されることができるこ
とを意味する。これはセルの遅延およびバッファＰＳの
保持時間を最小限にする。
【００２７】図１１は図５の入力の終了時に得られる状
態を示す。しかし、エラーにより位置８ のリンクアド
レス“１”が“３”に変化したと仮定する（図１１の矢
印）。これは図１２に示されている種々の付加的なエラ
ーを生じさせる。第１に、セルに属する位置８ のブロ
ックは仮にすなわち２回出力される。第２に、仮に出力
されたブロックの用のカウントメモリのエントリーは悪
影響を及ぼす。しかし、内容“０”だけが結果的な効果
すなわちメモリＥＦＦ への自由なメモリブロックのエ
ントリーを有するので、これは重要なことでない。実際
ブロック８ に後続すべきであるアドレス１，５，９，
１３を有するブロックは全く出力されない（図１２にお
いて星印でマークされている）。その結果ブロックを自
由とラベルされることは不可能である。これらのブロッ
クは動作の残り時間に対して遮断される。この目的は連
続したサービスを維持することであり、エラーは完全に
除去されることができないので、付加的なステップを伴
わなければ、そのようなメモリはますます遮断される。
態を示す。しかし、エラーにより位置８ のリンクアド
レス“１”が“３”に変化したと仮定する（図１１の矢
印）。これは図１２に示されている種々の付加的なエラ
ーを生じさせる。第１に、セルに属する位置８ のブロ
ックは仮にすなわち２回出力される。第２に、仮に出力
されたブロックの用のカウントメモリのエントリーは悪
影響を及ぼす。しかし、内容“０”だけが結果的な効果
すなわちメモリＥＦＦ への自由なメモリブロックのエ
ントリーを有するので、これは重要なことでない。実際
ブロック８ に後続すべきであるアドレス１，５，９，
１３を有するブロックは全く出力されない（図１２にお
いて星印でマークされている）。その結果ブロックを自
由とラベルされることは不可能である。これらのブロッ
クは動作の残り時間に対して遮断される。この目的は連
続したサービスを維持することであり、エラーは完全に
除去されることができないので、付加的なステップを伴
わなければ、そのようなメモリはますます遮断される。
【００２８】この問題を解決するためのスタート点は、
エラーのない動作中にスイッチ素子内のセルの残り時間
が制限されることの認識である。データは各出力ライン
に連続的に流れる出力ＦＩＦＯＯＦＦ により、各出力
に対してバッファされることができるセルの数もまた制
限される。故に、受信されたセルが最後に出力された後
に、時間を特定することは可能である。この時間を正確
に制限することは恐らく不可能であるが統計的考えから
決定されることができる事実は不適切である。この問題
に対する解決法の根本的なアイデアは最大時間よりも旧
い全部のエントリーがエラーとみなされ有効でない。
エラーのない動作中にスイッチ素子内のセルの残り時間
が制限されることの認識である。データは各出力ライン
に連続的に流れる出力ＦＩＦＯＯＦＦ により、各出力
に対してバッファされることができるセルの数もまた制
限される。故に、受信されたセルが最後に出力された後
に、時間を特定することは可能である。この時間を正確
に制限することは恐らく不可能であるが統計的考えから
決定されることができる事実は不適切である。この問題
に対する解決法の根本的なアイデアは最大時間よりも旧
い全部のエントリーがエラーとみなされ有効でない。
【００２９】この解決法は図１３の回路によって構成さ
れている。カウントメモリＣＣの他に、エイジメモリＡ
ＴがリストメモリＬＬと関係する。回路はさらに管理回
路ＵＳ、比較装置Ｖ 、第１のカウンタＺ１、第２のカ
ウンタＺ２、および第３のカウンタＺ３を含む。管理装
置ＵＳはエイジメモリＡＺおよびカウントメモリＣＣへ
の入力を開始し、エイジメモリおよびカウントメモリの
内容を読取り、自由なメモリブロックをメモリＥＦＦ
へエントリーすることが可能である。カウンタＺ１は平
均セル長を送信するのに必要な時間と等しい間隔でカウ
ントする。カウントが２回に対応するとき、カウンタＺ
１は最大の滞在時間としてリセットされる。ブロックが
バッファＰＳに入力されるならば、関係するアドレスお
よびエイジメモリＡＴへの書込みパルスを供給すること
によって管理回路ＵＳはエイジメモリＡＴにカウンタＺ
１の即時のカウントを書込ませる。
れている。カウントメモリＣＣの他に、エイジメモリＡ
ＴがリストメモリＬＬと関係する。回路はさらに管理回
路ＵＳ、比較装置Ｖ 、第１のカウンタＺ１、第２のカ
ウンタＺ２、および第３のカウンタＺ３を含む。管理装
置ＵＳはエイジメモリＡＺおよびカウントメモリＣＣへ
の入力を開始し、エイジメモリおよびカウントメモリの
内容を読取り、自由なメモリブロックをメモリＥＦＦ
へエントリーすることが可能である。カウンタＺ１は平
均セル長を送信するのに必要な時間と等しい間隔でカウ
ントする。カウントが２回に対応するとき、カウンタＺ
１は最大の滞在時間としてリセットされる。ブロックが
バッファＰＳに入力されるならば、関係するアドレスお
よびエイジメモリＡＴへの書込みパルスを供給すること
によって管理回路ＵＳはエイジメモリＡＴにカウンタＺ
１の即時のカウントを書込ませる。
【００３０】別の実施例は図１４乃至図１６によって説
明される。
明される。
【００３１】メモリ領域を使用するとき、特にリンクさ
れたリストメモリ例えばリンクされたアドレスリストを
有するメモリを使用するとき、自由メモリ位置のアドレ
スを検出することが必要である。メモリ領域の自由メモ
リ位置のアドレスのサーチはアービタ（仲裁）論理によ
って行われ、メモリ領域のアドレスに割当てられた自由
メモリ位置のために管理メモリをサーチする。「時間管
理フィールド」と呼ばれるそのような管理メモリは図１
４において２ビットフィールドを表す。メモリの１また
は２ビットが論理“１”であるならば、メモリ領域の関
係する位置が占有される。
れたリストメモリ例えばリンクされたアドレスリストを
有するメモリを使用するとき、自由メモリ位置のアドレ
スを検出することが必要である。メモリ領域の自由メモ
リ位置のアドレスのサーチはアービタ（仲裁）論理によ
って行われ、メモリ領域のアドレスに割当てられた自由
メモリ位置のために管理メモリをサーチする。「時間管
理フィールド」と呼ばれるそのような管理メモリは図１
４において２ビットフィールドを表す。メモリの１また
は２ビットが論理“１”であるならば、メモリ領域の関
係する位置が占有される。
【００３２】アービタ論理は例えば下位桁アドレスで始
めて２ビットフィールドを通ってサーチする。自由位置
のアドレスが検出されると同時に、このアドレスはアー
ビタ論理によって読取られ、ＳＥＴ 信号による占有と
マークされる。メモリ領域のアドレスは処理動作に適用
できる。
めて２ビットフィールドを通ってサーチする。自由位置
のアドレスが検出されると同時に、このアドレスはアー
ビタ論理によって読取られ、ＳＥＴ 信号による占有と
マークされる。メモリ領域のアドレスは処理動作に適用
できる。
【００３３】新しいアドレスが調べられるならば、占有
された位置がＳＥＴ 信号によってマークされたため、
アービタ論理は非常に速く管理装置中の次の自由メモリ
位置を検出する。
された位置がＳＥＴ 信号によってマークされたため、
アービタ論理は非常に速く管理装置中の次の自由メモリ
位置を検出する。
【００３４】自由位置がメモリ領域内で検出されるなら
ば、管理メモリのアドレスの２つの関係するビットは“
０”にセットされる。
ば、管理メモリのアドレスの２つの関係するビットは“
０”にセットされる。
【００３５】誤動作により、メモリ領域の関係するアド
レスが占有されたとみなされるために、管理メモリの個
々のビットは“１”である可能性がある。メモリ領域の
自由なアドレスがこれ以上検出されないため、これは時
間の経過において十分占有される管理フィールドを生じ
ることができる。関係する回路の遮断を防ぐために、自
己治療機能が構成される。このために、管理メモリの行
、例えば図１４に示された２ビットの上方および下方の
行は、管理回路いわゆる時間管理制御によって“０”に
セットされる。例えば、図１５の（ａ）に示されたよう
に、初めに２ビットフィールドの下方行は“０”にセッ
トされ、予め定められた時間Ｔの後に、図１５の（ｂ）
に示されたようにこのメモリの上方列もまた“０”にセ
ットされる。時間Ｔは、２つのリセットパルス間の時間
が最悪の場合においてメモリ位置のメモリ領域に使用可
能にならなければならない期間よりも長いように選定さ
れなければならない。
レスが占有されたとみなされるために、管理メモリの個
々のビットは“１”である可能性がある。メモリ領域の
自由なアドレスがこれ以上検出されないため、これは時
間の経過において十分占有される管理フィールドを生じ
ることができる。関係する回路の遮断を防ぐために、自
己治療機能が構成される。このために、管理メモリの行
、例えば図１４に示された２ビットの上方および下方の
行は、管理回路いわゆる時間管理制御によって“０”に
セットされる。例えば、図１５の（ａ）に示されたよう
に、初めに２ビットフィールドの下方行は“０”にセッ
トされ、予め定められた時間Ｔの後に、図１５の（ｂ）
に示されたようにこのメモリの上方列もまた“０”にセ
ットされる。時間Ｔは、２つのリセットパルス間の時間
が最悪の場合においてメモリ位置のメモリ領域に使用可
能にならなければならない期間よりも長いように選定さ
れなければならない。
【００３６】たとえアドレスがエラーにより占有された
と指示されるとしても、メモリ領域の自由なアドレスが
一定の間隔で使用できるように、この過程は管理メモリ
のアドレスが周期的に“０”にリセットされることを保
証する。
と指示されるとしても、メモリ領域の自由なアドレスが
一定の間隔で使用できるように、この過程は管理メモリ
のアドレスが周期的に“０”にリセットされることを保
証する。
【００３７】管理回路すなわち時間管理制御はまた管理
メモリの全ての行をセットすることによって、例えば図
１４の２ビットフィールドの２つの行を“０”にセット
することによってサーチ論理を初期化して使用されるこ
とができる。これは回路の特別な単純な初期化をもたら
す。
メモリの全ての行をセットすることによって、例えば図
１４の２ビットフィールドの２つの行を“０”にセット
することによってサーチ論理を初期化して使用されるこ
とができる。これは回路の特別な単純な初期化をもたら
す。
【００３８】以上により、メモリ領域のアドレスは従来
技術で知られているような複雑で低コストのかかる管理
装置を用いずに繰返して使用できる。
技術で知られているような複雑で低コストのかかる管理
装置を用いずに繰返して使用できる。
【００３９】論理の勾配相互接続が得られるようにこの
形式の２つ以上のサーチ論理を一緒に結合することが可
能である。１つのアービタ論理は２つ以上の下位のアー
ビタ論理と関係し、これらの論理のいずれを自由アドレ
スに指示するかを決定することができる。下位アービタ
論理は直接メモリ領域に割当てられることが可能であり
、別の下位アービタ論理をこれらの下位アービタ論理に
割当てることも可能である。このように、メモリ領域の
多くのメモリ位置は比較的少ないアービタ論理によって
管理されることができる。
形式の２つ以上のサーチ論理を一緒に結合することが可
能である。１つのアービタ論理は２つ以上の下位のアー
ビタ論理と関係し、これらの論理のいずれを自由アドレ
スに指示するかを決定することができる。下位アービタ
論理は直接メモリ領域に割当てられることが可能であり
、別の下位アービタ論理をこれらの下位アービタ論理に
割当てることも可能である。このように、メモリ領域の
多くのメモリ位置は比較的少ないアービタ論理によって
管理されることができる。
【００４０】図１６に示された特定の相互接続の状態に
よって可変寸法のメモリ領域が管理されることができる
。
よって可変寸法のメモリ領域が管理されることができる
。
【００４１】図１６において、メモリ領域ＳＢは２つの
アービタ論理ＡＬ１ およびＡＬ２ と関係する。共通
管理メモリは両方のアービタ論理に関係し、時間管理フ
ィールドＴＳＦ は第１のアービタ論理ＡＬ１ および
第２のアービタ論理ＡＬ２ の両方に割当てられた時間
管理フィールドのそれぞれのアドレスフィールドに関係
する。
アービタ論理ＡＬ１ およびＡＬ２ と関係する。共通
管理メモリは両方のアービタ論理に関係し、時間管理フ
ィールドＴＳＦ は第１のアービタ論理ＡＬ１ および
第２のアービタ論理ＡＬ２ の両方に割当てられた時間
管理フィールドのそれぞれのアドレスフィールドに関係
する。
【００４２】そのような回路において、各アービタ論理
中の自由アドレスのサーチは反対方向で実行されなけれ
ばならない。第１のアービタ論理ＡＬ１ 中の自由アド
レスのサーチは、例えば矢印で示されるように左から右
へ行われる。第２のアービタ論理ＡＬ２ 内のサーチも
また矢印で示されたように反対方向で行われる。
中の自由アドレスのサーチは反対方向で実行されなけれ
ばならない。第１のアービタ論理ＡＬ１ 中の自由アド
レスのサーチは、例えば矢印で示されるように左から右
へ行われる。第２のアービタ論理ＡＬ２ 内のサーチも
また矢印で示されたように反対方向で行われる。
【００４３】この回路の特定の適用において、１からｖ
までのメモリ領域ＳＢのアドレスを第１の機能に割当て
、さらにｖ＋１からｃまでのアドレスを第２の機能に割
当てることが有利点である。これらの範囲は、それらの
制限が２つのアービタ論理ＡＬ１ およびＡＬ２ の重
複領域内に固定して位置する必要はない。自由アドレス
をサーチするとき、アービタ論理は自由アドレスをさが
すためにメモリ領域ＳＢのエッジ領域でそれぞれ開始さ
れる。もしメモリ領域の自由メモリ位置のアドレスがア
ービタ論理が重複しないフィールド内に位置するならば
、問題が生じる可能性は全くない。重複領域内の自由ア
ドレスが１つのアービタ論理によって読取られると同時
に、これは管理論理装置によって検出されることが可能
であり、メモリ領域ＳＢ内の自由メモリ位置のそれぞれ
のアドレスを出力させる。
までのメモリ領域ＳＢのアドレスを第１の機能に割当て
、さらにｖ＋１からｃまでのアドレスを第２の機能に割
当てることが有利点である。これらの範囲は、それらの
制限が２つのアービタ論理ＡＬ１ およびＡＬ２ の重
複領域内に固定して位置する必要はない。自由アドレス
をサーチするとき、アービタ論理は自由アドレスをさが
すためにメモリ領域ＳＢのエッジ領域でそれぞれ開始さ
れる。もしメモリ領域の自由メモリ位置のアドレスがア
ービタ論理が重複しないフィールド内に位置するならば
、問題が生じる可能性は全くない。重複領域内の自由ア
ドレスが１つのアービタ論理によって読取られると同時
に、これは管理論理装置によって検出されることが可能
であり、メモリ領域ＳＢ内の自由メモリ位置のそれぞれ
のアドレスを出力させる。
【００４４】これはメモリ領域内の自由メモリ位置のア
ドレスを検出するサーチ論理装置の顕著な簡易化をもた
らす。関係する管理メモリは全回路の普通の設計が得ら
れるように、サーチ論理装置と関係するメモリ領域の部
分を形成することを可能にする。ＦＩＦＯメモリと共に
必要である複雑な管理回路の必要性が取除かれるので、
チップ領域が節約できる。サーチ論理装置のスタートア
ップのとき、簡単なシステムの初期化は管理回路すなわ
ち時間管理制御により可能である。サーチルーチン中に
生じるエラーは上述の自己治療機能によって取除かれ、
複雑なサーチルーチンなしで取除かれることが可能であ
る。
ドレスを検出するサーチ論理装置の顕著な簡易化をもた
らす。関係する管理メモリは全回路の普通の設計が得ら
れるように、サーチ論理装置と関係するメモリ領域の部
分を形成することを可能にする。ＦＩＦＯメモリと共に
必要である複雑な管理回路の必要性が取除かれるので、
チップ領域が節約できる。サーチ論理装置のスタートア
ップのとき、簡単なシステムの初期化は管理回路すなわ
ち時間管理制御により可能である。サーチルーチン中に
生じるエラーは上述の自己治療機能によって取除かれ、
複雑なサーチルーチンなしで取除かれることが可能であ
る。
【００４５】異なったアービタ論理が相互接続されると
、大きいメモリ領域をカバーすることができる。図１６
に示されたようにアービタ論理が重複すると、適切にメ
モリを使用できるように、可変メモリ領域を形成するこ
とが可能である。
、大きいメモリ領域をカバーすることができる。図１６
に示されたようにアービタ論理が重複すると、適切にメ
モリを使用できるように、可変メモリ領域を形成するこ
とが可能である。
【００４６】図１４乃至図１６によって説明されたメモ
リ領域内の自由メモリ位置のアドレスを検出するサーチ
論理はまたマルチプロセッサシステムの自由プロセッサ
を検出するために使用できる。
リ領域内の自由メモリ位置のアドレスを検出するサーチ
論理はまたマルチプロセッサシステムの自由プロセッサ
を検出するために使用できる。
【００４７】この場合、各プロセッサは管理メモリと関
係する。アービタ論理は例えばプログラムステップの処
理に適用できるように自由プロセッサ用の管理メモリを
通ってサーチする。使用できるプロセッサのアドレスは
管理メモリに占有されるようにラベルされる。自由プロ
セッサの次のサーチ中に、アービタ論理は占有されたプ
ロセッサを非常に容易に決定することができるので、自
由プロセッサをより速く検出することができる。
係する。アービタ論理は例えばプログラムステップの処
理に適用できるように自由プロセッサ用の管理メモリを
通ってサーチする。使用できるプロセッサのアドレスは
管理メモリに占有されるようにラベルされる。自由プロ
セッサの次のサーチ中に、アービタ論理は占有されたプ
ロセッサを非常に容易に決定することができるので、自
由プロセッサをより速く検出することができる。
【００４８】データ通信システムの自由チャンネルが上
述の回路によって見つけられることは容易にわかる。こ
のため、データ通信システムのチャンネルは管理メモリ
に割当てられる。上述の方法において、アービタ論理は
管理メモリ中の自由チャンネルを見つけ、データの伝送
に使用できる。そのような自由チャンネルは管理メモリ
にマークされ、次のサーチ過程中に占有されるとみなさ
れる。このようにして、自由チャンネルは迅速簡単に見
つけられることができる。この適用においても、プロセ
ッサまたはチャンネルに関係する管理メモリは前に説明
した時間管理制御によってリセットされることができる
。エラービットは「オフ」にセットされ、管理メモリは
占有される自由装置をマークすることから避けられる。
述の回路によって見つけられることは容易にわかる。こ
のため、データ通信システムのチャンネルは管理メモリ
に割当てられる。上述の方法において、アービタ論理は
管理メモリ中の自由チャンネルを見つけ、データの伝送
に使用できる。そのような自由チャンネルは管理メモリ
にマークされ、次のサーチ過程中に占有されるとみなさ
れる。このようにして、自由チャンネルは迅速簡単に見
つけられることができる。この適用においても、プロセ
ッサまたはチャンネルに関係する管理メモリは前に説明
した時間管理制御によってリセットされることができる
。エラービットは「オフ」にセットされ、管理メモリは
占有される自由装置をマークすることから避けられる。
【００４９】カウンタまたは１ショットマルチバイブレ
ータが各装置に関係するならば、同じ根本的なアイデア
を構成する別の可能性が生じる。カウンタを最大値にセ
ットし、１ショットマルチバイブレータをセットするこ
とによって期間の開始が決定されることができる。クロ
ック信号によって、カウンタはステップして０にリセッ
トされる。０のカウントまたはリセット１ショットマル
チバイブレータを有する装置は自由とみなされる。関係
する装置の解除におけるカウンタまたは１ショットマル
チバイブレータのそれぞれの意図的なリセットは除外さ
れずに完全に実用できる。
ータが各装置に関係するならば、同じ根本的なアイデア
を構成する別の可能性が生じる。カウンタを最大値にセ
ットし、１ショットマルチバイブレータをセットするこ
とによって期間の開始が決定されることができる。クロ
ック信号によって、カウンタはステップして０にリセッ
トされる。０のカウントまたはリセット１ショットマル
チバイブレータを有する装置は自由とみなされる。関係
する装置の解除におけるカウンタまたは１ショットマル
チバイブレータのそれぞれの意図的なリセットは除外さ
れずに完全に実用できる。
【図１】本発明によるスイッチ素子の概略的なブロック
図。
図。
【図２】セルのバッファメモリへの書込みおよびそこか
らの読出しの説明図。
らの読出しの説明図。
【図３】セルのバッファメモリへの書込みおよびそこか
らの読出しの説明図。
らの読出しの説明図。
【図４】セルのバッファメモリへの書込みおよびそこか
らの読出しの説明図。
らの読出しの説明図。
【図５】セルのバッファメモリへの書込みおよびそこか
らの読出しの説明図。
らの読出しの説明図。
【図６】セルのバッファメモリへの書込みおよびそこか
らの読出しの説明図。
らの読出しの説明図。
【図７】セルのバッファメモリへの書込みおよびそこか
らの読出しの説明図。
らの読出しの説明図。
【図８】セルのバッファメモリへの書込みおよびそこか
らの読出しの説明図。
らの読出しの説明図。
【図９】セルのバッファメモリへの書込みおよびそこか
らの読出しの説明図。
らの読出しの説明図。
【図１０】セルのバッファメモリへの書込みおよびそこ
からの読出しの説明図。
からの読出しの説明図。
【図１１】エラーの発生の説明図。
【図１２】エラーの結果の説明図。
【図１３】エラー除去回路のブロック図。
【図１４】管理メモリいわゆるアービタ論理の時間管理
フィールド。
フィールド。
【図１５】アービタ論理の自己治療機能を構成する管理
メモリのリセットの説明図。
メモリのリセットの説明図。
【図１６】共通メモリ領域および２つの相互接続された
アービタ論理の説明図。
アービタ論理の説明図。
ＩＰ１，．．．，ＩＰｐ …入力装置、ＯＰ１，．．．
，ＯＰｑ …出力装置、ＳＶ…メモリ管理装置、ＯＦ Ｆ …出力ＦＩＦＯ、Ｗ …ルーチンブロック。
，ＯＰｑ …出力装置、ＳＶ…メモリ管理装置、ＯＦ Ｆ …出力ＦＩＦＯ、Ｗ …ルーチンブロック。
Claims (19)
- 【請求項１】 複数の同様の装置から構成する統一体
を管理し、要求に応じて統一体から自由の装置を使用可
能にする方法において、各装置がその時点までに予め定
められた時間よりも長く持続的に使用されている場合に
各装置を自由とみなすことを特徴とする方法。 - 【請求項２】 解除が別の方法で行われるならば、各
装置はまた自由とみなされることを特徴とする請求項１
記載の方法。 - 【請求項３】 装置が使用可能になるとき、占有状態
の情報は前記装置に割当てられたメモリ位置に記憶され
ることを特徴とする請求項１記載の方法。 - 【請求項４】 占有状態の情報は、装置が使用できる
時間に関する情報であり、全情報は周期的にチェックさ
れ、装置が前記予め定められた時間よりも長く使用され
てきた場合には自由とみなすことを特徴とする請求項３
記載の方法。 - 【請求項５】 装置は、ＦＩＦＯメモリ中の前記装置
を識別するアドレスを記憶することによって自由とみな
され、装置はＦＩＦＯメモリからアドレスを出力するこ
とにより使用可能にされることを特徴とする請求項１記
載の方法。 - 【請求項６】 装置に割当てられた各メモリ位置は一
緒にセットされ別々にリセットされることが可能な２つ
の１ビットメモリ位置を含み、その時の占有状態の情報
として関係する装置が使用可能にされ、２つの両ビット
がセットされ、リセットパルスは前記予め定められた時
間によって決定された間隔で周期的に発生され、リセッ
トパルスは全てのメモリ位置の２つのメモリ位置に交互
に作用し、装置の２つの関係するメモリ位置はリセット
され、装置は自由とみなされることを特徴とする請求項
３記載の方法。 - 【請求項７】 各装置は、予め定められた時間の終了
を通知するために装置に関係する素子を有していること
を特徴とする請求項１記載の方法。 - 【請求項８】 複数の同様の装置から構成する統一体
を管理し、要求に応じて統一体から自由の装置が使用で
きるようにする回路装置において、各装置は、装置に関
係してその時点までに予め定められた時間よりも長く持
続的に使用されていたか否かを決定する手段を有してい
ることを特徴とする回路装置。 - 【請求項９】 各装置は、割当てられたメモリ位置を
有していることを特徴とする請求項８記載の回路装置。 - 【請求項１０】 各装置は、予め定められた時間の終
了を通知するために装置に関係する素子を有しているこ
とを特徴とする請求項８記載の回路装置。 - 【請求項１１】 複数の同様の装置から構成する統一
体は、複数のメモリブロックを有するバッファであるこ
とを特徴とする請求項８記載の回路装置。 - 【請求項１２】 バッファは、バッファの各メモリブ
ロックが１つのメモリ位置に割当てられるようにバッフ
ァに関係するエイジメモリを有していることを特徴とす
る請求項９および１１記載の回路装置。 - 【請求項１３】 情報をバッファのメモリブロックに
入力すると同時に、入力時間に関する情報がエイジメモ
リの関係するメモリ位置に入力され、エイジメモリ中の
全ての情報は周期的にチェックされ、入力が予め定めら
れた時間よりも長く経過したものであるときにメモリブ
ロックは自由としてマークされることを特徴とする請求
項１２記載の回路装置。 - 【請求項１４】 メモリブロックに割当てられた各メ
モリ位置は、一緒にセットされ別々にリセットできる２
つの１ビットメモリ位置を含み、占有状態についての情
報を関係するメモリブロックへ入力するときに、両ビッ
トはセットされ、リセットパルスは前記予め定められた
時間によって決定された間隔で周期的に発生されて全て
のメモリ位置の２つのメモリ位置に交互に作用し、２つ
の関係するメモリ位置がリセットされるメモリブロック
は自由とみなされることを特徴とする請求項１２記載の
回路装置。 - 【請求項１５】 複数の同様の装置から構成する統一
体は、マルチプロセッサシステムであることを特徴とす
る請求項８記載の回路装置。 - 【請求項１６】 複数の同様の装置から構成する統一
体は、マルチチャンネル通信システムであることを特徴
とする請求項８記載の回路装置。 - 【請求項１７】 複数の同様の装置の少なくとも１部
分は両方の回路装置によって管理されるように第２の同
様の装置と回路装置とを接続されていることを特徴とす
る請求項８記載の回路装置。 - 【請求項１８】 ｐ個の入力装置と、ｑ個の出力装置
と、それぞれＬビットを含むことができるＣ個のメモリ
ブロックを有する中央バッファと、任意の入力装置をバ
ッファの入力に接続するマルチプレクサと、バッファの
出力を任意の出力装置に接続するデマルチプレクサと、
それぞれバッファの１つのアドレスを含むことができる
Ｃ個の位置を有するリストメモリとを具備し、バッファ
中の各メモリブロックは同じアドレスを有するリストメ
モリの位置に割当てられ、任意の入力装置に到着する各
セルはＬビットブロックに分割され、各ブロックはバッ
ファの自由メモリブロックに書込まれ、バッファの各メ
モリブロックに対してメモリブロックのアドレスは同じ
セルの次のブロックが書込まれるリストメモリに記憶さ
れるＡＴＭシステム用のスイッチ素子において、リスト
メモリの各Ｃ個の位置のそれぞれは、バッファの関係す
るメモリブロックへの最後の入力がどのくらい前に行わ
れたかを決定できる情報を記憶するために、関係する同
じアドレスを有する第２の位置を有し、そのような決定
は周期的に行われ、予め定められた時間後になお占有さ
れたとマークされている各メモリブロックは自由として
ラベルを付されることを特徴とするスイッチ素子。 - 【請求項１９】 セルの平均長を出力するのに必要な
期間と等しい時間後にインクレメントされるカウンタが
設けられ、ブロックはバッファのメモリブロックに書込
まれるとき、カウンタのカウントは関係する第２の位置
に入力され、全ての第２の位置の内容はカウンタのカウ
ントから周期的に減算され、その差が予め定められた値
に到達し前記メモリブロックがまだ自由としてラベルを
付されていないときバッファの関係するメモリブロック
は自由としてラベルを付されることを特徴とする請求項
１８記載のスイッチ素子。
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