KR100209458B1

KR100209458B1 - 복수개의 동일한 유닛을 관리하는 방법과 회로장치 및 스위치소자

Info

Publication number: KR100209458B1
Application number: KR1019910003788A
Authority: KR
Inventors: 페이페르 보도; 반니자 토마스; 세사르 보조; 왈 스테판; 클라우스-디에테르멘크
Original assignee: 헤르베르트 폴; 알카텔 엔. 브이.
Priority date: 1990-03-12
Filing date: 1991-03-09
Publication date: 1999-07-15
Also published as: AU7260491A; AU642713B2; CA2037878A1; JPH04220837A; EP0447769A3; JP3207867B2; KR910017299A; EP0447769A2; US5535366A

Abstract

복수의 유사유닛을 제어하는 방법과 그 회로 장치 및 스위치 소자

종래기술 : 예를들어 ATM스위치 소자의 버퍼는 나중에 다른 데이타 싱크에 의해 호출되는 랜덤 데이타를 수신한다. 데이타가 데이타 싱크에 출력된 후에 버퍼의 메모리 위치는 해제, 즉 다시 자유로워진 것으로 표신된다.

기술적 문제 : 착오로 인하여 자유로운 것으로 표시되지 않은 메모리 위치는(데이타가 실수로 호출되지 않거나 해제절차가 잘못되었거나에 관계없이)차단 상태를 유지한다.

기본 아이디어 : 내용들이 완전히(또는 적어도 매우 유사하게)호출되어질때까지 버퍼에 기억되어 있는 모든 메모리 위치들은 자유로운 것으로 표시된다.

해결책 : 데이타와 함께 입력시에 정보가 기억된다. 모든 메모리 위치들은 그 내용물이 기억되어 있는 동안 일정한 간격으로 체크된다. 미리 정해진 시간이 경과할때 그 위치는 자유로운 것으로 표시된다.

Description

복수개의 동일한 유닛을 관리하는 방법과 회로 장치 및 스위치 소자

제1도는 본 발명에 다른 스위치 소자의 개략적인 블록도.

제2도 내지 제10도는 셀의 버퍼 메모리로의 기입 및 판독을 설명하기 위한 도면.

제11도는 에러의 발생을 설명하기 위한 도면.

제12도는 에러의 결과를 설명하기 위한 도면.

제13도는 에러 제거 회로를 나타낸 도면.

제14도는 관리 메모리, 소위 중재 논리의 시간 관리 필드를 나타낸 도면.

제15도(a) 및 제15도(b)는 중재 논리의 자기 치료 기능을 설명하기 위한 관리 메모리의 행대행(row-by-row) 리세팅을 나타내는 도면.

제16도는 공통 메모리 영역 및 2개의 상호 접속된 중재 논리를 나타내는 도면.

* 도면의 주요부분에 대한 부호의 설명

IP1, …, IPp : 입력 장치 OP1, …, OPq : 출력장치

PS : 버퍼 SV : 메모리 관리 장치

W : 루팅 블록 SPW : 직렬-병렬 컨버터

PSW : 병렬-직렬 컨버터 OR : 출력 레지스터

CC : 카운트 메모리 LL : 리스트 메모리

US : 관리 회로 AT : 에이지 메모리

본 발명은 복수개의 동일한 유닛으로 구성된 데이터를 관리하고, 필요에 따라 상기 데이터로부터 자유 유닛을 사용 가능하게 하는 데이터 관리 방법과 회로 장치 및, 그 회로 장치를 사용하는 ATM 시스템 용 스위치 소자에 관한 것이다.

특히 통신 목적으로 랜덤 데이터를 기억하고 서로 다른 데이터 싱크(data sink)에 의해 호출되는 버퍼에 대한 필요성이 증가하고 있다. 데이터가 데이터 싱크로 출력된 후에 메모리의 위치는 해제되어 다시 자유롭게 된다.

많은 예들 중 하나로서, DE-OS 36 43 767.0.에 개시된 바와 같은 전자 우편 서비스용의 기억 및 전송 스위칭 센터가 참조된다. 정보는 상이한 송신측으로부터 수신되어 상이한 수신측으로 분배된다. 전체 메모리 수를 최소한으로 감소시키기 위하여 중앙 메모리가 사용된다. 그러나, 전송 회로망의 용량을 최적으로 사용하기 위하여, 메모리에 포함된 정보는 그 입력된 순서대로 출력되지는 않는다. 이것은 FIFO(선입선출) 원리에 기초하여 동작하는 메모리의 사용을 불가능하게 한다.

만일 이 메모리의 위치가 에러(데이터로의 요구가 에러에 의해 이루어지지 않거나 또는 해제 과정에 있어서 에러가 존재하는지간에)에 의해 해제되지 않으며, 이 위치는 동작의 나머지 시간 동안 봉쇄 상태로 유지된다. 목적이 연속된 서비스를 유지하는 것이고 에러를 완전히 제거할 수는 없기 때문에 부가적인 단계를 채용하지 않는 경우에는 그와 같은 메모리의 사용 저지는 증가한다.

복수개의 동일한 유닛으로 이루어진 회로가 존재하고, 요구에 따라 자유로운 유닛을 사용할 수 있는 다른 경우에도 동일한 문제가 발생한다.

복수개의 메모리 블록을 가진 버퍼 이외에, 상기 회로로서는 예를 들면 멀티프로세서 시스템 또는 다중 채널 통신 시스템일 수 있다.

일 실시예로서, 본 발명은 ATM 스위치 소자와 관련하여 이하에서 상세히 설명한다. 본 발명에 따라 개선되어야 할 ATM 스위치 소자는 내부적인 제안이다.

증가 추세에 있는 각종 전기 통신 서비스는 높은 유연성의 스위칭 및 전송 시스템을 필요로 한다. 고속 패킷 스위칭 및 패킷 전송 시스템은 이러한 목적에 특히 적합하다. 이와 같은 시스템에서 데이터는 셀로서 칭하는 패킷의 형태로 전송된다. 상이한 서비스에 있어서 함께 속하는 셀들은 소망의 전송용량에 따라 상이한 간격으로 서로 후속한다. 이와 같은 시스템들은 접속되어 있는 상태하에서도 비동기 동작 모드 및 랜덤 교통 용량을 특징으로 한다. 이러한 동작 모드에 대하여, 비동기 전송 모드(ATM)라는 용어가 일반적으로 사용된다.

본 발명의 목적은 영구적인 차단을 방지하는 데 있다.

상기 목적은 청구 범위 제1항의 방법, 청구 범위 제8항의 회로 장치, 및 청구범위 제16항의 스위치 소자에 의해 달성된다.

또한, 본 발명의 다른 특징들은 종속 청구항에서 정의된다.

이하, 본 발명의 두가지 실시예에 대하여 첨부 도면을 참조하여 상세히 설명한다.

제1도에 도시된 스위치 소자는 1개의 입력 라인(I1, …, Ip)을 각각 갖는 p 개의 입력 장치(IP1, …, IPp), 멀티플렉서(Mx), 어드레스가능한 C 개의 L 비트 메모리 블록을 각각 갖는 버퍼(PS), 디멀티플렉서(Dx), q 개의 출력 장치(OP1, …, OPq), 메모리 관리 장치(SV), 및 루팅 블록(W)을 구비한다. 바람직하게는 p=q=16, 즉 스위치 소자는 16개의 입력 라인 및 16개의 출력 라인을 갖는다. C 및 L에 대하여, 현재의 실시예에서는 C=256, L=50이 사용되고 있다.

입력 장치(IP1)는 그 내부 구조를 상세히 도시하였다. 입력 라인(I1)은 동기 장치(SYNC)에 연결되고, 그 출력은 직렬-병렬 컨버터(SPW)에 접속되며, 그 컨버터(SPW)의 출력은 셀의 개시 및 종료를 검출하는 장치(ZAE)를 통해 멀티플렉서(Mx)의 입력단에 연결된다. 장치(ZAE)는 또한 루팅 블록(W)의 하나의 입력 및 메모리 관리 장치(SV)의 하나의 입력에 각각 연결된다.

출력 장치(OP1)는 그 내부 구조를 상세히 도시하고 있다. 디멀티플렉서(Dx)의 출력단은 셀의 종료를 검출하는 장치(ZE)를 통하여 병렬-직렬 컨버터(PSW)에 연결되고, 그 출력은 출력 라인(O1)에 연결된다. 출력 장치는 또한 출력 FIFO(OFF) 및 출력 레지스터(OR)를 포함한다. 출력 FIFO(OFF)는 루팅 블록(W)의 하나의 출력에 접속된 출력을 가지며, 이 출력 FIFO(OFF)의 출력은 출력 레지스터(OR)에 접속되고, 다음에 메모리 관리 장치(SV)에 의해 양방향으로 결합된다.

제1도에 있어서, 멀티플렉서(Mx)와 단일 라인의 회로망은 입력 장치(IP1, …, IPp)와 중앙 장치, 즉 버퍼(PS), 메모리 관리 장치(SV) 및 루팅 블록(W) 간의 접속을 제공한다. 데이터 스트림은 L 비트 병렬 포맷으로 변환된다. 제어 및 클록 라인 또는 전원은 도시를 생략하였다. 이들 모두는 종래 기술에 있어서 충분한 해결책이 이미 공지되어 있는 것으로 정보를 언제 어디에서 교환해야 하는 지를 알고 있다면 적당히 선택하여 사용할 수 있다. 이점에 있어서 동기 시스템용의 스위치 소자에 대하여도 마찬가지이다. 장치와 상호 접속하는 버스 시스템을 포함하는 그와 같은 스위치 소자는 J.M Cotton 등에 의한 문헌 SYSTEM 12, Digital-Koppelnetz(1981년의 Elektrisches Nachrichtenwesen. Vol. 56, No. 2/3, 148~160 페이지)에 개시되어 있다. 그 문헌은 복수개의 송신기 및 한 개의 수신기를 가진 버스 시스템은 멀티플렉서와 동일하다는 것을 알아야 한다. 이 것은 출력측에 대해서도 동일하게 적용된다.

이하, 통상의 스위칭 공정을 제2도 내지 제10도에 도시된 간략한 실시예를 참조하여 설명한다. 이 간단한 실시예에서, 버퍼(PS)는 최초에 전부 공백인 C=14개의 메모리 블록을 갖는다. 메모리 관리 장치(SV)는 그 메모리의 표(table) 형태로 표시하였다. 메모리 관리 장치(SV)의 중심은 버퍼(PS)의 C 개의 메모리 블록의 각각의 위치를 갖는 리스트 메모리(LL)이다. 이 위치는 관련된 메모리 블록과 동일한 어드레스를 가지며, 다른 메모리 블록의 어드레스를 수신할 수 있다. 최초의 리스트 메모리(LL)는 공백 상태이다(제2도 참조). 메모리 관리 장치(SV)는 또한 사용하지 않는 메모리 블록의 어드레스를 기억하는 메모리(EFF)를 포함한다. 메모리(EFF)는 FIFO(선입선출)원리에 따라 동작하며 초기에 무작위 순서로 버퍼(PS)의 모든 메모리 블록의 어드레스를 포함한다. OFF1, OFFi 및 OFF16의 출력 FIFO는 초기에는 역시 공백 상태이다. 실제로, 공백 위치는 보통 어떤 종류의 데이터를 포함한다. 이것은 위치를 공백으로 표시하는 값이지만, 더 이상 유효하지 않은 이전에 사용했던 값일 수도 있다. 후자의 경우에는 이 값 이상 요구하지 않는 값을 보장하는 단계를 취할 필요가 있다. 본 실시예의 메모리 관리 장치(SV)는 또한 리스트 메모리(LL)에 의해 어드레스될 수 있는 카운트 메모리(CC)의 C 개의 위치를 포함한다. 카운트 메모리(CC)는 출력 장치가 버퍼(PS)의 관련된 메모리 블록의 내용을 얼마나 출력할지를 표시한다. 카운트 메모리(CC)의 모든 위치의 내용은 초기에 0이다.

1개의 셀이 입력 라인(I1, Ik)의 각각에 도달하지만, 이 예에서는 더 이상의 셀이 도달하지 않는 것으로 한다. 각각의 직렬-병렬 컨버터와 함께 2개의 입력 장치(IP1, IPk)의 동기 장치는 각각의 셀을 동일한 길이의 5개의 블록으로 변환한다. 제1 블록(SOC1, SOCk)의 각각은 셀의 개시 라벨(SOC)로 시작한다. 최종 블록(EOC1, EOCk)은 셀의 종료 라벨(EOC)을 포함한다. 라벨(EOC)은 외부로부터 도달하는 셀이 실제 종료하는 최종 블록내의 임의의 지점에 위치한다. 동기 장치는 블록들을 채우기 위한 공백을 부가한다. 제1 블록의 나머지와, 제2 내지 제4 블록(1D1, 2D1, 3D1 ; 1Dk, 2Dk, 3Dk) 및 EOC 라벨까지의 제5 블록의 부분은 셀의 데이터를 포함한다.

입력 장치는 멀티플렉서(Mx)에 의해 주기적으로 질문된다. 입력 장치(IP1, IPk)중의 장치(ZAE)는 통과된 정보가 존재하는 것을 SOC 라벨에 의해 인식한다. 어드레스 7은 사용되지 않는 메모리 블록의 어드레스로서 메모리(EFF)로부터 입력 레지스터(IR1)로 전송되고, 제1 블록(SOC1)은 메모리 블록 7의 버퍼(PS)에 기억된다. 동시에, SOC 라벨은 루팅 블록(W) 및 메모리 관리 장치(SV)로 전송된다. 블록(W)에서는 SOC 라벨을 참조하여 셀이 출력 라인(i)으로 전송되는지를 결정한다. 출력 FIFO(OFFi)에서 어드레스 7은 출력 장치(OPi)에 의해 출력되는 셀의 개시 어드레스로서 확인된다. 카운트 메모리에서 1은 위치 7로 확인된다. 이로써 제3도에 도시된 상태가 달성된다.

버퍼(PS)에 전송되는 다음 블록은 입력 장치(IPk)로부터의 블록(SOCk)이다. 메모리(EFF)는 이 블록이 메모리 블록(8)내의 버퍼에 기억되어 있는 것을 나타낸다. 루팅 블록(W)은 상기 셀이 출력 라인(O1) 및 출력 라인(Oi)의 양쪽에 배치될 수 있는 것을 SOC 라벨로부터 결정한다. 따라서 어드레스 8은 출력 FIFO(OFF1) 및 어드레스 7의 후부의 제2 위치에 있는 출력 FIFO(OFFi)의 양쪽에 기억된다. 블록(SOCk)은 메모리 블록 8내의 버퍼(PS) 및 카운트 메모리(CC)에 기억되며, 위치 8에는 2가 입력된다. 8은 입력 레지스터(IPk)에 기억된다. 이로써 제4도에 도시된 상태가 달성된다.

다음에, 블록 1D1은 다음의 사용되지 않는 메모리 블록 2의 버퍼(PS)에 기억되고, 카운트 메모리(CC)에서 위치 2에는 1이 입력되며, 리스트 메모리에서 위치 7에는 2가 입력된다. 어드레스 7은 상기 셀의 이전 블록이 기억된 어드레스로서 입력 레지스터(IR1)에 일시적으로 기억된다. 입력 장치(IP1, IPk)의 다른 블록은 동일한 방법으로 기억된다.

제5도에 도시된 바와 같이, 입력의 종료시에 입력 라인(I1)으로부터 수신된 셀의 블록은 메로리 블록 7, 2, 3, 4, 및 6에 이 순서대로 기억되고, 입력 라인(Ik)으로부터 수신된 셀의 블록들은 메모리 블록 8, 1, 5, 9 및 13에 이 순서대로 기억된다. 메모리(EFF)는 버퍼(PS)의 4개의 사용되지 않는 메모리 블록 만을 나타낸다. 리스트 메모리(LL)는 전술한 어드레스 시퀀스(E)를 포함한다. 특정 문자(여기서는 E)는 링크 어드레스 대신에 각각의 최종 블록에 입력된다.

종료된 입력에 후속하는 셀의 출력에 대하여는 제6도 내지 제10도를 참조하여 설명한다. 출력은 출력 장치로부터 개시되고, 이를 위하여 출력 장치는 주기적으로 작동된다. 출력 FIFO(OFF1)는 셀의 제1 블록이 메모리 블록 8의 버퍼(PS)에 기억되는 셀이 출력 라인(O1) 상에 위치되는 것을 나타낸다. 어드레스 8은 출력 레지스터(OR1)로 전송되고, 버퍼(PS), 리스트 메모리(LL) 및 카운트 메모리(CC)에 공급되며, 제1 블록은 버퍼(PS)로부터 출력되고, 링크 어드레스 1은 리스트 메모리(LL)로부터 출력 레지스터(OR1)로 전송되고, 제6도를 참조하면, 카운트 메모리(CC)는 2에서 1로 감소된다.

제7도는 출력 장치(OPi)로부터 개시되는 다음의 출력을 나타낸다. 개시 어드레스 7은 출력 FIFO(OFFi)로부터 출력 레지스터(ORi)로 전송되고, 버퍼(PS), 리스트 메모리(LL) 및 카운트 메모리(CC)에 공급되며, 제1 블록은 버퍼(PS)로부터 출력되고, 링크 어드레스 2는 출력 레지스터(ORi)로 전송되며, 카운트 메모리(CC)는 1에서 0으로 감소된다. 이 0은 버퍼(PS)의 블록 7의 내용이 더 이상 필요없음을 나타내며, 이 블록은 이제 자유롭게 되고, 그 어드레스를 사용되지 않는 메모리 블록의 어드레스를 기억하는 메모리(EFF)로 복귀된다.

제8도는 1개의 셀이 출력 라인 O1 및 Oi로 각각 출력된 결과의 상태를 나타낸다. 셀의 종료는 출력 레지스터(OR1, ORi)의 내용에 따라 셀의 종료를 검출하는 장치(ZE1, ZEi)의 양쪽에서 검출된다. 도시 생략된 장치들은 전송될 더미 블록을 발생시킨다. 그러나, 출력 FIFO(OFFi)는 추가의 다른 셀이 출력 장치(OPi)로부터 전송되어야 하고, 이 셀의 제1 블록은 메모리 블록 8의 버퍼(PS)에 기억되어야 하는 것을 나타낸다. 셀의 출력은 제9도에 도시된 상태에서 개시하고, 제10도에 도시된 상태에서 종료한다.

모든 블록이 출력되고, 버퍼(PS) 및 리스트 메모리(LL)가 자유롭게 되며, 카운트 메모리(CC)의 모든 위치들은 0을 포함하고, 메모리(EFF)는 비록 상이한 순서일지라도 버퍼(PS)의 모든 메모리 블록의 어드레스를 다시 포함하며, 더미 블록은 모든 출력 라인을 통하여 전송된다.

실제로, 입력 및 출력들은 전술한 바와 같이 시간내에 분리할 필요는 없지만 동시에 발생할 가능성도 있다. 버퍼(PS)는 입력과 출력이 서로에 대하여 무관하게 버퍼를 액세스할 수 있도록 듀얼 포트(RAM)로서 설계되고 있다. 이것은 특히 셀의 최종 블록이 기입되기 전에 제1 블록이 판독될 수 있다는 것을 의미한다. 이것은 셀의 지연 및 버퍼(PS)의 유지 시간을 최소화한다.

제11도는 제5도의 입력의 종료시에 나타나는 상태를 나타낸다. 그러나, 에러에 의해 위치 8의 링크 어드레스 1이 3으로 변화되는 것으로 가정한다(제11도의 번개 표시의 화살표). 이것은 제12도에 도시된 바와 같은 여러 가지의 부가적인 에러를 발생시킨다. 먼저, 셀에 속하는 위치 8의 블록이 에러에 의해, 즉 2번 출력된다. 두 번째로, 에러에 의해 잘못 출력된 블록에 대한 카운트 메모리의 입력은 악영향을 미치게 된다. 그러나, 내용 0만이 중대한 효과, 즉 메모리(EFF)로의 자유 메모리 블록의 입력을 갖기 때문에 이것은 중요하지 않다. 실제로 블록 8에 후속될 어드레스 1, 5, 9 및 13을 갖는 블록들은 모두 출력되지 않는다(제12도에 별표로 표시됨). 그 결과, 블록들을 자유롭게 라벨링 되는 것은 불가능하다. 이들 블록들은 나머지 동작 시간에 대하여 차단된다. 이 목적은 연속된 서비스를 유지하는 것이고 에러가 완전히 제거될 수 없기 때문에, 추가적인 단계를 취하지 않으면 이러한 메모리는 점차적으로 차단된다.

이러한 문제를 해결하기 위한 개시점은 에러가 없는 동작중에 스위치 소자내의 셀의 잔류 시간이 제한된다는 것을 인식하는 것이다. 데이터는 각각의 출력 라인상으로 연속적으로 전송되는 것이 방해된다. 각각의 셀에 대한 전송 시간과 출력 FIFO(OFF)에 의해 각 출력에 대하여 버퍼될 수 있는 셀의 수도 역시 제한된다. 따라서, 수신된 셀이 최종적으로 출력된 이후에 시간을 특정하는 것이 가능하게 된다. 이 시간을 정확히 한정하는 것은 불가능하지만 통계상으로 결정될 수 있다는 사실은 부적절하다. 따라서, 이 문제에 대한 해결책의 기본적인 생각은 최대 시간 보다 더 오래된 모든 입력들이 잘못된 것으로 간주되어 제거되는 것이다.

이 해결책은 제13도의 회로에 의해 실행된다. 카운트 메모리(CC)외에도 에이지 메모리(age memory)(AT)가 리스트 메모리(LL)와 결합된다. 상기 회로는 또한 관리 회로(US), 비교기(V), 제1 카운터(Z1), 제2 카운터(Z2) 및 제3 카운터(Z3)를 포함한다. 관리 회로(US)는 에이지 메모리(AT) 및 카운트 메모리(CC)로의 입력을 개시하고, 에이지 메모리 및 카운트 메모리의 내용을 판독하며, 자유 메모리 블록을 메모리(EFF)에 입력시킬 수 있다. 제1 카운터(Z1)는 평균 길이의 셀을 전송하는데 필요한 시간과 동일한 간격으로 카운트한다. 카운트가 2회에 대응할 때 제1카운터(Z1)는 최대의 체재 시간으로서 리세트된다. 만일 블록이 버퍼(PS)에 입력되면 관련된 어드레스 및 에이지 메모리(AT)로의 기입 펄스를 공급함으로써 관리 회로(US)는 에이지 메모리(AT)에 제1 카운터(Z1)의 순간 카운트를 기입시킨다.

이하, 제14도 내지 제16도를 참조하여 본 발명의 다른 실시예를 설명한다.

메모리 영역을 사용할 때, 특히 링크된 리스트 메모리, 예컨대 링크된 어드레스 리스트를 가진 메모리를 사용할 때에는 자유 메모리 위치의 어드레스를 검출하는 것이 필요하다. 메모리 영역의 자유 메모리 위치의 어드레스에 대한 조사는 중재 논리에 의해 행해지고, 메모리 영역의 어드레스에 할당된 자유 메모리 위치에 대한 관리 메모리를 조사한다. 시간 관리 필드라고도 칭하는 상기 관리 메모리는 2비트 필드를 도시하는 제14도에 예시되어 있다. 메모리의 1 또는 2비트가 논리 1이면, 메모리 영역의 관련된 위치가 점유된다.

중재 논리는 예를 들어 최하위 어드레스로 개시되어 2비트 필드를 통하여 조사한다. 자유 위치의 어드레스가 검출됨과 동시에, 이 어드레스는 중재 논리에 의해 판독되고, SET 신호에 의해 점유된 것으로 표시된다. 메모리 영역의 어드레스는 처리 동작을 위해 적용할 수 있다.

새로운 어드레스를 찾게 되면 점유된 위치가 SET 신호에 의해 표시되기 때문에 중재 논리는 매우 신속히 관리 메모리중의 다음의 자유 메모리 위치를 검출한다.

자유 위치가 메모리 영역 내에서 검출되면, 관리 메모리의 어드레스의 2개의 관련 비트는 0으로 세트된다.

오동작에 의해 메모리 영역의 관련 어드레스가 점유되는 것으로 해석되기 때문에 관리 메모리의 개개의 비트가 1로 될 가능성이 있다. 메모리 영역의 자유로운 어드레스가 이것 이상 검출되지 않기 위하여, 이것은 시간의 경과에 있어서 충분히 점유되는 관리 필드를 발생시킬 수 있다. 관련된 회로의 차단을 피하기 위하여 자기 치료 기능이 실행된다. 이를 위하여 관리 메모리의 행, 예를 들어 제14도에 도시된 2비트 필드의 상부 및 하부 행들은 관리 회로, 소위 시간 관리 제어에 의해 0으로 세트된다. 예를 들면 제15도(a)에 도시된 바와 같이, 먼저 2비트 필드의 하부 행은 0으로 세트되고, 사전 결정된 시간 T의 경과후에 제15도(b)에 도시된 바와 같이 이 메모리의 상부행도 또한 0으로 세트된다. 시간 T는 2개의 리세트 펄스간의 시간이 최악의 경우에 있어서 메모리 위치의 메모리 영역에 대해 이용 가능하게 되는 기간보다 더 길게 되도록 선택되어야만 한다.

비록 어드레스가 에러에 의해 점유되는 것처럼 표시되는 경우에도 메모리 영역의 자유 어드레스가 규칙적인 간격으로 이용될 수 있도록, 이러한 절차는 관리 메모리의 어드레스가 주기적으로 0으로 리세트되는 것을 보증한다.

관리 회로, 즉 시간 관리 제어는 관리 메모리의 모든 행을 세트하는 것에 의해, 예를 들어 제14도의 2비트 필드의 2개의 행을 0으로 세트함으로써 조사 논리를 초기화 하는데 사용될 수 있다. 이것은 회로의 특별한 간단한 초기화를 가져온다.

이상의 설명으로부터 메모리 영역의 어드레스는 종래 기술에서 공지된 바와 같은 복잡하고 고가의 관리 장치를 사용할 필요가 없이 반복해서 사용할 수 있다.

논리의 등급이 형성된 상호 접속이 얻어지도록 이와 같은 형식의 2개 이상의 조사 논리를 함께 결합하는 것이 가능 하다. 1개의 중재 논리는 2개 이상의 하위 중재 논리와 관련되고, 이들 논리 중 어느 하나를 자유 어드레스로 나타내는지를 결정할 수 있다. 하위 중재 논리는 메모리 영역에 직접 할당될 수 있다. 그러나, 다른 하위 중재 논리를 이들 하위 중재 논리에 할당할 수도 있다. 이러한 방법으로 메모리 영역의 다수의 메모리 위치는 비교적 적은 중재 논리에 의해 관리될 수 있다.

제16도에 도시된 특정의 상호 접속의 상태에 의하여 가변 치수의 메모리 영역이 관리될 수 있다.

제16도에 있어서, 메모리 영역(SB)은 2개의 중재 논리(AL1, AL2)와 관련된다. 공통 관리 메모리는 양쪽의 중재 논리와 관계되고, 시간 관리 필드(TSF)는 제1 중재 논리(AL1) 및 제2 중재 논리(AL2)의 양쪽에 할당된 시간 관리 필드의 각각의 어드레스 필드에 관계된다.

그와 같은 회로에 있어서, 각각의 중재 논리중의 자유 어드레스에 대한 조사는 반대 방향으로 실행되어야만 한다. 예를 들어, 제1 중재 논리(AL1)의 자유 어드레스에 대한 조사는 예컨대 화살표로 표시된 바와 같이 좌측에서 우측으로 실행되고, 제2 중재 논리(AL2)의 조사도 또한 화살표로 표시된 바와 같이 반대 방향으로 실행된다.

이 회로의 특정 응용에 있어서는 1부터 v까지의 메모리 영역(SB)의 어드레스를 제1 기능으로 할당하고 v+1에서 c까지의 어드레스를 제2 기능으로 할당할 수 있는 장점을 갖는다. 이들 범위는 이들 제한치가 2개의 중재 논리(AL1, AL2)의 중복 영역내에 고정하여 위치시킬 필요는 없다. 자유 어드레스를 조사할 때에 중재 논리는 자유 어드레스를 찾기 위하여 메모리 영역(SB)의 엣지 영역에서 각각 개시된다. 만일 메모리 영역의 자유 메모리 위치의 어드레스가 중재 논리가 중복되지 않는 필드내에 위치할 경우에는 문제가 발생될 가능성은 전혀 없다. 중복 영역내의 자유 어드레스가 1개의 중재 논리에 의해 판독됨과 동시에, 이것은 관리 논리 장치에 의해 검출될 수 있으며, 메모리 영역(SB)내의 자유 메모리 위치의 각각의 어드레스를 출력 시킨다.

이것에 의해, 메모리 영역내의 자유 메모리 위치의 어드레스를 검출하는 조사 논리 장치의 현저한 간소화를 실현할 수 있다. 관련된 관리 메모리는 조사 논리 장치와 관련된 메모리 영역의 부분을 형성할 수 있으며, 이로써 전체 회로의 보통의 설계가 얻어진다. FIFO 메모리와 함께 요구되는 복잡한 관리 회로의 필요성이 제거됨으로써 칩 영역을 절약할 수 있다. 조사 논리 장치의 개시중에 간단한 시스템의 초기화는 관리 회로, 즉 시간 관리 제어에 의해 달성될 수 있다. 조사 루틴중에 발생하는 에러는 전술한 자기 치료 기능에 의해 제거된다. 복잡한 조사 루틴의 절차를 필요 없게 할 수 있다.

상이한 중재 논리가 상호 접속되면, 큰 메모리 영역을 커버할 수 있다. 제16도에 도시된 바와 같이 중재 논리가 중복되면, 가변 메모리 영역을 제공할 수 있게 되어 최적의 메모리 사용이 달성될 수 있다.

제14도 내지 제16도를 참조하여 설명된 메모리 영역내의 자유 메모리 위치의 어드레스를 검출하는 조사 논리는 멀티 프로세서 시스템의 자유 프로세서를 검출하기 위해서도 사용될 수 있다.

이 경우, 각각의 프로세서는 관리 메모리와 관련된다. 중재 논리는 예를 들면 프로그램 단계의 처리에 적용할 수 있도록 자유 프로세서용의 관리 메모리를 통하여 조사한다. 사용가능한 프로세스의 어드레스는 관리 메모리에 점유되는 바와 같이 라벨된다. 자유 프로세서에 대한 다음 조사중에 중재 논리는 점유된 프로세서를 매우 용이하게 결정할 수 있기 때문에 자유 프로세서를 보다 신속하게 검출할 수 있다.

데이터 통신 시스템의 자유 채널이 전술한 회로에 의해 검출되는 것은 용이하게 알 수 있다. 이 때문에, 데이터 통신 시스템의 채널들은 관리 메모리에 할당된다. 전술한 방법에 있어서, 중재 논리는 관리 메모리 중의 자유 채널을 찾아내어 이들을 데이터 전송에 사용할 수 있다. 그와 같은 자유 채널은 관리 메모리에 표시되고, 다음 조사 처리중에 점유된 것으로 해석된다. 이와 같이 해서 자유 채널은 신속하고 간단하게 찾아낼 수 있다. 이 응용에 있어서도, 프로세서 또는 채널과 관련된 관리 메모리는 전술한 시간 관리 제어에 의해 리세트될 수 있다. 이렇게 함으로써 에러 비트는 오프로 세트되고, 관리 메모리는 점유되는 자유 장치를 표시하는 것으로부터 보호된다.

카운터 또는 단안정 멀티바이브레이터가 각각의 장치에 연결되면, 동일한 기본적인 아이디어를 구성하는 다른 가능성이 발생한다. 카운터를 최대치로 세트하거나 단안정 멀티바이브레이터를 세트함으로써 시간 주기의 개시가 결정될 수 있다. 클록 신호에 의해 커운터는 단계별로 0으로 리세트된다. 0의 카운트 또는 리세트된 단안정 멀티바이브레이터를 갖는 장치는 이때 자유로운 것으로 간주된다. 관련된 장치의 해제시 카운터 또는 단안정 멀티바이브레이터의 각각의 의도적인 리세팅은 배제되지 않으면서 완전히 실용화 될 수 있다.

Claims

디지털 통신 시스템에서 1회의 특정 사용을 위해 복수개의 데이터 유닛으로부터 1개의 데이터 유닛을 전송하는 방법에 있어서, 상기 데이터 유닛 중 어느것이 상기 1회의 특정 사용의 각각에 이전에 전용 되고 있고 임의의 다른 사용을 위해 아직 자유롭지 않기 때문에 사용할 수 없는 것인지를 나타내는 내용을 갖는 전자 메모리를 제공하는 단계와; 각각의 사용할 수 없는 상기 데이터 유닛이 대응하는 상기 1회의 특정 사용에 지속적으로 전용될 수 있는 때를 결정하는 단계와; 각각의 데이터 유닛이 이전에 사전 결정된 시간보다도 길게 각각의 특정 사용을 위해 지속적으로 전용되고 있는 경우에 각각의 사용할 수 없는 상기 데이터 유닛을 다른 사용을 위해 자유로운 것으로서 표시하기 위해 상기 데이터 유닛의 내용을 갱신하는 단계와; 자유 유닛을 식별하기 위해 상기 전자 메모리의 내용을 사용하여 상기 자유 유닛을 상기 1회의 특정 사용을 위해 전용하는 단계를 포함하고, 각각의 상기 1회의 특정 사용은 단일의 데이터 블록을 수신하여 저장하고 송신하는 것을 특징으로 하는 방법.
제1항에 있어서, 각각의 데이터 유닛이 전용되고 있는 1회의 특정 사용의 각각에 대해 각각의 데이터 유닛이 더 이상 요구되지 않는 때를 결정하는 단계와; 상기 각 데이터 유닛이 1회의 특정 사용의 각각에 대해 더 이상 요구되지 않는 것으로 결정되자 마자 다른 사용을 위해 사용가능한 것으로서 나타내는 단계를 더 포함하는 것을 특징으로 하는 방법.
제1항에 있어서, 특정의 사용가능한 데이터 유닛이 각 1회의 특정 사용을 위해 전용될 때, 상기 특정 데이터 유닛의 점유 상태의 정보는 상기 특정 데이터 유닛과 관계된 상기 전자 메모리의 각 위치에 저장되는 것을 특징으로 하는 방법.
제3항에 있어서, 상기 점유 상태의 정보는 데이터 유닛이 각 1회의 특정 사용을 위해 전용되는 시간에 관한 정보이고, 상기 각각의 데이터 유닛이 상기 각 특정 사용에 지속적으로 전용되는 경우를 결정하는 단계는 상기 점유 상태 정보를 주기적으로 체크함으로써 실행되는 것을 특징으로 하는 방법.
디지털 통신 시스템에서 복수개의 메모리 블록으로부터 단일 데이터 패킷을 수신, 저장 및 송신하기 위해 메모리 블록을 사용 가능하게 하는 방법에 있어서, 상기 메모리 블록들 중 어느것이 통상의 사용을 위해 현재 자유로운지를 나타내는 내용을 갖는 전자 FIFO 메모리를 제공하는 단계와; 각각의 상기 메모리 블록이 각각의 1회의 특정 사용에 전용되는 때를 결정하는 단계와; 상기 전자 FIFO 메모리 내의 메모리 블록을 식별하는 각 어드레스를 저장하는 것에 의해 각각의 메모리 블록이 이전에 사전 결정된 시간보다도 길게 각각의 1회의 특정 사용에 전용되고 있을 때 상기 메모리 블록을 통상의 사용을 위해 자유로운 것으로서 표시하기 위해 상기 메모리 블록의 내용을 갱신하는 단계와; 상기 전자 FIFO 메모리로부터 상기 각 어드레스를 출력하는 것에 의해 다른 특정 사용을 위해 각 자유 메모리 블록을 전용하는 단계를 포함하는 것을 특징으로 하는 방법.
디지털 통신 시스템에서 복수개의 데이터 유닛으로부터 데이터 패킷을 수신, 저장 및 송신하기 위해 데이터 유닛을 사용가능하게 하는 방법에 있어서, 상기 데이터 유닛 중 어느 것이 이전에 각각의 1회의 특정 사용에 전용되고 있고 임의의 다른 사용을 위해 자유롭지 않은 것인지를 나타내는 내용을 갖는 전자 메모리로서, 이 전자 메모리의 서로 다른 위치는 서로 다른 데이터 유닛과 관련되고, 상기 각각의 메모리 위치는 함께 세트되고 별도로 리세트 되는 것이 가능한 적어도 2개의 1비트 메모리 위치를 포함하는 전자 메모리를 제공하는 단계와; 특정 사용가능한 데이터 유닛이 1회의 특정 사용의 각각에 대해 전용되더라도 상기 관련된 메모리 위치의 모든 상기 1비트 위치를 세트함으로써 각각의 상기 데이터 유닛이 각각의 1회의 특정 사용에 전용되는 때를 결정하는 단계와; 사전 결정된 시간 간격으로 리세트 펄스를 주기적으로 발생하는 단계와; 상기 리세트 펄스를 단일의 상기 메모리 위치 내에서 각각의 상기 1비트 위치에 대해 순차적이지만 모든 상기 메모리 위치에서 동시에 인가하는 단계와; 관련된 모든 비트 위치가 리세트되어 있는 때 상기 데이터 유닛을 다른 사용을 위해 전용하도록 하는 단계를 포함하고, 사전 결정된 다수의 시간 간격보다도 길게 1회의 특정 사용의 각각에 전용되었던 각 데이터 유닛은 다른 특정 사용에 전용되기 위해 자유롭게 되는 것을 특징으로 하는 방법.
제1항에 있어서, 각각의 유닛은 사전 결정된 시간의 종료를 통지하기 위한 관련 회로 소자를 구비한 것을 특징으로 하는 방법.
단일 데이터 블록을 송신하는 디지털 통신 시스템에서 1회의 특정 사용을 위해 자유 송신 장치가 사용될 수 있도록 하는 복수개의 데이터 패킷 송신 장치를 관리하는 회로 장치에 있어서, 상기 복수개의 송신 장치와 각각 관계된 다수의 위치를 갖는 전자 메모리와; 상기 관련된 송신 장치가 이전에 사전 결정된 시간보다도 길게 사용될 수 있는지의 여부를 나타내는 상기 각 메모리의 위치와 관계된 표시 수단을 구비하는 것을 특징으로 하는 회로 장치.
제8항에 있어서, 각각의 상기 표시 수단은 관련된 상기 메모리 위치내에 포함되는 것을 특징으로 하는 회로 장치.
제8항에 있어서, 각각의 송신 장치는 사전 결정된 시간의 종료를 통지하기 위한 수단을 더 포함하는 것을 특징으로 하는 회로 장치.
제8항에 있어서, 상기 복수개의 데이터 패킷 송신 장치는 복수개의 메모리 블록을 가진 버퍼인 것을 특징으로 하는 회로 장치.
제11항에 있어서, 상기 각 수단은 관련된 상기 메모리 위치 내에 포함되고, 상기 버퍼는 관련된 에이지 메모리를 구비하고, 상기 버퍼의 각 메모리 블록은 상기 에이지 메모리의 1개의 메모리 위치에 할당되는 것을 특징으로 하는 회로 장치.
제12항에 있어서, 정보를 버퍼의 메모리 블록에 입력함과 동시에, 입력 시간에 대한 정보가 에이지 메모리의 관련된 메모리 위치에 입력되고, 에이지 메모리의 모든 정보는 주기적으로 체크되며, 입력이 상기 사전 결정된 시간보다도 길게 경과된 경우에 메모리 블록은 자유로운 것으로 표시되는 것을 특징으로 하는 회로 장치.
이전에 사전 결정된 시간보다도 길게 1회의 특정 사용에 전용되는 메모리 블록이 다른 특정 사용에 대한 후속 전용을 위해 사용될 수 있도록 하는 복수개의 메모리 블록을 갖는 버퍼를 관리하는 회로 장치에 있어서, 상기 복수개의 메모리 블록중 각각의 메모리 블록과 각각 결합되는 최소한 2개의 1비트 메모리 위치를 각각 포함하는 복수개의 메모리 위치를 갖는 전자 에이지 메모리를 구비하고, 상기 1비트 메모리 위치는 함께 세트되고 별도로 리세트될 수 있고, 상기 메모리 블록의 각각이 임의의 특정 사용으로 전용될 때 각 메모리 위치의 상기 1비트 메모리 위치는 세트되며, 리세트 펄스는 상기 사전 결정된 시간에 의해 결정된 간격으로 주기적으로 발생되고, 상기 리세트 펄스는 각 메모리 위치중 1비트 위치에 대해 순차적으로 동작하지만 모든 상기 메모리 위치에서 동시에 동작하며, 2개의 관련된 1비트 메모리 위치가 모두 리세트되는 메모리 블록들은 자유로운 것으로 간주되고 각각의 다른 특정 사용을 위해 전용될 수 있을 것을 특징으로 하는 회로 장치.
제8항에 있어서, 상기 회로 장치의 각각의 복수개의 데이터 패킷 송신 장치의 적어도 일부분이 2개의 회로 장치에 의해 관리되도록 제2의 동일한 회로 장치와 접속되어 있는 것을 특징으로 하는 회로 장치.
패킷화된 정보 전송 시스템 용 스위치 소자에 있어서, p 개의 입력장치와; q 개의 출력 장치와; 각각 L 비트를 포함하는 입력, 출력 및 C 개의 메모리 블록을 가진 버퍼와; 임의의 p 개의 입력 장치를 상기 버퍼의 입력에 접속하는 멀티플렉서와; 상기 버퍼의 출력을 임의의 q 개의 출력 장치에 접속하는 디멀티플렉서와; 각각 상기 버퍼의 1개의 어드레스를 포함할 수 있는 C 개의 위치를 갖는 리스트 메모리를 구비하고, 상기 버퍼의 각 메모리 블록은 동일한 어드레스를 갖는 리스트 메모리의 위치에 할당되며, 임의의 입력 장치에 도달한 각각의 패킷은 L 비트 블록으로 분할되고, 각각의 블록은 버퍼의 자유 메모리 블록에 기입되며, 버퍼의 각 메모리 블록에 대하여 메모리 블록의 어드레스는 동일한 패킷의 다음 블록이 기입되는 리스트 메모리에 기억되고, 상기 리스트 메모리의 C 개의 위치의 각각은 버퍼의 관련된 메모리 블록으로의 최종 입력이 어느 정도 전에 실행되었는지를 결정할 수 있는 정보를 기억하기 위하여 관련된 동일한 어드레스를 갖는 제2 위치를 포함하고, 상기 결정은 주기적으로 행해지며, 사전 결정된 시간 이후에 점유된 것으로 표시되는 각각의 메모리 블록은 자유로운 것으로 표시되는 특징으로 하는 스위치 소자.
제16항에 있어서, 패킷의 평균 길이를 출력하는데 필요한 기간과 동등한 시간후에 증가되는 카운터가 설치되고, 블록이 버퍼의 메모리 블록에 기입될 때 상기 카운터의 계수치는 관련된 제2 위치에 입력되며, 모든 제2 위치의 내용들은 상기 카운터의 계수치로부터 주기적으로 감산되고, 그 차이가 사전 결정된 값에 도달되어 상기 메모리 블록이 아직 자유로운 것으로 표시되지 않은 경우에 상기 버퍼의 관련된 메모리 블록은 자유로운 것으로 표시되는 것을 특징으로 하는 스위치 소자.