KR910017299A - 복수개의 유사유닛을 제어하는 방법과 그 회로 장치 및 스위치 소자 - Google Patents

복수개의 유사유닛을 제어하는 방법과 그 회로 장치 및 스위치 소자 Download PDF

Info

Publication number
KR910017299A
KR910017299A KR1019910003788A KR910003788A KR910017299A KR 910017299 A KR910017299 A KR 910017299A KR 1019910003788 A KR1019910003788 A KR 1019910003788A KR 910003788 A KR910003788 A KR 910003788A KR 910017299 A KR910017299 A KR 910017299A
Authority
KR
South Korea
Prior art keywords
memory
unit
buffer
circuit
information
Prior art date
Application number
KR1019910003788A
Other languages
English (en)
Other versions
KR100209458B1 (ko
Inventor
페이페르 보도
반니자 토마스
세사르 보조
왈 스테판
멘크 클라우스-디에테르
Original Assignee
게오르그 그라프
알카텔 엔. 브이.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Family has litigation
First worldwide family litigation filed litigation Critical https://patents.darts-ip.com/?family=25891029&utm_source=google_patent&utm_medium=platform_link&utm_campaign=public_patent_search&patent=KR910017299(A) "Global patent litigation dataset” by Darts-ip is licensed under a Creative Commons Attribution 4.0 International License.
Priority claimed from DE4007747A external-priority patent/DE4007747A1/de
Priority claimed from DE4011357A external-priority patent/DE4011357A1/de
Application filed by 게오르그 그라프, 알카텔 엔. 브이. filed Critical 게오르그 그라프
Publication of KR910017299A publication Critical patent/KR910017299A/ko
Application granted granted Critical
Publication of KR100209458B1 publication Critical patent/KR100209458B1/ko

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L12/00—Data switching networks
    • H04L12/54—Store-and-forward switching systems 
    • H04L12/56—Packet switching systems
    • H04L12/5601—Transfer mode dependent, e.g. ATM
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L49/00—Packet switching elements
    • H04L49/10—Packet switching elements characterised by the switching fabric construction
    • H04L49/104—Asynchronous transfer mode [ATM] switching fabrics
    • H04L49/105—ATM switching elements
    • H04L49/108—ATM switching elements using shared central buffer

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Data Exchanges In Wide-Area Networks (AREA)
  • Debugging And Monitoring (AREA)

Abstract

내용 없음

Description

복수의 유사유닛을 제어하는 방법과 그 회로 장치 및 스위치 소자
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명에 따른 스위치 소자의 블록도, 제2도 내지 제3도는 버피 메모리의 셀에 대한 기업 및 판독을 설명하기 위한 도면.

Claims (19)

  1. 복수의 유사 유닛으로 구성된 회로를 제어하는 것으로 요청에 의해 상기 회로로부터 자유 유닛을 이용 가능하게 제어 방법에 있어서, 미리 정해진 시간 이전 보다 더 긴 최종의 이용 가능한 기산을 갖는 각각의 유닛을 자유로운 것으로 간주하는 것을 특징으로 하는 제어 방법.
  2. 제1항에 있어서, 각각의 유닛은 해제가 다른 방법으로 시행되는 경우에도 역시 자유로운 것으로 간주되는 것을 특징으로 하는 제어방법.
  3. 제1항에 있어서, 유닛이 이용 가능으로 될때에, 점유 상태의 정보는 상기 유닛에 할당된 메모리 위치(AT, TSF)에 기억되는 것을 특징으로 하는 제어 방법.
  4. 제3항에 있어서, 점유 상태의 정보는 유닛이 이용 가능하게 된때의 정보이고, 모든 정보가 규칙적으로 체크되며, 유닛이 상기 미리 정해진 시간 이전보다 더 길게 이용가능하게된 경우에 상기 유닛이 자유로운 것으로 표시되는 것을 특징으로 하는 제어 방법.
  5. 제1항에 있어서, 유닛은 FIFO 메모리(EFF)에 상기 유닛을 식별하는 어드레스를 기억시킴으로서 자유롭게 되고, 유닛은 FIFO메모리로부터 어드레스를 출력시킴으로써 이용 가능하게 되는 것을 특징으로 하는 제어 방법.
  6. 제3항에 있어서, 유닛에 할당된 각각의 메모리 위치는 함께 세트되고 별개로 리세트될 수 있는 두개의 1비트 메모리 부를 포함하고, 관련 유닛이 이용 가능하게된때에 점유 상태에 있는 정보로서 두 비트가 세트되며, 리세트펄스는 상기 미리 정해진 시간에 의해 결정된 간격으로 주기적으로 발생되고, 리세트 펄스는 모든 메모리 위치의 두 메모리부에서 교대로 작동하며, 2개의 관련된 메모리부가 리세트되는 유닛들은 자유로운 것으로 간주하는 것을 특징으로 하는 제어 방법.
  7. 제1항에 있어서, 각각의 유닛은 미리 정한 시간의 종료를 표시하기 위한 소자를 구비한 것을 특징으로 하는 제어 방법.
  8. 복수의 유사 유닛으로 구성된 회로로부터의 자유 유닛이 요청에 의해 이용 가능하게 되도록 상기 회로를 제어하는 회로 장치에 있어서, 각각의 유닛은 그 유닛이 미리 정해진 시간 이전 보다 더 긴 최종의 이용 가능 시간을 갖는지 여부를 결정하기 위한 수단(AT,TSF)을 구비한 것을 특징으로 하는 회로 장치.
  9. 제8항에 있어서, 각각의 유닛은 메로리 위치가 할당되어 있는 것을 특징으로 하는 회로 장치.
  10. 제8항에 있어서, 각각의 유낫은 미리 정해진 시간의 종료를 표시하기 위한 소자를 구비한 것을 특징으로 하는 회로 장치.
  11. 제8항에 있어서, 복수의 유사 유닛으로 구성된 회로를 복수의 메모리 블록을 가진 버퍼(PS,SB)인 것을 특징으로 하는 회로 장치.
  12. 제11항에 있어서, 버퍼(PS)는 관련된 에이지 메모리(AT)를 구비하고 버퍼의 각 메모리 블록에는 하나의 메모리 위치가 할당되는 것을 특징으로 하는 회로 장치.
  13. 제12항에 있어서, 버퍼(PS)의 메모리 블록에 정보가 입력됨과 동시에 입력시의 정보는 에이지 메모리(AT)의 관련 메모리 위치에 입력되고, 에이지 메모리의 모든 정보는 규칙적으로 체크되며, 메모리 블록은 입력이 상기 미리정해진 시간 이전보다 더 긴 시간을 갖는 경우에 자유로운 것으로 표시되는 것을 특징으로 하는 회로 장치.
  14. 제12항에 있어서, 메모리 블록(SB)에 할당된 각각의 메모리 위치(TSF)는 함께 세트되고 별개로 리세트될 수 있는 2개의 1비트 메모리 부를 포함하고, 관련 메모리 블록에 입력될때에 점유 상태에 있는 정보로서 두 비트가 세트되며, 리시트 펄스는 상기 미리 정해진 시간에 의해 결정된 간격으로 주기적으로 발생되고, 리세트 펄스는 모든 메모리 위치의 두 개의 메모리 부에서 교대로 작동하며, 2개의 관련된 메모리부가 리세트되는 메모리 블록들은 자유로운 것으로 간주되는 것을 특징으로 하는 회로 장치.
  15. 제8항에 있어서, 복수의 유사 유닛으로 구성된 상기 회로는 멀티 프로세서 시스템인 것을 특징으로 하는 회로 장치.
  16. 제8항에 있어서, 복수의 유사 유닛으로 구성된 상기 회로는 멀티 채널 통신 시스템인 것을 특징으로 하는 회로 장치.
  17. 제8항에 있어서, 상기 회로 장치(AL1)는 복수의 유사 유닛의 적어도 일부가 두개의 회로 장치(AL1,AL2)에 의해 제어되도록 제2의 유사한 회로장치(AL2)와 연결된 것을 특징으로 하는 회로 장치.
  18. p개의 입력 유닛(IP1,……,IPP), q개의 출력 유닛(OP1,……,OPq),L개의 비트를 각각 포함할 수 있는 c개의 메모리 블록을 가진 중앙 버퍼(PS), 입력 유닛들중 어느 하나를 버퍼의 입력에 연결하기 위한 멀티 플렉서(Mx), 버퍼의 출력을 출력 유닛들 중 어느 하나에 연결하기 위한 디멀티 플렉서(Dx), 및 버퍼의 한 어드레스를 포함할 수 있는 c개의 위치를 각각 갖는 리스트 메모리(LL)를 포함하고, 버퍼의 각 메모리 블록은 동일한 어드레스를 갖는 리스트 메모리의 위치에 할당되며, 입력 유닛의 어느 하나에 도달한 각각의 셀은 L비트 블록으로 분리되고, 버퍼의 각 메모리 블록에 대하여 그 메모리 블록의 어드레스는 동일한 셀의 다음 블록이 기입되어지는 리스트 메모리에 기억되는, ATM 시스템용 스위치 소자에 있어서, 리스트 메모리(LL)의 c개의 위치 각각은 얼마나 오래전에 버퍼의 관련된 메모리 블록으로의 최종 입력이 이루어졌는지를 결정할 수 있는 정보를 기억하기 위하여 관련된 동일한 어드레스를 갖는 제2위치(AT)를 구비하고, 상기 결정은 정기적으로 행하여지며, 각각의 메모리 블록은 미리 정해진 시간이 자유로은 것으로 표시된 수에 점유된 것으로 표시되는 것을 특징으로 하는 스위치 소자.
  19. 제18항에 있어서, 각각의 시간이 평균 길이의 셀을 출력하는데 필요한 기간과 같아진 후에 증가되는 카운터(Z1)가 제공되고, 블록이 버퍼의 메모리 블록에 기입될때 상기 카운터의 계수치가 관련된 제2위치에 입력되며, 모든 제2위치의 내용들은 카운터의 계수치로부터 규칙적으로 감산되고, 버퍼의 관련된 메모리 블록은 그 차이가 소정값으로 되었을때 및 상기 메모리 블록이 아직 자유로운 것으로 표시되지 않은 경우에 자유로운 것으로 표시되는 것을 특징으로 하는 스위치 소자.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019910003788A 1990-03-12 1991-03-09 복수개의 동일한 유닛을 관리하는 방법과 회로장치 및 스위치소자 KR100209458B1 (ko)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
DE40077470 1990-03-12
DE4007747A DE4007747A1 (de) 1990-03-12 1990-03-12 Verfahren und anordnung zur speicherplatzverwaltung sowie vermittlungselement
DE40113574 1990-04-07
DE4011357A DE4011357A1 (de) 1990-04-07 1990-04-07 Suchlogik-schaltung

Publications (2)

Publication Number Publication Date
KR910017299A true KR910017299A (ko) 1991-11-05
KR100209458B1 KR100209458B1 (ko) 1999-07-15

Family

ID=25891029

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019910003788A KR100209458B1 (ko) 1990-03-12 1991-03-09 복수개의 동일한 유닛을 관리하는 방법과 회로장치 및 스위치소자

Country Status (6)

Country Link
US (1) US5535366A (ko)
EP (1) EP0447769A3 (ko)
JP (1) JP3207867B2 (ko)
KR (1) KR100209458B1 (ko)
AU (1) AU642713B2 (ko)
CA (1) CA2037878A1 (ko)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2928165B2 (ja) * 1996-08-16 1999-08-03 日本電気マイコンテクノロジー株式会社 Ａｔｍスイッチ
US5914956A (en) * 1997-02-03 1999-06-22 Williams; Joel R. Cache for improving the connection capacity of a communications switch
KR100251735B1 (ko) * 1997-12-29 2000-04-15 윤종용 에이티엠 스위치에서 저장영역 손실방지 장치 및방법
US6535519B1 (en) * 1998-08-28 2003-03-18 Lsi Logic Corporation Method and apparatus for data sharing between two different blocks in an integrated circuit
US6374331B1 (en) * 1998-12-30 2002-04-16 Hewlett-Packard Company Distributed directory cache coherence multi-processor computer architecture
US20030072451A1 (en) * 2001-10-16 2003-04-17 Pimentel Roberto J. Method and apparatus for securely transferring wireless data
US7161948B2 (en) * 2002-03-15 2007-01-09 Broadcom Corporation High speed protocol for interconnecting modular network devices
US7499452B2 (en) * 2004-12-28 2009-03-03 International Business Machines Corporation Self-healing link sequence counts within a circular buffer
GB2439984A (en) * 2006-07-11 2008-01-16 Tandberg Television Asa Motion estimation using 2D correlation in the transform domain
JP4832278B2 (ja) * 2006-12-26 2011-12-07 富士通株式会社 フレーム転送方法及び装置

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3647979A (en) * 1970-01-13 1972-03-07 Bell Telephone Labor Inc Program store error detection arrangements for switching systems
US4530054A (en) * 1982-03-03 1985-07-16 Sperry Corporation Processor-addressable timestamp for indicating oldest written-to cache entry not copied back to bulk memory
US4630259A (en) * 1984-11-14 1986-12-16 At&T Bell Laboratories Lockup detection and recovery in a packet switching network
DE3643767A1 (de) * 1986-12-20 1988-07-07 Standard Elektrik Lorenz Ag Speichervermittlungsstelle und verfahren zu deren betrieb
US4845710A (en) * 1986-12-23 1989-07-04 Oki Electric Industry Co., Ltd. Dynamic buffer supervising system for a data link access protocol control
JP2667868B2 (ja) * 1988-04-06 1997-10-27 株式会社日立製作所 セル・スイッチング・システム
DE68919856T2 (de) * 1989-08-09 1995-05-18 Alcatel Nv Nachrichtenvermittlungselement zur übertragung von zellen unterteilt in teilzellen.
JP2907886B2 (ja) * 1989-09-14 1999-06-21 株式会社日立製作所 スイッチングシステム
DE4008078A1 (de) * 1990-03-14 1991-09-19 Standard Elektrik Lorenz Ag Kopierfaehige atm-vermittlungsstelle
ATE127988T1 (de) * 1990-03-23 1995-09-15 Siemens Ag Verfahren zum einrichten von virtuellen verbindungen in nach einem asynchronen transfermodus arbeitenden vermittlungseinrichtungen.
US5130984A (en) * 1990-12-18 1992-07-14 Bell Communications Research, Inc. Large fault tolerant packet switch particularly suited for asynchronous transfer mode (ATM) communication
US5168492A (en) * 1991-04-11 1992-12-01 Northern Telecom Limited Rotating-access ATM-STM packet switch

Also Published As

Publication number Publication date
EP0447769A3 (en) 1994-12-21
JP3207867B2 (ja) 2001-09-10
KR100209458B1 (ko) 1999-07-15
AU642713B2 (en) 1993-10-28
JPH04220837A (ja) 1992-08-11
AU7260491A (en) 1991-12-05
US5535366A (en) 1996-07-09
CA2037878A1 (en) 1991-09-13
EP0447769A2 (de) 1991-09-25

Similar Documents

Publication Publication Date Title
ES2077745T3 (es) Sistema de memorizacion temporal de informacion que comprende una memoria tampon que registra datos estructurados en bloques de datos de longitud fija o variable.
KR890003168A (ko) 개량된 버퍼 메모리를 가진 하이브리드형 시간 멀티플렉스 스위칭 시스템
KR910017299A (ko) 복수개의 유사유닛을 제어하는 방법과 그 회로 장치 및 스위치 소자
KR910013798A (ko) Atm 교환기에서 셀의 순번을 올바르게 재기억하기 위한 방법 및 그 출력 유니트
KR890011250A (ko) 팩킷 스위칭 설비
KR880700566A (ko) 패킷 스위치식 다중포오트 메모리 n×m스위치 노오드 및 처리방법
US4612636A (en) Multiple channel depacketizer
KR880009521A (ko) 디지탈 메모리 시스템
KR890010727A (ko) 그래픽스 시스템
KR900008516A (ko) 버퍼 기억장치
KR900005837A (ko) 다중 데이타 송신을 사용하는 원격 감시 및 제어시스템의 터미날 유니트용 데이타 세팅시스템
KR960025076A (ko) 발견적 버스 억세스 중재기
KR960003183A (ko) 가상 회로의 우선 순위 제어 방법 및 그 장치
KR970009052A (ko) 스위칭 장치
KR870003431A (ko) 데이타 처리장치
JP2000244576A5 (ko)
KR960019313A (ko) 반도체 메모리 장치
KR910006852A (ko) 메모리 제어 시스템 및 방법
US3906209A (en) Wrong addressing detector
KR960002027A (ko) 데이타 처리 장치
KR910008997A (ko) 비동기 시분할 다중 전송 채널상의 가상 회로의 처리량을 평가 및/또는 조절하기 위한 장치
SU1481777A1 (ru) Устройство дл адресации блоков пам ти
SU1211738A1 (ru) Устройство дл распределени оперативной пам ти
CS266437B1 (cs) Zapojení pro přenos dat v systémech s náhodnými požadavky na přenos
SU734688A1 (ru) Устройство дл приоритетного обслуживани сообщений

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee