JP2012514788A - パターン認識プロセッサのためのバス - Google Patents

Abstract

開示されているのは次のような方法およびシステムである。パターン認識プロセッサ（１４）、そのパターン認識プロセッサ（１４）にパターン認識バス（９６）を介して接続される中央処理装置（ＣＰＵ）（２０）、およびＣＰＵ（２０）にメモリバス（９８）を介して接続されるメモリ（１００）を有するシステム（９４）である。幾つかの実施形態において、パターン認識バス（９６）およびメモリバス（９８）は、それぞれパターン認識プロセッサ（１４）およびメモリ（１００）に対するほぼ同数の接続を形成する。

Description

本発明の実施形態は、概して、電子装置、およびより詳細には、ある実施形態において、パターン認識プロセッサのためのバスに関する。

コンピューティングの分野においては、パターン認識タスクは、ますます性能が試される。大量のデータさえコンピュータ間で伝送され、ユーザが識別を望むパターンの数は増加している。例えば、スパムもしくはマルウェアは、しばしば、データストリームにおけるパターン（例えば、特定の句もしくはコードの一部）を検索することによって検出される。新規の変異形を検索するために新規のパターンが実施される可能性があるため、パターンの数は、スパムおよびマルウェアの多様性によって増加する。これらのパターンの各々に対してデータストリームを検索することは、コンピューティングボトルネック（障害）を形成する可能性がある。しばしば、データストリームが受信されると、一つずつ、各パターンが検索される。システムの手前での遅延は、パターン数に伴うデータストリームの増加の次の部分を検索する状態にある。したがって、パターン認識は、データの受信を遅延させる可能性がある。

データストリームでは、パターン認識のために特別に設計された例えばチップであるハードウェアを用いて、大量のパターンが速く検索される。しかしながら、このハードウェアの実装は、専用のパターン認識ハードウェアと中央処理装置（ＣＰＵ）との間で広く受け入れられる通信プロトコルの欠如のために、複雑になっている。システム設計者は、新しい通信プロトコルを習得するために有限の能力しか持っていない。コンピュータ設計の分野において、たとえ一つの通信プロトコルに対する精通するのさえ、何ヶ月ものあるいは何年もの作業がかかる可能性がある。パターン認識ハードウェアと通信するための新しいプロトコルを用いることは、そのハードウェアを実装するコストを押し上げる可能性がある。

データストリームを検索するシステムの一実施例を示す。 図１のシステムにおけるパターン認識プロセッサの一実施例を示す。 図２のパターン認識プロセッサにおける検索タームセルの一実施例を示す。 単一の文字に対してデータストリームを検索する、図３の検索タームセルを示す。 単一の文字に対してデータストリームを検索する、図３の検索タームセルを示す。 一語に対してデータストリームを検索する幾つかの検索タームセルを含む認識モジュールを示す。 一語に対してデータストリームを検索する幾つかの検索タームセルを含む認識モジュールを示す。 一語に対してデータストリームを検索する幾つかの検索タームセルを含む認識モジュールを示す。 二語に対してパラレルにデータストリームを検索するように構成された認識モジュールを示す。 同一の接頭辞を有する複数語を特定する検索基準（ｓｅａｒｃｈ ｃｒｉｔｅｒｉｏｎ）に従って検索する認識モジュールを示す。 同一の接頭辞を有する複数語を特定する検索基準に従って検索する認識モジュールを示す。 同一の接頭辞を有する複数語を特定する検索基準に従って検索する認識モジュールを示す。 本技術の実施形態による、同様のまたは同一のパターン認識バスおよびメモリバスを有するシステムの具体例を示す。 本技術の実施形態による、図１３のパターン認識バスの具体例を示す。 本技術の実施形態による、バスの一部を通して、様々なタイプの信号を送信するための処理の具体例を示す。

図１は、データストリーム１２を検索するシステム１０の一実施例を示す。システム１０は、検索基準（ｓｅａｒｃｈ ｃｒｉｔｅｒｉａ）１６に従ってデータストリーム１２を検索するパターン認識プロセッサ１４を含んでもよい。

各検索基準は、一つ以上の対象表現、すなわちパターンを特定してもよい。“対象表現”という用語は、パターン認識プロセッサ１４が検索するためのデータ配列（シーケンス）のことを称する。対象表現の例は、ある単語を綴る文字配列、遺伝子を特定する遺伝子塩基対配列、画像の一部を形成する画像ファイルもしくはビデオファイルにおけるビット配列、プログラムの一部を形成する実行可能ファイルにおけるビット配列、または、歌もしくは話された言葉の一部を形成するオーディオファイルにおけるビット配列を含む。

検索基準は、一つ以上の対象表現を特定してもよい。例えば、検索基準は、文字列“ｃｌ”で始まる全５文字の単語、文字列“ｃｌ”で始まるあらゆる単語、３回以上“ｃｌｏｕｄ”という単語を含む段落などを特定してもよい。対照表現のうちで生じうる組の数は、任意の大きさであり、例えば、データストリームが存在することが可能であるデータの順列が存在するのと同一数の対象表現が存在する可能性がある。検索基準は、種々のフォーマットで表現されてもよく、そのフォーマットは、正規表現として、各対象表現を必ずしも記載することなく、対象表現の組を簡潔に特定するプログラミング言語を含む。

各検索基準は、一つ以上の検索タームから構成されてもよい。したがって、検索基準の各対象表現は一つ以上の検索タームを含み、幾つかの対象表現は、共通の検索タームを使用してもよい。本明細書で使用されるように、“検索ターム”という用語は、単一の検索周期の間に検索されるデータの配列のことを称する。データの配列は、バイナリフォーマットもしくは、例えば、１０進法、ＡＳＣＩＩなどの他のフォーマットにおける複数ビットのデータを含んでもよい。配列は、単一のディジットもしくは複数のディジット（例えば幾つかのバイナリディジット）でデータをエンコードしてもよい。例えば、パターン認識プロセッサ１４は、一度に一文字をテキストデータストリーム１２から検索し、検索タームは、例えば、文字“ａ”、文字“ａ”か“ｅ”のいずれか、または、全ての単一文字の組を特定するワイルドカード検索タームなど、単一文字の組を特定してもよい。

検索タームは、文字（もしくは、データストリームによって表現される情報の他の書記素、すなわち基本単位、例えば、音符、遺伝子塩基対、１０進法のディジット、サブピクセル）を特定するビット数よりも小さいか、または大きくてもよい。例えば、検索タームは８ビットであり、単一文字は１６ビットであり、この場合には、二つの連続した検索タームは単一文字を特定してもよい。

検索基準１６は、コンパイラ１８によってパターン認識プロセッサ１４のためにフォーマットされてもよい。フォーマットするステップは、検索基準から検索タームを分解するステップを含んでもよい。例えば、データストリーム１２によって表現された書記素が検索タームよりも大きい場合、コンパイラは単一の書記素を検索するために、複数の検索タームへと検索基準を分解してもよい。同様に、データストリーム１２によって表現された書記素が検索タームよりも小さい場合、コンパイラ１８は、各個別の書記素に対して、使用されていないビットを伴う単一の検索タームを提供してもよい。コンパイラ１８は、パターン認識プロセッサ１４によって本来サポートされていない種々の正規表現演算子をサポートするために、検索基準１６をフォーマットしてもよい。

パターン認識プロセッサ１４は、データストリーム１２から各新規タームを評価することによって、データストリーム１２を検索してもよい。本明細書における“ターム”という用語は、検索タームに一致しうるデータ量のことを称する。検索周期の間、パターン認識プロセッサ１４は、現在提示されているタームが検索基準において現在の検索タームに一致するかどうかを決定してもよい。タームが検索タームと一致する場合には、評価は“進行”し、すなわち、次のタームが検索基準における次の検索タームと比較される。そのタームが一致しない場合には、次のタームは、検索基準における第一のタームと比較され、それによって検索をリセットする。

各検索基準は、パターン認識プロセッサ１４における異なる有限ステートマシンへとコンパイルされてもよい。有限ステートマシンは、パラレルに（並行して）実行してもよく、検索基準１６に従ってデータストリーム１２を検索する。有限ステートマシンは、先行する検索タームがデータストリーム１２によって一致する場合に検索基準における連続する各検索タームへと進んでもよい。または、検索タームが一致しない場合には、有限ステートマシンは検索基準における第一の検索タームの検索を開始してもよい。

パターン認識プロセッサ１４は、幾つかの検索基準に従って各新規タームを評価し、ほぼ同時に、例えば、単一のデバイス周期の間に其々の検索タームを評価してもよい。パラレルな有限ステートマシンは、ほぼ同時にデータストリーム１２からタームを各々受信し、パラレルな有限ステートマシンの各々は、そのタームが、パラレルな有限ステートマシンを検索基準における次の検索タームへと進めるかどうかを決定してもよい。パラレルな有限ステートマシンは、比較的多数の検索基準（例えば、１００以上、１０００以上、もしくは１００００以上）に従って、タームを評価してもよい。それらはパラレルに動作するため、データストリームを遅延させることなく、比較的高いバンド幅を有するデータストリーム１２（例えば、６４ＭＢ毎秒もしくは１２８ＭＢ毎秒より大きいかほぼ同一のデータストリーム１２）に対して検索基準を適用してもよい。幾つかの実施形態においては、検索周期の継続期間は、検索基準の数によって増減しないため、検索基準の数はパターン認識プロセッサ１４の性能にあまり影響を与えることはない。

検索基準が満足されるとき（すなわち、最後の検索タームに進行してそれが一致した後）、パターン認識プロセッサ１４は、中央処理装置（ＣＰＵ）２０などの処理装置に対して基準を満足したことを報告してもよい。中央処理装置２０は、パターン認識プロセッサ１４およびシステム１０の他の部分を制御してもよい。

システム１０は、データのストリームを検索する種々のシステムもしくはデバイスのうちのいずれであってもよい。例えば、システム１０は、データストリーム１２を監視するデスクトップ、ラップトップ、ハンドヘルドもしくは他のタイプのコンピュータであってもよい。システム１０は、ルータ、サーバ、もしくはクライアント（例えば、前述されたタイプのコンピュータのうちの一つ）などのネットワークノードであってもよい。システム１０は、コピー機、スキャナ、プリンタ、ゲーム機、テレビ、セットトップビデオ分配もしくは録画システム、ケーブルボックス、パーソナルデジタルメディアプレイヤー、工場自動化システム、自動車用コンピュータシステムもしくは医療デバイスなどの他の種類の何らかの電子装置であってもよい。（これらの種々のシステムの実施例を記述するために使用される用語は、本明細書で使用される他の多くの用語と同様に、幾つかの指示対象を共有し、それ自体は、列挙された他の項目によって、範囲を狭めて構成されるべきではない。）

データストリーム１２は、ユーザもしくは他の存在が検索を望む可能性のある、種々のタイプの一つ以上のデータストリームであってもよい。例えば、データストリーム１２は、インターネットを介して受信されたパケット、または、携帯電話ネットワークを介して受信された音声もしくはデータなど、ネットワークを介して受信されたデータのストリームであってもよい。データストリーム１２は、画像センサ、温度センサ、加速度計などもしくはその組み合わせなど、システム１０と連通するセンサから受信されたデータであってもよい。データストリーム１２は、シリアルデータストリームとしてシステム１０によって受信され、データは、時間的、語彙的、もしくは意味的に意義のある順序など、意味のある順序で受信される。代わりに、データストリーム１２は、パラレルにもしくはバラバラの順序で受信され、その後、例えば、インターネットを介して受信されたパケットを順序づけることによって、シリアルデータストリームへと変換される。幾つかの実施形態においては、データストリーム１２は、タームをシリアルに提示してもよいが、各タームを表すビットはパラレルに受信されてもよい。データストリーム１２は、システム１０に対して外部ソースから受信されてもよいか、または、メモリデバイスにインテロゲート（伝送）し、格納されたデータからデータストリーム１２を形成することによって形成されてもよい。

データストリーム１２におけるデータのタイプに依存して、異なるタイプの検索基準が設計者によって選択されてもよい。例えば、検索基準１６は、ウイルス定義ファイルであってもよい。ウイルスもしくは他のマルウェアは特徴づけられ、マルウェアの態様は、データストリーム１２がマルウェアを伝送しうるかどうかを示す検索基準を形成するために使用されてもよい。結果として生じる検索基準はサーバに格納され、クライアントシステムのオペレータはシステム１０へと検索基準をダウンロードするサービスに登録してもよい。検索基準１６は、異なるタイプのマルウェアが現れたとき、サーバから定期的にアップデートされてもよい。検索基準は、ネットワークを介して受信される可能性のある望ましくないコンテンツ（例えば、（スパムとしてよく知られている）迷惑電子メールもしくはユーザが望まない他のコンテンツ）を特定するために使用されてもよい。

データストリーム１２はシステム１０によって受信されたデータに対して関心を持って、第三者によって検索されてもよい。例えば、データストリーム１２は、著作物において生じる文字列、音声配列、ビデオ配列に関して監視されてもよい。データストリーム１２は、強制捜査もしくは民事手続きに関係する発話、もしくは使用者にとって関心のある発話に対して監視されてもよい。

検索基準１６は、例えば、ＣＰＵ２０もしくはパターン認識プロセッサ１４によってアドレス可能なメモリにおいて、翻訳が可能であるデータストリーム１２におけるパターンを含んでもよい。例えば、検索基準１６は、対応するスペイン語がメモリに格納された英単語を各々特定してもよい。別の実施例においては、検索基準１６は、例えば、デコードされたバージョンのデータストリーム１２が使用可能であるＭＰ３、ＭＰＥＧ４、ＦＬＡＣ、Ｏｇｇ Ｖｏｒｂｉｓなど、エンコードされたバージョンのデータストリーム１２を特定してもよいし、その逆を特定してもよい。

パターン認識プロセッサ１４は、ＣＰＵ２０と共に（単一のデバイスなどの）単一の構成部分に統合されたハードウェア装置であってもよいし、別個の構成部分として形成されてもよい。例えば、パターン認識プロセッサ１４は別個の集積回路であってもよい。パターン認識プロセッサ１４は、“コプロセッサ”もしくは“パターン認識コプロセッサ”と称されてもよい。

図２は、パターン認識プロセッサ１４の一実施例を示す。パターン認識プロセッサ１４は、認識モジュール２２および集約モジュール２４を含んでもよい。認識モジュール２２は、受信されたタームを検索タームと比較するように構成され、認識モジュール２２および集約モジュール２４の双方は、検索タームとタームが一致することが検索基準を満足するかどうかを決定するように協力してもよい。

認識モジュール２２は、行デコーダ２８および複数のフィーチャセル３０を含んでもよい。各フィーチャセル３０は検索タームを特定し、フィーチャセル３０のグループは、検索基準を形成するパラレルな有限ステートマシンを形成してもよい。フィーチャセル３０のコンポーネントは、検索タームアレイ３２、検出アレイ３４およびアクティブ化ルーティングマトリクス３６を形成してもよい。検索タームアレイ３２は複数の入力導体３７を含み、入力導体３７の各々は、行デコーダ２８と連通する各フィーチャセル３０を配置してもよい。

行デコーダ２８は、データストリーム１２のコンテンツに基づいて、複数の入力導体３７中の特定の導体を選択してもよい。例えば、行デコーダ２８は、１タームを表現する可能性がある受信されたバイトの値に基づいて、２５６行のうちの１つをアクティブ化する１バイトから２５６への行デコーダであってもよい。００００００００の１バイトタームは、複数の入力導体３７のうち最も上の行に対応し、１１１１１１１１の１バイトタームは、複数の入力導体３７のうちの最も下の行に対応してもよい。したがって、異なる入力導体３７は、どのタームがデータストリーム１２から受信されるかに依存して選択されてもよい。異なるタームが受信されると、行デコーダ２８は、前のタームに対応する行を非アクティブ化し、新規タームに対応する行をアクティブ化してもよい。

検出アレイ３４は、検索基準を完全にもしくは部分的に満足することを示す信号を集約モジュール２４に対して出力する検出バス３８に結合してもよい。アクティブ化ルーティングマトリクス３６は、一致した検索基準における検索ターム数に基づいて、フィーチャセル３０を選択的にアクティブ化する、ならびに非アクティブ化してもよい。

集約モジュール２４は、ラッチマトリクス４０、集約ルーティングマトリクス４２、閾値論理マトリクス４４、論理積マトリクス４６、論理和マトリクス４８および初期化ルーティングマトリクス５０を含んでもよい。

ラッチマトリクス４０は、ある検索基準の一部を実施してもよい。例えば、幾つかの正規表現などの幾つかの検索基準は、最初に一致もしくは複数の一致が発生したときのみ考慮する。ラッチマトリクス４０は、一致が生じたかどうかを記録するラッチを含んでもよい。検索基準が満足されたとき、もしくはそれ以上満足されないと判定された、すなわち、その検索基準が満足されるより前に前の検索タームを再度マッチングさせる必要があるとき、ラッチは初期化の間にクリアされ、動作中に定期的に再初期化されてもよい。

集約ルーティングマトリクス４２は、アクティブ化ルーティングマトリクス３６と類似した機能を果たしてもよい。集約ルーティングマトリクス４２は、検出バス３８における一致を示す信号を受信し、閾値論理マトリクス４４に接続する異なるグループ論理ライン５３へと信号を送信してもよい。集約ルーティングマトリクス４２は、検索基準が満足された、もしくはこれ以上満足されないと判定されたとき、検出アレイ３４の一部をリセットするために、検出アレイ３４へと初期化ルーティングマトリクス５０の出力を送信してもよい。

閾値論理マトリクス４４は、例えば、数を数える（カウントアップする）、または数を逆に数える（カウントダウンする）ように構成された３２ビットカウンタなどの、複数のカウンタを含んでもよい。閾値論理マトリクス４４は、初期カウントでロードされ、認識モジュールによって信号通知された一致時のカウント値から、カウントアップもしくはカウントダウンしてもよい。例えば、閾値論理マトリクス４４は、ある長さの文字列の単語が現れた数を数えてもよい。

閾値論理マトリクス４４の出力は、論理積マトリクス４６に対する入力であってもよい。論理積マトリクス４６は、“積”の結果（例えば、ブール論理における“ＡＮＤ”関数）を選択的に生成してもよい。論理積マトリクス４６は、正方行列として実施され、出力積の数は、閾値論理マトリクス４４からの入力ラインの数と同一であるか、または、論理積マトリクス４６は、出力とは異なる数の入力を有してもよい。結果として生じる積の値は、論理和マトリクス４８に対する出力であってもよい。

論理和マトリクス４８は、和（例えば、ブール論理における“ＯＲ”関数）を選択的に生成してもよい。論理和マトリクス４８もまた、正方行列として実施されるか、または、論理和マトリクス４８は、出力とは異なる数の入力を有してもよい。入力は論理積であるため、論理和マトリクス４８の出力は、論理的な積和（例えば、ブール論理での積和（ＳＯＰ）形）であってもよい。論理和マトリクス４８の出力は、初期化ルーティングマトリクス５０によって受信されてもよい。

初期化ルーティングマトリクス５０は、集約ルーティングマトリクス４２を介して、検出アレイ３４および集約モジュール２４の一部をリセットしてもよい。初期化ルーティングマトリクス５０は、正方行列として実行されるか、または、初期化ルーティングマトリクス５０は、出力とは異なる数の入力を有してもよい。初期化ルーティングマトリクス５０は、論理和マトリクス４８からの信号に応じて、例えば、検索基準が満足されたとき、または、検索基準がこれ以上満足されないと判定されたとき、パターン認識プロセッサ１４の他の部分を再初期化してもよい。

集約モジュール２４は、閾値論理マトリクス４４、集約ルーティングマトリクス４２、および論理和マトリクス４８の出力を受信する出力バッファ５１を含んでもよい。集約モジュール２４の出力は、出力バッファ５１から出力バス２６上のＣＰＵ２０（図１）へと伝送されてもよい。幾つかの実施形態においては、出力マルチプレクサは、これらのコンポーネント４２、４４および４８からの信号を多重化し、基準を満足したことを示す信号、もしくは検索タームの一致を示す信号をＣＰＵ２０（図１）へと出力してもよい。他の実施形態においては、パターン認識プロセッサ１４からのリザルトは、出力マルチプレクサを介して信号を伝送することなく報告されてもよいが、このことは、本明細書で記述されたあらゆる他の特性が省略される可能性がないことを示唆するものではない。例えば、閾値論理マトリクス４４、論理積マトリクス４６、論理和マトリクス４８もしくは初期化ルーティングマトリクス５０からの信号は、出力バス２６上をパラレルにＣＰＵへと伝送されてもよい。

図３は、検索タームセル５４として本明細書で称されるコンポーネントである、検索タームアレイ３２（図２）における単一のフィーチャセル３０の一部を示す。検索タームセル５４は、出力導体５６および複数のメモリセル５８を含んでもよい。各メモリセル５８は、出力導体５６および複数の入力導体３７の中の導体の一つの両方へと結合されてもよい。入力導体３７が選択されるのに応じて、各メモリセル５８は、格納された値を示す値を出力し、出力導体５６を介してデータを出力する。幾つかの実施形態においては、複数の入力導体３７は“ワード線”と称され、出力導体５６は“データ線”と称されてもよい。

メモリセル５８は、種々のタイプのメモリセルのうちのいずれを含んでもよい。例えば、メモリセル５８は、トランジスタとキャパシタを有するダイナミックランダムアクセスメモリ（ＤＲＡＭ）セルなどの揮発性メモリであってもよい。トランジスタのソースおよびドレインは、其々、キャパシタのプレートおよび出力導体５６へと接続され、トランジスタのゲートは入力導体３７のうちの一つへと接続されてもよい。揮発性メモリの別の実施例においては、各メモリセル５８は、スタティックランダムアクセスメモリ（ＳＲＡＭ）セルを含んでもよい。ＳＲＡＭセルは、入力導体３７の一つによって制御されるアクセストランジスタによって、出力導体５６へと選択的に結合された出力を有してもよい。メモリセル５８は、相変化メモリ（例えば、オボニックデバイス）、フラッシュメモリ、シリコン・酸化物・窒化物・酸化物・シリコン（ＳＯＮＯＳ）メモリ、磁気抵抗メモリもしくは他のタイプの不揮発性メモリなどの不揮発性メモリをも含んでもよい。メモリセル５８は、フリップフロップ、例えば、論理ゲートによって形成されたメモリセルをも含んでもよい。

図４および図５は、動作における検索タームセル５４の一実施例を示す。図４は、セルの検索タームに一致しないタームを受信する検索タームセル５４を示し、図５は、セルの検索タームに一致するタームを受信する検索タームセル５４を示す。

図４によって示されるように、検索タームセル５４は、メモリセル５８にデータを格納することによって、一つ以上のタームを検索するように構成されてもよい。メモリセル５８は、例えば図３において、データストリーム１２が提示する可能性のあるタームを各々表し、各メモリセル５８は文字“ａ”で開始し、数字“９”で終了する単一の文字もしくは数字を表す。検索タームを満足するタームを表すメモリセル５８は、第一の値を格納するようにプログラムされ、検索タームを満足するタームを表していないメモリセル５８は、異なる値を格納するようにプログラムされてもよい。示された実施例においては、検索タームセル５４は、文字“ｂ”を検索するように構成される。“ｂ”を表すメモリセル５８は、１もしくは論理的なハイを格納し、“ｂ”を表していないメモリセル５８は、０、もしくは論理的なロウを格納するようにプログラムされてもよい。

データストリーム１２からのタームを検索タームと比較するために、行デコーダ２８は、受信されたタームを表すメモリセル５８に結合された入力導体３７を選択してもよい。図４においては、データストリーム１２は、小文字の“ｅ”を示す。このタームは、８ビットＡＳＣＩＩコード形式でデータストリーム１２によって示され、行デコーダ２８は、行アドレスとしてこのバイトを解釈し、導体６０に電圧を印加することによって、導体６０上に信号を出力する。

それに応じて、導体６０によって制御されるメモリセル５８は、メモリセル５８が格納するデータを示す信号を出力し、その信号は出力導体５６によって伝送されてもよい。この場合には、文字“ｅ”は、検索タームセル５４によって特定されたタームのうちの一つではないため、検索タームとは一致せず、検索タームセル５４は０値を出力し、それは一致が見つからなかったことを示している。

図５においては、データストリーム１２は、文字“ｂ”を示す。再度、行デコーダ２８はこのタームをアドレスとして解釈し、行デコーダ２８は導体６２を選択してもよい。それに応じて、文字“ｂ”を表すメモリセル５８は、格納された値を出力し、この場合には、それは１であり、一致を示している。

検索タームセル５４は一度に一つ以上のタームを検索するように構成されてもよい。複数のメモリセル５８は、１を格納するようにプログラムされ、一つ以上のタームと一致する検索タームを特定する。例えば、小文字“ａ”および大文字“Ａ”を表すメモリセル５８は、１を格納するようにプログラムされ、検索タームセル５４は、いずれかのタームを検索してもよい。別の実施例においては、検索タームセル５４は、いかなる文字が受信された場合にも一致を出力するように構成されてもよい。全メモリセル５８は、１を格納するようにプログラムされてもよく、検索タームセル５４は、検索基準におけるワイルドカードタームとして機能してもよい。

図６−図８は、例えば一単語など複数ターム検索基準に従って検索する認識モジュール２２を示す。具体的には、図６は一単語の最初の文字を検出する認識モジュール２２を示し、図７は、第二の文字の検出を示し、図８は、最後の文字の検出を示す。

図６によって示されるように、認識モジュール２２は、単語“ｂｉｇ”を検索するように構成されてもよい。３個の隣接するフィーチャセル６３、６４および６６が示される。フィーチャセル６３は、文字“ｂ”を検出するように構成される。フィーチャセル６４は、文字“ｉ”を検出するように構成される。フィーチャセル６６は、文字“ｇ”を検出し、検索基準が満足されたことを示すように構成される。

図６は、検出アレイ３４のさらなる詳細をも示す。検出アレイ３４は、各フィーチャセル６３、６４および６６における検出セル６８を含んでもよい。各検出セル６８は、上述されたタイプのメモリセルのうちの一つ（例えば、フリップフロップ）のような、メモリセル７０を含んでもよく、メモリセル７０は、フィーチャセル６３、６４もしくは６６がアクティブか非アクティブかを示す。検出セル６８は、両方の検出セルがアクティブであり、一致を示す関連付けられた検索タームセル５４から信号を受信したかどうかを示す信号を、アクティブ化ルーティングマトリクス３６へと出力するように構成されてもよい。非アクティブなフィーチャセル６３、６４および６６は、一致を無視してもよい。各検出セル６８は、メモリセル７０および出力導体５６からの入力を有する、ＡＮＤゲートを含んでもよい。ＡＮＤゲートの出力は、検出バス３８およびアクティブ化ルーティングマトリクス３６の両方へ、またはそのどちらか一方へと送信されてもよい。

今度は、アクティブ化ルーティングマトリクス３６は、検出アレイ３４におけるメモリセル７０へと書き込むことによって、フィーチャセル６３、６４および６６を選択的にアクティブ化してもよい。アクティブ化ルーティングマトリクス３６は、検索基準ならびに次にどの検索タームがデータストリーム１２において検索されるかに従って、フィーチャセル６３、６４もしくは６６をアクティブ化してもよい。

図６においては、データストリーム１２は文字“ｂ”を示す。それに応じて、各フィーチャセル６３、６４および６６は、その出力導体５６上に信号を出力し、文字“ｂ”を表す導体６２に接続されたメモリセル５８に格納された値を示す。検出セル５６は、その後、一致を示す信号を受信したかどうか、ならびに検出セル５６がアクティブかどうかを各々決定してもよい。フィーチャセル６３は文字“ｂ”を検出するように構成され、そのメモリセル７０によって示されるようにアクティブであるため、フィーチャセル６３における検出セル６８は、アクティブ化ルーティングマトリクス３６へと信号を出力して、検索基準のうちの第一の検索タームが一致したことを示す。

図７によって示されるように、第一の検索タームが一致した後、アクティブ化ルーティングマトリクス３６は、検出セル６８におけるメモリセル７０へと１を書き込むことによって、次のフィーチャセル６４をアクティブ化してもよい。次のタームが第一の検索タームを満足する場合（例えば、タームの配列“ｂｂｉｇ”が受信された場合）アクティブ化ルーティングマトリクス３６はフィーチャセル６３のアクティブ状態を維持してもよい。検索基準のうちの第一の検索タームは、データストリーム１２が検索される時間のうちの一部もしくは実質的に全期間の間、アクティブ状態に維持されてもよい。

図７においては、データストリーム１２は認識モジュール２２へ文字“ｉ”を出力する。それに応じて、各フィーチャセル６３、６４および６６は、その出力導体５６上に信号を出力し、文字“ｉ”を表す導体７２へと接続されたメモリセル５８に格納された値を示す。検出セル５６は、その後、一致を示す信号を受信したかどうか、ならびに検出セル５６がアクティブかどうかを各々決定してもよい。フィーチャセル６４は文字“ｉ”を検出するように構成され、メモリセル７０によって示されるようにアクティブであるため、フィーチャセル６４における検出セル６８は、アクティブ化ルーティングマトリクス３６へと信号を出力し、検索基準の次の検索タームが一致したことを示す。

続いて、図８に示されるように、アクティブ化ルーティングマトリクス３６はフィーチャセル６６をアクティブ化してもよい。次のタームを評価する前に、フィーチャセル６４は非アクティブ化されてもよい。フィーチャセル６４は、その検出セル６８によって非アクティブ化され、検出周期の間そのメモリセル７０をリセットするか、または、例えば、アクティブ化ルーティングマトリクス３６はフィーチャセル６４を非アクティブ化してもよい。

図８においては、データストリーム１２は行デコーダ２８へと、ターム“ｇ”を出力し、行デコーダ２８はターム“ｇ”を表す導体７４を選択する。それに応じて、各フィーチャセル６３、６４および６６は、その出力導体５６上に信号を出力し、文字“ｇ”を表す導体７４へと接続されたメモリセル５８に格納された値を示す。検出セル５６は、その後、一致を示す信号を受信したかどうか、ならびに検出セル５６がアクティブかどうかを各々決定してもよい。フィーチャセル６６は文字“ｇ”を検出するように構成され、そのメモリセル７０によって示されるようにアクティブであるため、フィーチャセル６６における検出セル６８は、アクティブ化ルーティングマトリクス３６へと信号を出力し、検索基準の最後の検索タームが一致したことを示す。

検索基準の終わりもしくは検索基準の一部は、アクティブ化ルーティングマトリクス３６もしくは検出セル６８によって識別されてもよい。これらのコンポーネント３６もしくは６８は、そのフィーチャセル６３、６４もしくは６６が検索基準の最終検索タームか検索基準のコンポーネントかを識別するかを示すメモリを含んでもよい。例えば、検索基準は、“ｃａｔｔｌｅ”という単語が二度現れる全ての文を特定し、認識モジュールは、“ｃａｔｔｌｅ”の出現回数を数える集約モジュールへと、文内の各々の“ｃａｔｔｌｅ”の出現を示す信号を出力し、検索基準が満足されたかどうかを判定する。

フィーチャセル６３、６４もしくは６６は幾つかの条件下でアクティブ化されてもよい。フィーチャセル６３、６４もしくは６６は、“常にアクティブ”であってもよく、それは、全検索の間、もしくは実質的に全ての検索の間アクティブ状態のままであることを意味する。常にアクティブなフィーチャセル６３、６４もしくは６６の一実施例は、検索基準の第一のフィーチャセル、例えば、フィーチャセル６３である。

フィーチャセル６３、６３もしくは６６は、“要求されたときアクティブ”であってもよく、それは、幾つかの先行する条件が一致したとき、例えば、検索基準における先行する検索タームが一致したときに、フィーチャセル６３、６４もしくは６６がアクティブであることを意味する。一実施例は、図６−図８におけるフィーチャセル６３によって要求されたときにアクティブであるフィーチャセル６４と、フィーチャセル６４によって要求されたときにアクティブであるフィーチャセル６６である。

フィーチャセル６３、６４もしくは６６は、“自己アクティブ化”されてもよく、それは、一度アクティブ化されればその検索タームが一致している限り、それ自身をアクティブ化することを意味する。例えば、いかなる数のディジットにでも一致した検索タームを有する自己アクティブ化されたフィーチャセルは、文字“ｘ”に到達するまで、文章“１２３４５６ｘｙ”をアクティブ化したままであってもよい。自己アクティブ化されたフィーチャセルの検索タームが一致するたび、自己アクティブ化されたフィーチャセルは検索基準における次のフィーチャセルをアクティブ化してもよい。したがって、常にアクティブなフィーチャセルは、自己アクティブ化するフィーチャセルおよび要求されたときにアクティブなフィーチャセルから形成されてもよい。自己アクティブ化フィーチャセルは、１を格納するメモリセル５８の全てにプログラムされてもよく、各ターム後に要求されたときアクティブなフィーチャセルを繰り返しアクティブ化してもよい。幾つかの実施形態においては、各フィーチャセル６３、６４および６６は、フィーチャセルが常にアクティブかどうかを識別する検出セル６８もしくはアクティブ化ルーティングマトリクス３６におけるメモリセルを含んでもよく、それによって、単一のフィーチャセルから常にアクティブなフィーチャセルを形成する。

図９は、第一の検索基準７５および第二の検索基準７６に従ってパラレルに検索するように構成された認識モジュール２２の一実施例を示す。本実施例においては、第一の検索基準７５は、単語“ｂｉｇ”を識別し、第二の検索基準７６は、単語“ｃａｂ”を識別する。データストリーム１２からの現在のタームを示す信号は、ほぼ同時に各検索基準７５および７６におけるフィーチャセルへと通信されてもよい。各入力導体３７は、検索基準７５および７６の双方へと及ぶ。結果として、幾つかの実施形態においては、検索基準７５および７６の双方は、ほぼ同時に現在のタームを評価してもよい。このことによって、検索基準の評価が加速すると考えられる。他の実施形態は、より多くの検索基準をパラレルに評価するように構成されたより多くのフィーチャセルを含んでもよい。例えば、幾つかの実施形態は、パラレルに動作する１００、５００、１０００、５０００もしくは１００００以上のフィーチャセルを含んでもよい。これらのフィーチャセルは、ほぼ同時に何百、もしくは何千もの検索基準を評価してもよい。

異なる数の検索タームを有する検索基準は、より多くのもしくはより少ないフィーチャセルを検索基準へと割り当てることによって形成されてもよい。単純な検索基準は、フィーチャセルの形式で、複雑な検索基準よりも、より少ないリソースを消費してもよい。このことによって、ほぼ同一の多数のコアを有し、複雑な検索基準を評価するように全て構成されたプロセッサと比較して、パターン認識プロセッサ１４（図２）のコストを低減すると考えられる。

図１０−図１２は、アクティブ化ルーティングマトリクス３６のより複雑な検索基準とフィーチャの一実施例の双方を示す。アクティブ化ルーティングマトリクス３６は、複数のアクティブ化ルーティングセル７８を含んでもよく、アクティブ化ルーティングセル７８のグループは、各フィーチャセル６３、６４、６６、８０、８２、８４および８６に関連付けられてもよい。例えば、各フィーチャセルは、５、１０、２０、５０個のもしくはそれ以上のアクティブ化ルーティングセル７８を含んでもよい。アクティブ化ルーティングセル７８は、先行する検索タームが一致するとき、検索基準における次の検索タームへとアクティブ化信号を送信するように構成されてもよい。アクティブ化ルーティングセル７８は、同一のフィーチャセル内の隣接するフィーチャセルもしくは他のアクティブ化ルーティングセル７８へとアクティブ化信号を送信するように構成されてもよい。アクティブ化ルーティングセル７８は、どのフィーチャセルが検索基準における次の検索タームに対応するかを示すメモリを含んでもよい。

図１０−図１２に示されるように、認識モジュール２２は、単一の単語を特定する基準よりも複雑な検索基準に従って検索するように構成されてもよい。例えば、認識モジュール２２は、接頭辞８８で開始し、２つの接尾辞９０もしくは９２のうちの一つで終了する単語を検索するように構成されてもよい。示された検索基準は、文字“ｃ”および“ｌ”の配列で開始し、文字配列“ａｐ”もしくは文字配列“ｏｕｄ”のいずれかで終了する単語を特定する。これは、複数の対象表現、例えば、単語“ｃｌａｐ”もしくは単語“ｃｌｏｕｄ”を特定する検索基準の一実施例である。

図１０においては、データストリーム１２は、認識モジュール２２に対して文字“ｃ”を示し、フィーチャセル６３は両方アクティブであり、一致を検出する。それに応じて、アクティブ化ルーティングマトリクス３６は、次のフィーチャセル６４をアクティブ化してもよい。アクティブ化ルーティングマトリクス３６は、フィーチャセル６３が検索基準における第一の検索タームであるとき、フィーチャセル６３のアクティブ状態を維持してもよい。

図１１においては、データストリーム１２は、文字“ｌ”を示し、フィーチャセル６４は、一ｘ致を認識してアクティブである。それに応じて、アクティブ化ルーティングマトリクス３６は、第一の接尾辞９０の第一のフィーチャセル６６および第二の接尾辞９２の第一のフィーチャセル８２の双方へとアクティブ化信号を伝送してもよい。他の実施例においては、より多くの接尾辞がアクティブ化されてもよく、または、複数の接頭辞は一つ以上の接尾辞をアクティブ化してもよい。

続いて、図１２においては、データストリーム１２は、認識モジュール２２に対して文字“ｏ”を示し、第二の接尾辞９２のフィーチャセル８２は、一致を認識してアクティブである。それに応じて、アクティブ化ルーティングマトリクス３６は、第二の接尾辞９２の次のフィーチャセル８４をアクティブ化してもよい。フィーチャセル６６が非アクティブになると認められると、第一の接尾辞９０の検索は終了してもよい。図１０−図１２に示されたステップは、文字“ｕ”および“ｄ”へと継続してもよいし、または、接頭辞８８が一致する次の機会まで、検索は終了してもよい。

図１３は、パターン認識バス９６およびメモリバス９８を有するシステム９４の実施形態を示す。パターン認識バス９６およびメモリバス９８は、相互に同様または同一である。同様のバスを用いることは、設計者に対して、パターン認識バス９６を実装するときに、メモリバス９８の彼らの知識を活用することを可能にし、それによりシステム９４におけるパターン認識バス９６の実装を容易にする。もし、メモリバス９８およびパターン認識バス９６に対して同一のバスが使用されるならば、システム９４における追加の信号の必要性が起こらないようにして、これらの２つのデバイスは単一のバス上に存在するかもしれない。パターン認識バス９６について詳細に記載する前に、システム９４の他の態様が記載される。

システム９４は、ＣＰＵ２０、メモリ１００、メモリバスコントローラ１０２、およびパターン認識バスコントローラ１０４を含んでよい。メモリバスコントローラ１０２は、メモリバス９８によってメモリ１００に接続され、アドレスおよびコントロールバス１０６およびデータバス１０８の両方によってＣＰＵ２０に接続されてよい。パターン認識バスコントローラ１０４は、パターン認識バス９６によってパターン認識プロセッサ１４に接続され、アドレスおよびコントロールバス１１０およびデータバス１１２によってＣＰＵ２０に接続されてよい。パターン認識バスコントローラ１０４は、例えばＣＰＵ２０に結線されるチップなど、分離した構成部品であってよい。あるいはそれは、例えばシングルチップまたはマルチチップモジュールとして、ＣＰＵ２０と同じ構成部品に統合されてよい。同様に、メモリバスコントローラ１０２は、分離した構成部品であってよい。あるいはそれは、ＣＰＵ２０と同じ構成部品に統合されてよい。パターン認識バスコントローラ１０４およびメモリバスコントローラ１０２は、両方とも同一の構成部品に統合的に形成されてよく、あるいはそれらは分離した構成部品であってもよい。幾つかの実施形態は、メモリ１００またはメモリバスコントローラ１０２を含まなくてもよい。それらは、ここに記載されているどの他の特質もまた省略されるものではないことを示唆するものではない。

メモリ１００は、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）あるいは、例えばフラッシュ、相変化メモリ、またはハードディスクドライブである様々なタイプの不揮発性メモリのような、様々な異なるタイプのメモリを含んでよい。メモリバスコントローラ１０２は、ダブルデータレートシンクロナスＤｒａｍ（ダブルデータレート（ＤＤＲ）プロトコル、ＤＤＲ２プロトコル、ＤＤＲ３プロトコル、ＤＤＲ４プロトコル）、シンクロナスＤＲＡＭ（ＳＤＲＡＭ）プロトコル、シリアルギガビットメディアインディペンデントインタフェース（ＳＧＭＩＩ）プロトコル、インターインテグレイテッドサーキット（Ｉ２Ｃ）プロトコル、シリアルペリフェラルインタフェース（ＳＰＩ）プロトコル、パラレルバスインタフェース（ＰＢＩ）プロトコル、セキュアデジタルインタフェース（ＳＤＩ）プロトコル、パーソナルコンピュータメモリカードアソシエーション（ＰＣＭＣＩＡ）プロトコル、マネジメントデータクロック／マネジメントデータインプット／アウトプット（ＭＤＣ／ＭＤＩＯ）プロトコル、ペリフェラルコンポーネントインタフェース（ＰＣＩ）プロトコル、ＰＣＩエクスプレスプロトコル、または他の通信プロトコルのような、様々な異なる通信プロトコルのうちの一つを通して、メモリ１００と通信するように設定されてよい。

ＤＤＲプロトコルを用いた実装が、ここに詳細に記載されるが、いかなるまたは全ての通信プロトコルは、アドレス、制御、データ、およびステータス情報を通信するために必要な通信を遂行する能力を提供する。ここで言及されるように、データは、これらに限定されるものではないが、１）非常に望まれるパターン認識機能の全ての態様を定義するパターン認識プロセッサに記憶される情報、２）メモリ装置に記憶されるような通常のデータ、および３）パターンマッチ結果が検索されるパターン認識プロセッサに送信されるデータストリームを含んでよい。幾つかの通信プロトコルにおいて、物理データバスのみがあり、そのために、アドレス、制御、データ、およびステータス情報は、通信プロトコル内で準備されるスロットにおいて供給される。

パターン認識バスコントローラ１０４は、メモリバスコントローラ１０２によって使用されるのと同様のまたは同一の通信プロトコルを通じて、パターン認識プロセッサ１４と通信するように構成されてよい。例えば、パターン認識バス９６は、メモリバス９８とほぼ同数のまたは正確に同数の接続を含んでよい。パターン認識バスコントローラ１０４は、メモリバスコントローラ１０２と同様のまたはまったく同一のタイミングを有する通信プロトコルを用いてよい。例えば、パターン認識バスコントローラ１０４は、メモリバスコントローラ１０２と同じクロック信号に応答して動作してよい。あるいは、パターン認識バスコントローラ１０４は、例えばクロック信号の立ち上がりおよび立ち下がりエッジ間である、メモリバスコントローラ１０２と同じクロック部分の間でデータを送信しおよび受信してよい。パターン認識バス９６の物理的な大きさは概して、メモリバス９８のものと同様または全く同一であってよい。例えば、パターン認識プロセッサ１４およびメモリ１００に接続されるピンコネクタまたは接続パッド間の間隔は概して、同様または全く同一であってよい。

さらに、メモリ１００およびパターン認識プロセッサ１４を同じバス上に有することは、次のような長所を提供できる。すなわち、一つのバスから他のバスにデータを通すのに内在する遅延を除去できる。例えば、ＤＤＲ３メインメモリ１００およびＰＣＩバス上のパターン認識プロセッサ１４を有するコンピュータシステムにおいては、パターン認識プロセッサ１４およびメインメモリ１００間での通信にかなりの遅延が存在する。また、ダイレクトメモリアクセス（ＤＭＡ）は、単一バス上でより速くかつ容易に実装され、単一の共通のパターン認識プロセッサ１４および／またはメモリコントローラによって実行されてよい。また、無線周波数インタフェース（ＲＦＩ）問題が、同一バスによって簡単にされる。また、静電気放電（ＥＳＤ：Ｅｌｅｃｔｒｏ−Ｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ）問題が簡単にされそして減少される。また、プリント回路組立て（ＰＣＡ）が、シングルバスを用いてより低価格で生産される（例えば、より小さなＰＣＢサイズ、外部バスの外部コントローラおよび受動部品の除去、短縮される構成部品の挿入時間、縮小される電源サイズ、向上された品質等）。さらに、削減された電力使用である（例えば、追加のクロック動作および同期回路の除去による）。

図１４は、パターン認識バス９６の実施形態と、その実施形態がメモリバス９８の実施形態にどのように関連してよいかを示す実施形態の両方を示している。この例において、メモリバス９８はＤＤＲ３バスであってよく、パターン認識バス９６はメモリバス９８と或る一定の特性を共有してよい。図示されるメモリバス９６は、下記にさらに説明される出力割込み信号１１４を加えるが、メモリバス９８と同数の接続を含む。他の実施形態は、メモリバス９８と同数の接続、メモリバス９８と異なる数の接続、プラスマイナス１，２，４，６，または８本の接続内で同数の接続、または異なる信号速度およびプロトコルでの動作を含んでよい。しかし、その機能は同じのままである。アドレス、制御信号、データおよびステータス情報は、任意の選択されたスタイルのバスの既存のバスプロトコルにマッピングされる。さらに、パターン認識バス９６のそのような実施形態は、標準メモリバス９８（例えばメモリバス９８がＤＤＲ３バスであれば）の類似の派生物を含んでよく、これはパターン認識プロセッサ１４によって使用されない信号を除去したものである。そのような実施形態はまた、標準メモリバスの“スーパーセット”（上位版）であるパターン認識バスであってもよい。従って、パターン認識バス９６は、標準メモリバスの全ての信号を含み、そしてパターン認識プロセッサ１４によって使用される信号を加えている。他の実施形態は、標準メモリバスの類似の派生物および標準メモリバスの“スーパーセット”（上位版）の信号の任意の組合せを含んでよい。

パターン認識バス９６上の幾つかの信号は、メモリバス９８内の対応する信号と同様のピンに接続され、同様の機能を供給してよい。例えば、クロック信号１１６、クロックイネーブル信号１１８、リセット信号１２０、データストローブ信号１２１、およびデータマスク信号１２２は、両バス９６および９８上で同じ機能を有し、バス９６および９８の他の部分に対して同一の配置を有して良い。他の実施形態は、追加の信号またはより少ない同様の信号を含んでよい。例えば、幾つかのより古いバスプロトコルは、リセット信号をサポートしないかもしれないが、任意のそのような機能は、既存のプロトコルに拡張として加えられるようにすることができる。

パターン認識バス９６上の幾つかの信号は、メモリバス９８上のそれらの機能から異なった意味を割り当てられてよい。例えば、カラム選択信号１２４は、パターン認識プロセッサ１４によって、バスイネーブル信号として解釈されてよい。また、ロウアドレスストローブ信号１２６、カラムアドレスストローブ信号１２８，ライトイネーブル信号１３０、およびバーストチョップ信号１３２は、パターン認識プロセッサ１４によって、パターン認識バス９６上の命令デコード信号１３４として解釈される。

パターン認識バス９６上の幾つかの信号は、メモリバス９６上の同一の機能かまたは、パターン認識プロセッサ１４の動作モードに依存して異なる機能の何れかを供給してよい。例えば、アドレス信号およびブロックアドレス信号１３６は、パターン認識プロセッサ１４が第１の動作モードであるときはアドレスデータ、パターン認識プロセッサ１４が第２の動作モードであるときは命令デコード信号、パターン認識プロセッサ１４が第３の動作モードであるときはレジスタ選択信号を伝送してよい。

他の実施形態において、メモリバス９６上のデータ信号１３８は、異なる動作モードにおいて異なって解釈されてよい。データ信号１３８は、例えば設定モードである第４の動作モードであるときに、パターン認識プロセッサ１４によって、入力検索基準として解釈されてよい。その検索基準は、フィーチャセル３０（図２）の設定を含み、これは例えば、メモリセル５８（図３）に記憶される値、メモリセル７０（図６）に記憶される値であり、およびアクティブ化ルーティングマトリクス（図１０）に対する設定を含んでよい。その検索基準はまた、集約ルーティングマトリクス４２（図２）、閾値論理マトリクス４４、論理積マトリクス４６、論理和マトリクス４８、および初期化ルーティングマトリクス５０のための設定を含んでよい。パターン認識プロセッサ１４はまた、例えばデータ信号１３８を通じて検索結果を出力する検索報告モードである第５の動作モードを有してよい。例えば検索モードである第６の動作モードにおいては、パターン認識プロセッサ１４は、データ信号１３８を入力データストリーム１２（図２）として解釈してよい。

出力割込み信号１１４は、検索基準を満たすデータストリーム１２（図１）に応答して、パターン認識プロセッサ１４によって選択されてよい。ＣＰＵ２０（図１３）は、パターン認識プロセッサ１４に対して検索報告モードに入ることを指示することにより、選択された出力割込み信号１１４に応答してよい。ひとたびこのモードになると、パターン認識プロセッサ１４は、データ信号１３８を通じて、検索結果を出力してよい。検索結果は、どの検索基準が満足されたかおよびデータストリームからのどのデータがその検索基準を満足したかを指し示すデータを含んでよい。その検索結果がＣＰＵ２０によって受信された後、ＣＰＵ２０は、パターン認識プロセッサ１４に対して、検索モードに再度入るように指示してよく、ＣＰＵ２０は、データ線１３８を通じて、パターン認識プロセッサ１４に、データストリーム１２（図１）を送信する。

他の実施形態は、出力割込み信号１１４を含まなくてよい。ＣＰＵ２０は、パターン認識プロセッサ１４に定期的にポーリングすることによりパターン認識プロセッサ１４が一致を検出したか否かを決定して、パターン認識プロセッサ１４が満足された基準を検出したか否かを決定してよい。例えば、一致を指し示すデータがパターン認識プロセッサ１４内のレジスタに記憶され、ＣＰＵ２０はそのレジスタによって記憶された値を読んで、一致が検出されたか否かを決定してよい。

図１５は、バスの単一部分を通じて複数のタイプの信号を送信するプロセス１４０の実施形態を示す。信号タイプの例は、制御信号、アドレス信号、入力データ信号、出力データ信号、検索基準信号、およびクロック信号を含む。ブロック１４２によって示されるように、プロセス１４０は、パターン認識バスの一部の上で第１のタイプの信号をパターン認識プロセッサ１４に送信することで、開始してよい。幾つかの実施形態において、第１の信号は、アドレス信号、命令デコード信号、レジスタ選択信号、入力検索基準信号、出力検索基準信号、または入力データストリームであってよい。

次に、ブロック１４４に示されるように、パターン認識プロセッサ１４のモードが変更されてよい。そのモードは、ＣＰＵ２０（図１３）のような幾つかの他の構成部分によって、または基準の満足または他のイベントに応答してパターン認識プロセッサ１４（図１３）によって送られた信号によって、変更されてよい。パターン認識プロセッサ１４のモードは、パターン認識プロセッサ内のレジスタに記憶された値を変更することにより、変更されてよい。

次に、ブロック１４６として示されるように、第２のタイプの信号がパターン認識バスの一部上で送信される。第２のタイプの信号の送信は、第１のタイプの信号とは異なる上述した信号のタイプのうちの一つを送信することを含んでよい。送信の指示は、ブロック１４２によって記載されっる送信の場合と同様であり、あるいはその指示は異なってもよい。例えば、入力データストリームは、ブロック１４２によって記載される送信の間でパターン認識プロセッサ１４（図１４）に送信されてよい。そして、出力検索結果が、バスの例えばデータ信号１３８である同一の部分上で、パターン認識プロセッサ１４から送信されてよい。

異なるモードの間で、同じバス部分上で異なる信号タイプを送信することは、各信号タイプに対して分離した信号パスを有するバスに比較して、確かにパターン認識バス９６上の信号パスの数を減少させる。信号パスを共有することは、上述したようにパターン認識バス９６をメモリバス９８とより同じように作ることを確かに可能にする。それは、パターン認識プロセッサの実装を確かに簡単にする。

本発明は、様々な変形および代替形を許してよく、具体的な実施形態が図面において例を通じて示され、またここに詳細に記載されてきた。しかしながら、本発明は、記載された特にその形に限定されるものではないことを理解されたい。むしろ、本発明は、以下の添付された請求項によって定義される本発明の精神および範囲に入る全ての変形、均等物、および代替を包含するはずである。

Claims (44)

1. パターン認識プロセッサと、
   前記パターン認識プロセッサにパターン認識バスを介して結合されるプロセッシングユニット（ＰＵ）と、
   メモリバスを介して前記ＰＵに結合されるメモリであって、前記パターン認識バスおよび前記メモリバスは、それぞれ、前記パターン認識プロセッサおよび前記メモリへのほぼ同じ数の接続を形成するメモリと、
   を備えることを特徴とするシステム。
2. 請求項１に記載のシステムであって、前記パターン認識バスは、前記メモリバスよりも少なくとも一つ以上の接続を形成することを特徴とするシステム。
3. 請求項２に記載のシステムであって、前記一つ以上の接続は出力割込み信号であることを特徴とするシステム。
4. 請求項１に記載のシステムであって、前記パターン認識バスおよび前記メモリバス上の複数の対応する接続の各々は、両方のバス上で同じ各自の機能を供給することを特徴とするシステム。
5. 請求項４に記載のシステムであって、両方のバス上で同じ機能を供給する前記複数の対応する接続は、チップイネーブル信号およびクロック信号を含むことを特徴とするシステム。
6. 請求項４に記載のシステムであって、両方のバス上で同じ機能を供給する前記複数の対応する接続は、データストローブ信号およびデータマスク信号を含むことを特徴とするシステム。
7. 請求項１に記載のシステムであって、前記メモリバスは、ダブルデータレート２メモリバスであることを特徴とするシステム。
8. 請求項１に記載のシステムであって、前記パターン認識バスの一部は、前記パターン認識プロセッサの動作のモードに基づく少なくとも一つの異なる機能を供給することを特徴とするシステム。
9. 請求項８に記載のシステムであって、前記少なくとも一つの異なる機能は、アドレス、命令、およびレジスタ選択を含むことを特徴とするシステム。
10. 請求項８に記載のシステムであって、前記少なくとも一つの異なる機能は、検索基準、出力検索結果、および入力データを含むことを特徴とするシステム。
11. 請求項１に記載のシステムであって、前記パターン認識プロセッサおよびＰＵは、別々の構成部品であることを特徴とするシステム。
12. 請求項１に記載のシステムであって、前記パターン認識プロセッサは、前記ＰＵと同じ構成部品に統合されることを特徴とするシステム。
13. 請求項１０に記載のシステムであって、前記出力検索結果は、一つ以上ののどの検索基準が満足されたかおよび前記入力データからのどのデータが前記一つ以上の検索基準を満足したかを備えることを特徴とするシステム。
14. パターン認識バスの一部上で第１のタイプの信号をパターン認識プロセッサに伝送し、
    前記パターン認識プロセッサのモードを変更し、
    前記パターン認識バスの前記一部上で第２のタイプの信号を伝送する、
    ことを備えることを特徴とする方法。
15. 請求項１４に記載の方法であって、前記第１のタイプの信号を伝送することは、アドレスを伝送することを備えることを特徴とする方法。
16. 請求項１５に記載の方法であって、前記第２のタイプの信号を伝送することは、命令信号またはレジスタ選択信号のいずれかを伝送することを備えることを特徴とする方法。
17. 請求項１４に記載の方法であって、前記第１のタイプの信号を伝送することは、検索基準信号を伝送することを備え、前記パターン認識プロセッサの前記モードを変更することは、前記パターン認識プロセッサの前記モードを設定モードから変更することを備えることを特徴とする方法。
18. 請求項１７に記載の方法であって、前記第２のタイプの信号を伝送することは前記パターン認識プロセッサによって検索されるべきデータストリームを伝送することを備え、前記パターン認識プロセッサの前記モードを変更することは前記パターン認識プロセッサの前記モードを検索モードに変更することを備えることを特徴とする方法。
19. 請求項１４に記載の方法であって、前記第１のタイプの信号を伝送することは前記パターン認識プロセッサによって検索されるべきデータストリームを伝送することを備えることを特徴とする方法。
20. 請求項１９に記載の方法であって、前記パターン認識プロセッサの前記モードを変更することは、前記パターン認識プロセッサの前記モードを検索報告モードに変更することを備えることを特徴とする方法。
21. 請求項２０に記載の方法であって、前記第２のタイプの信号を伝送することは前記パターン認識プロセッサから検索結果信号を伝送することを備えることを特徴とする方法。
22. 請求項２０に記載の方法であって、前記パターン認識プロセッサの前記モードを検索報告モードに変更することは、
    検索されたデータストリームが検索基準を満足したことを検出し、
    出力割込み信号をＰＵに伝送し、
    前記ＰＵから前記検索報告モードに入るための命令を受信する、
    ことを備えることを特徴とする方法。
23. 請求項２０に記載の方法であって、前記パターン認識プロセッサの前記モードを検索報告モードに変更することは、
    検索されたデータストリームが検索基準を満足したことを検出し、
    前記検索基準が満足されたか否かを指し示す値を記憶し、
    前記値を指示している信号をＰＵに伝送し、
    前記ＰＵから前記検索報告モードに入るための命令を受信する、
    ことを備えることを特徴とする方法。
24. 請求項１４に記載の方法であって、前記パターン認識プロセッサの前記モードをイベントに応答して変更することを備えることを特徴とする方法。
25. 請求項２４に記載の方法であって、前記イベントは検索基準を満足させることを備えることを特徴とする方法。
26. パターン認識バスを超えて受信された信号の第１の部分を前記信号の第１の部分がメモリバスを超えて受信されたときにメモリによって解釈されるのと同じ方法で解釈するように設定されるパターン認識プロセッサを備える、
    ことを特徴とするシステム。
27. 請求項２６に記載のシステムであって、前記パターン認識プロセッサは、前記パターン認識バスを超えて受信された信号の第２の部分を、前記信号の第２の部分が前記メモリバスを超えて受信されたときに前記メモリによって解釈される方法と異なって解釈するように設定されることを特徴とするシステム。
28. 請求項２６に記載のシステムであって、前記パターン認識プロセッサは、前記パターン認識バスを超えて受信された信号の第３の部分を、前記パターン認識プロセッサのモードに依存して、前記信号の第３の部分が前記メモリバスを超えて受信されたときに前記メモリによって解釈されるのと同じ方法および前記信号の第３の部分が前記メモリバスを超えて受信されたときに前記メモリによって解釈される方法と異なっての両方で解釈するように設定されることを特徴とするシステム。
29. 請求項２６に記載のシステムであって、前記パターン認識プロセッサに前記パターン認識バスを介して結合されるＣＰＵを備えることを特徴とするシステム。
30. 請求項２９に記載のシステムであって、コントロールバスを介して前記ＣＰＵにおよび前記パターン認識バスを介して前記パターン認識プロセッサに結合されるパターン認識バスコントローラを備えることを特徴とするシステム。
31. 請求項３０に記載のシステムであって、前記メモリに前記メモリバスを介して結合されるメモリバスコントローラを備えることを特徴とするシステム。
32. 請求項２９に記載のシステムであって、前記パターン認識プロセッサおよび前記ＣＰＵは別々の構成部品であることを特徴とするシステム。
33. 請求項２９に記載のシステムであって、前記パターン認識プロセッサおよび前記ＣＰＵは単一の構成部品として統合されることを特徴とするシステム。
34. 請求項３１に記載のシステムであって、前記メモリバスコントローラおよび前記パターン認識バスは別々の構成部品であることを特徴とするシステム。
35. 請求項３１に記載のシステムであって、前記メモリバスコントローラおよび前記パターン認識バスコントローラは単一の構成部品として統合されることを特徴とするシステム。
36. 請求項３１に記載のシステムであって、前記パターン認識バスコントローラは前記メモリバスコントローラによって使用されるものと少なくとも類似の通信プロトコルを通して前記パターン認識プロセッサと通信することを特徴とするシステム。
37. 請求項２６に記載のシステムであって、前記パターン認識バスは前記メモリバスと概略同じ数の接続を備えることを特徴とするシステム。
38. 請求項２６に記載のシステムであって、前記パターン認識バスは前記メモリバスと概略同じ物理的大きさを備えることを特徴とするシステム。
39. パターン認識バスの一部上でパターン認識プロセッサおよびプロセッシングユニットの間で複数の異なるタイプの信号を伝送することを備え、前記複数の異なるタイプの信号の各々は前記パターン認識プロセッサの異なるモードに関連付けられることを特徴とする方法。
40. 請求項３９に記載の方法であって、前記パターン認識プロセッサは前記パターン認識バスの前記一部上で、前記パターン認識プロセッサの前記モードにおける変更に応じて異なって信号を解釈することを特徴とする方法。
41. 請求項３９に記載の方法であって、前記複数の異なるタイプの信号は３つの異なるタイプの信号を備えることを特徴とする方法。
42. 請求項３９に記載の方法であって、前記複数の異なるタイプの信号は、アドレス信号、制御信号、ステータス信号、またはそれらの組合せを備えることを特徴とする方法。
43. 請求項４２に記載の方法であって、前記複数の異なるタイプの信号はレジスタ選択信号を備えることを特徴とする方法。
44. 請求項３９に記載の方法であって、前記複数の異なるタイプの信号を伝送することは、検索モードにあるときに前記パターン認識プロセッサによって検索される予定のデータストリームを前記パターン認識プロセッサに伝送し、報告モードにあるときに前記パターン認識プロセッサから検索結果信号を伝送することを備えることを特徴とする方法。

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