SU1751771A1 - Устройство дл сопр жени двух ЭВМ - Google Patents

Abstract

Изобретение относитс  к устройствам вычислительной техники и может быть использовано в вычислительных многомашинных системах дл  сопр жени  ЭВМ. Цель изобретени  - повышение быстродействи , за счет сокращени  времени на программ- ные операции при записи и чтении информации из оперативной пам ти. Устройство содержит блок приемников, блок передатчиков , блок приемопередатчиков, счетчик адреса, блок оперативной пам ти, коммутатор , элемент сравнени , элемент задержки, блок приемников без управлени , дев ть элементов И, шесть триггеров, четыре элемента НЕ, два элемента И-НЕ, три элемента ИЛИ. Зил.

Description

&

Ј

Изобретение относитс  к устройствам вычислительной техники и может быть использовано в вычислительных многомашинных системах дл  сопр жени  ЭВМ.

Целью изобретени   вл етс  повышение быстродействи  за счет сокращени  времени на программные операции при записи и чтении информации в/из оперативной пам ти.

На фиг.1 приведена структурна  схема устройства; на фиг.2 - временные диаграммы работы элементов устройства; на фиг.З - коммутатор.

Устройство содержит блок 1 приемников без управлени  (например, типа 559ИП2), коммутатор 2, блок 3 приемопередатчиков (например, типа 559ИП1 и 559ИП2), третий элемент И 4, блок 5 оперативной пам ти (например, типа 537РУ9), элемент 6 сравнени , счетчик 7 адреса (например , серии 155ИЕ5, ИЕ7 или аналогичный ), первый триггео 8, третий элемент НЕ 9, второй элемент И-НЁ 10, второй элемент НЕ 11, первый элемент И-НЕ 12, первый элемент НЕ 13, блок 14 приемников, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 15, второй триггер 16, второй элемент И 17, четвертый элемент И 18, п тый элемент И 19, первый элемент И 20, третий, четвертый, п тый и шестой триггеры 21-24, блок 25 передатчиков (например, типа 559ИП1), элемент 26 задержки, элемент ИЛИ 27, линию 28 сигнала Вывод, линию 29 сигнала Ввод, линию 30 сигнала Запись, линию 31 сигнала Чтение, линию 32 сигнала Конец операции ЭВМ 1 группу 33 линий адреса, группу 34 линий Установка адреса, группу 35 линий Данные вх, группу 36 линий Данные вых, линию 37 сигнала ТРББ, линию 38 сигнала Запр.Б, линию 39 сигнала ТРБ.А, линию 40 сигнала Запр.А, линию 41 сигнала Конец операции ЭВМ 2,

VJ

сл ч

ч|

линию 42 сигнала Строб адр., линию 43 сигнала CS, линию 44 сигнала W/R, шину 45 данных, линию 46 сигнала Адрес 6.

На фиг.2 обозначени  позиций соответствуют номерам линий на фиг.4.

На фиг.З обозначены магистральные приемники 47, 48, элементы И 49-52, элементы ИЛИ 53, 54, элемент НЕ 55.

Работу устройства рассмотрим на примере обмена массивами информации между контроллером И23.858.383 из состава первой ЭВМ типа Электроника-60 и спецпроцессором второй ЭВМ, подключаемым к магистрали устройства. При этом группу входов 35 подключают к выходным инфор- мационным лини м контроллера И2, группу выходов 36 - к входным информационным лини м контроллера И2,-вход 32 - к выходу разр да РСОО регистра состо ни  контроллера , вход 28 - к линии Вывод данных, вход 29 - к линии Ввод данных, выходы 37 и 39 - к лини м соответственно Требование Б ВУ и Требование А ВУ контроллера И2. Группу входов 33 магистрали устройства подключают к адресным лини м, а входы 42 и 41 - к управл ющим выходам спецпроцессора ,

Входы S всех триггеров соедин ют с потенциалом Лог.1, группу входов-выходов 45 - к информационным цеп м магист- рали 26.

Линии 38 и 40 подключают к входам запросов прерывани  спецпроцессора второй ЭВМ. Информационный вход D триггера 16 соедин ют с потенциалом Лог.1(+5В через резистор 1 Ком).

После включени  питани  спецпроцессор формирует сигнал Установка, который поступает на .входы установки в ноль (R) триггеров 8, 16, 21-24 и счетчика 7 и уста- навливает их в нулевое состо ние (линии установки на фиг.1 не показаны). При этом на выходах 0 триггеров 8,16, 21-24 и группе линий D счетчика 7 установ тс  сигналы низкого уровн .

Перва  и втора  ЭВМ перед началом обмена устанавливают сигналы разрешени  прерывани , в первой ЭВМ устанавливаютс  в регистре состо ний контроллера И2 разр ды РС05 и. РС06, во второй ЭВМ устанавливаютс  разрешающие сигналы в схеме обработки прерываний.

Устройство работает в четырех режимах: запись массива информации спецпроцессором , ввод массива информации контроллером ,12. вывод массива информации контроллером 112, чтение массива информации спецпроцессором.

Запись массива информации спецпроцессором .

Спецпроцессор ЭВМ 2 устанавливает на лини х 22 магистрали адрес устройства. Адрес поступает с магистрали по шине 33 на входы блока приемников 1, использующего дл  согласовани  входных сигналов магистрали . С выходов блока приемников сигналы адреса (см, фиг.2, поз.33-45) поступают на первую группу входов элемента 6 сравнени , где сравниваютс  с группой сигналов, установленных на входах 34. При равенстве сигналов на выходе элемента 6 сравнени  формируетс  сигнал высокого уровн , который поступает на информационный вход D триггера 8. Затем с задержкой относительно адресных сигналов спецпроцессор формирует импульсный сигнал низкого уровн  по входу 42, (см. фиг.2, поз.42), при этом на выходе блока приемников 1 без управлени  по вл етс  сигнал высокого уровн , осуществл ющий установку триггера 8 в единичное состо ние, при этом на выходе Q триггера 8 по витс  потенциал высокого уровн , который, поступа  на управл ющий вход коммутатора 2, разрешит прохождение сигналов с входов 30 и 31 магистрали устройства .

На выходах коммутатора 2 наход тс  сигналы высокого уровн , которые определ ют высокие (неактивные) уровни сигналов на входах CS и W/R блока пам ти 5. На выходах элементов И 17, 20 присутствуют низкие уровни сигналов, которые определ ют низкий уровень сигнала на выходе элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 15, разрешающий прохождение информации через блок приемопередатчиков 3, при этом низкий уровень сигнала на выходе элемента НЕ 13 определ ет направление поступлени  информации от линии 45 магистрали к блоку пам ти. После окончани  сигнала по входу 42 спецпроцессор снимает сигналы адреса с входом 33 и устанавливает на входах-выходах 45 первое слово массива данных. Затем с задержкой на врем  распространени  информации с входов-выходов 45 до входов-выходов D блока 5 спецпроцессор формирует сигнал низкого уровн  на входе 30 (см. фиг.2, поз.30 при t ч). При этом на выходе 1 коммутатора 2 формируютс  импульсы сигнала низкого уровн , который, поступа  через элемент И 4, обеспечивает на входе выборки CS блока 5 пам ти сигнал- низкого уровн  (см, фиг.2, поз.43 при t ti). Кроме того, сигнал низкого уровн  с первого выхода коммутатора 2, поступа  через элемент НЕ 11 высоким уровнем на вход С триггера 16, переведет триггер 16 в единичное состо ние, при котором на выходе Q по витс  потенциал высокого уровн . Сигнал высокого уровн  с выхода элемента НЕ

11 поступит через элемент задержки 26 (имеющий At задержки At срабатывани  триггера 16) на вход элемента И-НЕ 12. При этом на выходе элемента И-НЕ 12 по витс  сигнал низкого уровн ;обеспечива  сигнал записи на входе W/R блока 5 пам ти (см. фиг.2, поз.44 при t ti) и запись первого информационного слова с магистрали 45 в блок 5 по нулевому адресу.

При исчезновении импульсного сигнала (окончание записи) на входе 30 его задний положительный фронт осуществл ет увеличение содержимого счетчика 7 на единицу, обеспечива  подготовку адреса следующей  чейки пам ти. Затем спецпроцессор поме- щает на входы-выходы 45 следующее слово массива данных и формирует второй импульсный сигнал на входе 30, т.е. запись следующего слова осуществл етс  без операции загрузки адреса, только за счет при- ращени  значени  адреса в предыдущем цикле. Процессы записи последующих информационных слов осуществл ютс  аналогичным образом.

По окончании записи информации спецпроцессор формирует импульсный сигнал низкого уровн  по входу 41 (фиг.2. поз.41 при t ts), который проходит через блок приемников и обеспечивает сигнал высокого уровн  на выходе элемента И-НЕ 10. Этот сигнал проходит через элемент И 19 и, поступа  на вход С триггера 23, устанавливает его в единичное состо ние, формиру  сигнал ТРБ, А на выходе 39 (см. фиг.2, поз.39 при t 12). Этот сигнал поступает на вход Требование А ВУ контроллера И2, активизирует линию ЗПР, и в процессор ЭВМ передаетс  адрес вектора 300, Перва  ЭВМ интерпретирует этот адрес как готовность данных от второй ЭВМ дл  ввода и переходит на подпрограмму ввода информации .

Ввод информации контроллером И2.

Контроллер И2 осуществл ет ввод ин- формации в первую ЭВМ из блока 5 пам ти следующим образом. Устанавливают на входе 29 активный низкий уровень сигнала (см. фиг,2, поз.29 при t 13). Этот сигнал формирует на выходе элемента И 52 низкий уровень сигнала, который поступает через элемент ИЛИ 54 на выход -1 коммутатора 2 (см. фиг.З). При этом на входе элемента НЕ 55 находитс  низкий уровень сигнала с выхода 0 триггера 8, так как при наличии на входе D триггера 8 низкого уровн  сигнала (неравенство адресов) первый из стробов по линии 42 (при обращении спецпроцессора к другим ВУ) переведет триггер 8 в нулевое состо ние,

Сигнал низкого уровн  с выход  1 коммутатора 2. поступа  на вход элемента И 4, обеспечит на его выходе низкий уро вень сигнала CS (см. фиг 2, поз 43 при t - t) Одновременно сигнал с выход  коммутато ра, поступа  на вход R триггера 16, переведет его в нулевое состо ние и обеспечит на выходе элемента И-НЕ 12 сигнал высокого уровн , осуществл ющий чтение информации из блока 5 пам ти по адресу последней заполненной информацией  чейки (см, фиг.2, поз.44 при t ts).

В то же врем  высокий уровень сигнала на выходе элемента НЕ 13 совместно с потенциалом высокого уровн  на выходах Q триггеров 8 и 16 обеспечит высокий уровень сигнала на выходе элемента И 20, разрешающий прохождение информации через блок передатчиков 25 в шину 36(см. фиг.2, поз,36 при t ta), и формирующий высокий уровень сигнала на выходе элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 15, запрещающий работу блока приемопередатчиков 3. Контроллер принимает информацию с шины 36 и затем снимает сигнал с входа 29. При этом задний фронт сигнала на входе -1 счетчика 7 обеспечивает уменьшение его содержимого на единицу. Считывание следующих информационных слов осуществл етс  циклической подачей сигналов по входу 29. По окончании чтени  информации при обнулении счетчика адреса на выходе элемента ИЛИ 27 формируетс  сигнал низкого уровн  (см. фиг.2, поз.46 при t 14). Этот сигнал поступает через элемент НЕ 9 и элемент И 18 на вход С триггера 21 и устанавливает его в единичное состо ние (см. фиг.2, поз.37 при t t), формиру  сигнал ТРБ.Б. При этом низкий уровень сигнала с выхода Q триггера 21, поступа  на вход R триггера 39, установит его в начальное нулевое состо ние (см. фиг,2, no3.39npnt t4). Перва  ЭВМ интерпретирует сигнал ТРБ.Б как окончание ввода информации от второй ЭВМ и переходит на подпрограмму вывода информации .

Вывод массива информации контроллером И2.

Контроллер И2 осуществл ет вывод информации из первой ЭВМ в блок 5 пам ти следующим образом: устанавливает на шине 35 первое слово массива данных и формирует на входе 28 сигнал низкого уровн  (см. фиг.2, поз.35,и28приг 15). Этот сигнал с выхода и+1 коммутатора 2, поступа  на вход элемента И 4, формирует на его выходе сигнал выборки CS (см. фиг.2, поз.43 при t ts). При этом на выходе элемента НЕ 11 формируетс  сигнал высокого уровн , который переводит триггер 16 в единичное

состо ние, при котором на выходе элемента И 17 формируетс  сигнал высокого уровн , разрешающий прохождение информации через блок приемников 14 на входы D блока 5 пам ти. Одновременнр сигнал с выхода элемента НЕ 11 поступает через элемент задержки 26 (с At задержки At срабатывани  триггера + At срабатывани  элементов И 17 и блока приемников 14) на вход элемента И-НЕ 12, формиру  на входе W/R блока 5 пам ти сигнал низкого уровн , организующий запись информации с входов D в  чейку пам ти по нулевому адресу (так как счётчик адреса находитс  в нулевом состо нии после операции ввода информации, см. фиг.2, поз.44 при t ts).

При исчезновении импульсного сигнала (окончание записи) на входе 28 его задний положительный фронт осуществл ет увеличение содержимого счетчика 7 на единицу, обеспечива  подготовку адреса следующей  чейки пам ти. Затем контроллер помещает на шину 35 следующее слово массива данных и формирует второй импульсный сигнал на входе 28, т.е. запись следующего слова осуществл етс  в  чейку, адрес которой установлен в предыдущем цикле. Процессы записи последующих информационных слов осуществл ютс  аналогичным образом ,

По окончании записи информации контроллер формирует импульсный сигнал низкого уровн  по входу 32 (см. фиг.2, поз.32 при t te). который поступает на вход элемента И-НЕ 10 и формирует на его выходе сигнал высокого уровн , который проходит через элемент И 19 и устанавливает триггер 24 в единичное состо ние, при котором на выходе 40 формируетс  сигнал высокого уровн  ЗАПР.А (см, фиг.2, поз.40 при t te), a триггер 21 возвращаетс  в исходное нулевое состо ние (см. фиг.2, поз.37 при t te).

Сигнал ЗАПР.А поступает на вход запроса прерывани  второй ЭВМ и она переходит на подпрограмму чтени  информации из блока 5 пам ти.

Чтение массива информации спецпроцессором .

Чтение информации спецпроцессором осуществл етс  следующим образом. Реализуетс  адресный цикл аналогично операции записи. Триггер 8 устанавливаетс  в единичное состо ние.

После окончани  сигнала по входу 42 спецпроцессор снимает сигналы адреса с входов 33 и устанавливает на входе 31 сигнал низкого уровн  (см. фиг.2, поз.31 при t t), при этом на выходе -1 коммутатора 2 формируетс  сигнал низкого уровн ,

который, поступа  через элемент И 4, обеспечивает на входе выборки CS блока 5 пам ти сигнал низкого уровн  (см. фиг.2, поз,43 при t t). Одновременно сигнал с выхода

коммутатора, поступа  на вход R триггера 16, переводит его в нулевое состо ние и обеспечивает на выходе элемента И-НЕ 12 сигнал высокого уровн , осуществл ющий чтение информации из блока 5 пам ти по

0 адресу последней заполненной информацией  чейки (см. фиг.2, поз.44 при t 17).

В то же врем  высокий уровень сигнала на выходе элемента НЕ 13 обеспечивает направление передачи информации через

5 блок приемопередатчиков 3 на группу линий 45 магистрали устройства, а потенциалы низкого уровн  на выходах элементов И 20 и 17 (за счет потенциалов низкого уровн  на выходах Q и Q триггеров 8 и 16) обеспе0 чивают низкий уровень сигнала на выходе элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 15, разрешающий работу блока приемопередатчиков 3.

Спецпроцессор принимает информа5 цию с магистрали второй ЭВМ и затем снимает сигнал с входа 31. При этом задний фронт сигнала на входе -1 счетчика 7 обеспечивает уменьшение его содержимого на единицу.

0 Считывание следующих информационных слов осуществл етс  циклической подачей сигналов по входу 31.

По окончании чтени  информации при нулевом адресе на выходе счетчика 7 на

5 выходе элемента ИЛИ 27 формируетс  сигнал низкого уровн  (см. фиг.2. поз,46 при t ta) Этот сигнал поступает через элемент НЕ 9 и элемент И 18 на вход С триггера 22 и устанавливает его в единичное состо ние

0 (см. фиг.2, поз 38 при t ts), формиру  сигнал ЗАПР.Б. При этом низкий уровень сигнала с выхода Q триггера 22, поступа  на вход R триггера 24, установит его в начальное нулевое состо ние (см. фиг.2, поз.40

5 при t ts). Втора  ЭВМ интерпретирует сигнал ЗАПР.Б как окончание чтени  информации от первой ЭВМ и переходит на подпрограмму записи информации в блок оперативной пам ти.

0

Claims (1)

1. Формула изобретени  Устройство дл  сопр жени  двух ЭВМ, содержащее блок приемников, блок передатчиков , блок приемопередатчиков, счет5 чик адреса, блок оперативной пам ти, коммутатор, триггер, два элемента И, два элемента И-НЕ, два элемента НЕ, причем группа информационных входов блока приемников и группа информационных выходов блока передатчиков образуют группы

   входов и выходов устройства дл  подключени  соответственно к группам информационных входов и выходов первой ЭВМ, перва  группа информационных входов-выходов блока приемопередатчиков образует группу входов-выходов устройства дл  подключени  к группе информационных входов-выходов второй ЭВМ, первый и второй информационные входы коммутатора  вл ютс  входами устройства дл  подключени  соответственно к выходам вывода и ввода первой ЭВМ, третий и четвертый информационные входы коммутатора  вл ютс  входами устройства дл  подключени  соответственно к выходам записи и чтени  второй ЭВМ, пр мой выход первого триггера соединен с управл ющим входом коммутатора , вход направлени  обмена блока приемопередатчиков - с выходом первого элемента НЕ и с первым входом первого элемента И, выход которого соединен с разрешающим входом блока передатчиков, группа информационных входов которого соединена с группой информационных выходов блока приемников, с второй группой информационных входов-выходов блока приемопередатчиков, с группой информационных входов-выходов блока оперативной пам ти, вход записи-чтени  которого соединен с выходом первого элемента И- НЕ, вход второго элемента НЕ - с первым информационным выходом коммутатора, группа адресных входов блока оперативной пам ти соединена с группой выходов счетчика адреса, разрешающий вход блока приемников - с выходом второго элемента И, первый вход которого соединен с входом первого элемента НЕ, с вторым информационным выходом коммутатора, инверсный выход первого триггера - с вторыми входами первого и второго элементов И, о т л и - чающеес  тем, что. с целью повышени  быстродействи , в устройство введены блок приемников без управлени , элемент сравнени , элемент задержки, три элемента И, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ, элемент НЕ, элемент ИЛИ и п ть триггеров, причем первый и второй управл ющие входы и группа адресных входов блока приемников без управлени  образуют входы и группу входов устройства дл  подключени  соответственно к управл ющим выходам и группе адресных выходов второй ЭВМ, группа выходов блока приемников без управлени  соединена с первой группой входов элемента сравнени , втора  группа входов которого  вл етс  группой входов устройства дл  установки адреса устройства , первый выход блока приемников без управлени  соединен с входом синхрониэации первого триггера, информационный вход которого соединен с выходом элемента сравнени , второй выход блока приемников без управлени  соединен с первым входом 5 второго элемента И-НЕ, второй вход которого соединен с выходом элемента ИЛИ и входом третьего элемента НЕ, выход которого соединен с первым входом третьего элемента И, второй вход которого соединен

   0 с третьим входом первого элемента И и с инверсным выходом второго триггера, первый выход коммутатора соединен с входом увеличени  счетчика адреса, с первым входом четвертого элемента И, выход

   5 которого соединен с входом выборки блока оперативной пам ти, третий вход второго элемента И-НЕ  вл етс  входом устройства дл  подключени  к стробирую- щему выходу первой ЭВМ, выход второго

   0 элемента И-НЕ соединен с первым входом п того элемента И, второй вход которого соединен с пр мым выходом второго триггера , с первым входом первого элемента И-НЕ, с третьим входом второго элемента

   5 И, выход которого соединен с первым входом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, второй вход которого соединен с выходом первого элемента И, а выход - с разрешающим входом блока приемопередатчиков,

   0 второй вход четвертого элемента И соединен с вторым выходом коммутатора, с входом уменьшени  счетчика адреса и с входом установки в О второго триггера, выход второго элемента НЕ соединен с

   5 входом синхронизации второго триггера и с входом элемента задержки, выход которого соединен с вторым входом первого элемента И-НЕ, выход третьего элемента И соединен с входами синхронизации третье0 го и четвертого триггеров, информационный вход последнего соединен с пр мым выходом первого триггера и с информационным входом п того триггера, вход синхронизации которого соединен с выходом п того

   5 элемента И и с входом синхронизации шестого триггера, информационный вход которого соединен с инверсным выходом первого триггера и с информационным входом третьего триггера, пр мой выход кото0 рого  вл етс  первым выходом устройства дл  подключени  к входу первого запроса прерывани  первой ЭВМ, инверсный вход третьего триггера соединен с входом установки в О п того триггера, инверсный вы5 ход которого соединен с входом установки в О четвертого триггера, инверсный выход которого соединен с входом установки в О шестого триггера, инверсный выход которого соединен с входом установки в О третьего триггера, пр мой выход п того триггера  вл етс  вторым выходом устройства дл  подключени  к входу второго запроса прерывани  первой ЭВМ, нулевые выходы четвертого и шестого триггеров  вл ютс  соответственно третьим и четвер-

   Фиг.

   тым выходами устройства дл  подключени  к входу первого и второго запросов прерывани  второй ЭВМ, группа входов элемента ИЛИ соединена с группой выходов счетчика адреса

   t, tz ts tif t$ ts Фие. г

   t

   tB