JPH0827783B2 - マルチマイクロプロセツサシステムにおけるバス制御方式 - Google Patents

Description

【発明の詳細な説明】 〔概要〕 本発明は共通バス方式をとるマルチマイクロプロセッ
サシステムにおいて、 各プロセッサが共通メモリをアクセスしようとすると
きに起るバス競合を、新たに設けたプロセッサとそのプ
ロセッサとの通信を行なうための個別共有メモリ，個別
共有バスを用いて共通メモリのアクセス率を下げ、バス
調停をインテリジェント的に行なうことにより、 処理速度，処理の効率を向上するようにしたものであ
る。

〔産業上の利用分野〕

本発明はマルチマイクロプロセッサシステムにおける
バス制御方式に係り、特に中央処理装置（CPU）にマイ
クロプロセッサを複数個用いて、共通のバスを介して共
通メモリをアクセスして多くの処理を並列に行なうマル
チマイクロプロセッサシステムにおける共通バスの制御
方式に関する。

マルチマイクロプロセッサシステムは、処理の複雑化
に伴い、メモリ，入出力装置，プロセッサ等の構成要素
の増大化，高速化が必要とされている。また、各処理間
の情報，データの交換はプロセッサの数が増すにつれて
指数的に増大することになり、各プロセッサ間の通信を
高速、かつ、簡単に行なう方法が必要とされている。

このような状況において、マルチマイクロプロセッサ
システムの構成要素を１本のシステムバスで接続しただ
けの方式、所謂共通バス方式は構成が簡単で、各プロセ
ッサ間通信の方法も簡単に行なえるため、よく用いられ
る。

しかし、この共通バス方式は各構成要素間をつなぐバ
スが１本しかないため、一度に２つの構成要素間でしか
通信できない。従って、構成要素が増大しても、処理効
率を低下させることなく、バスの使用権をどの構成要素
に渡すかの判断も効率良く行なえるバス制御方式が必要
とされる。

〔従来の技術〕

従来の共通バス方式の原理ブロック図を第３図に示
す。同図中、プロセッサ1,2及び３とメモリ４、入出力
装置（I/O）５とは夫々共通バス６を介して接続されて
おり、それら構成要素間の通信は共通バス６を介して行
なわれる。

この共通バス方式において、２つ以上の構成要素、特
にプロセッサ１〜３間同士において共通バスの使用要求
が同時に発生した際、どの構成要素に共通バス６の使用
権を与えるかのバス調停方法については、大きく分けて
３つの方式、すなわち固定順序方式，並列順序方式及び
回転順序方式に分けられる。このうち、固定順序方式は
プロセッサ１〜３間の優先順位が固定されている方式、
並列順序方式はプロセッサ１〜３は各々対等で、同時に
アクセス時のみ優先順位がつけられている方式、回転順
序方式は並列順序方式のプロセッサ同時アクセス時の優
先順位が順次変更される（回転する）方式である。

これら３方式のうち、従来の並列順序方式の一例につ
いて第４図（最終図）のブロック図と共に、更に詳細に
説明する。第４図において、プロセッサ８−1,8−２及
び８−３は各々ゲート９−1,9−２及び９−３を介して
システムバス10に共通に接続され、更にシステムバス10
を介して共通メモリ11に接続されている。

この従来の並列順序方式においては、プロセッサ８−
１〜８−３はシステムバス10の使用要求をバス・アービ
タ13−１〜13−３を通してプライオリティ・エンコーダ
とデコーダとを含む回路12へ送出する。回路12はこの要
求に従ってバス・アービタ13−１〜13−３のうち対応す
る１個のバス・アービタへ使用権を与え、使用権を与え
られたバス・アービタにより、ゲート９−１〜９−３の
うち対応する１個のゲートのみがオープンとされる。

例えば、プロセッサ８−１〜８−３のうち、最も早く
プロセッサ８−１が回路12に対して使用要求を行なった
場合は、バス・アービタ13−１に使用権が与えられるの
で、ゲート９−１のみがオープンとされる。これによ
り、プロセッサ８−１はゲート９−１、システムバス10
を夫々介して共通メモリ11をアクセスすることができ
る。

また、プロセッサ８−１〜８−３のうち、同時に２以
上のプロセッサからシステムバス10の使用要求があった
場合は、回路12内のプライオリティ・エンコーダで予め
決められた優先順位に従って、そのうちの１個のプロセ
ッサに対応して設けられたバス・アービタのみに使用権
が与えられる。

〔発明が解決しようとする問題点〕

従来のバス共通方式では、優先順位が何らかの形で固
定されており、そのプロセッサが行なっている処理には
無関係であった。従って、プロセッサの処理内容、例え
ば他のプロセッサの処理の結果待ちというような処理が
生じた場合、その処理が終了したかどうかは、共通メモ
リへのアクセスでしか判断できないため、その分システ
ムバスのアクセス率が増加し、処理効率，速度の低下を
招いていた。

また、DMA（Direct Memory Access）転送を共通メモ
リと或るプロセッサのローカルメモリとの間で行なって
いるような場合、その終了まで他のプロセッサに共通メ
モリをアクセスさせないことが必要であるが、並列順序
方式ではDMA転送の間に割り込んでアクセスされるおそ
れがあり、各プロセッサDMA転送の開始及び終了を知る
必要があった。

本発明は上記の点に鑑みて創作されたもので、共通バ
スの調停制御を、プロセッサが行なっている処理に応じ
て行なうことができるマルチマイクロプロセッサシステ
ムにおけるバス制御方式を提供することを目的とする。

〔問題点を解決するための手段〕

第１図は本発明のマルチマイクロプロセッサシステム
におけるバス制御方式の原理構成図である。同図中、15
−１〜15−ｎはｎ個（ただし、ｎは２以上の整数）のマ
イクロプロセッサで、ローカルメモリを有している。マ
イクロプロセッサ15−１〜15−ｎとそれらすべてにより
アクセス可能な共通メモリ17との間は、１本のシステム
バス18で接続されている。

マイクロプロセッサシステム15−１〜15−ｎの各々に
は、個別共有メモリ19−１〜19−ｎが1:1に対応して設
けられている。また、16は上位マイクロプロセッサで、
個別共有バス20を介して個別共有メモリ19−１〜19−ｎ
に夫々接続されると共に、マイクロプロセッサ15−１〜
15−ｎに接続され、更にゲート25を介してシステムバス
18に接続されている。上位マイクロプロセッサ16はマイ
クロプロセッサ15−１〜15−ｎが共通メモリ17をアクセ
スしたいという要求が、そのマイクロプロセッサから通
知され、その通知が競合する場合は、通知をしたマイク
ロプロセッサに対応して設けられている個別共有メモリ
から読み出したデータ内容の重要度順にマイクロプロセ
ッサによるシステムバスの使用権を設定する。

〔作用〕

マイクロプロセッサ15−１〜15−ｎのうち、例えば２
つのマイクロプロセッサ15−１と15−ｎとが共通メモリ
17をアクセスする必要が生じた場合、マイクロプロセッ
サ15−１と15−ｎがその処理内容を示すデータを、ゲー
ト21−1,21−ｎと22−1,22−ｎとを介して個別共有メモ
リ19−１と19−ｎとに供給し、これを書き込む。また、
これと同時にマイクロプロセッサ15−1,15−ｎは上位マ
イクロプロセッサ16へ、共通メモリ17をアクセスしたい
旨の通知を夫々行なう。

上記マイクロプロセッサ16はこの通知が競合するた
め、その通知を行なったマイクロプロセッサ15−１と15
−ｎに対応して設けられている個別共有メモリ19−１と
19−ｎの記憶データを個別共有バス20を介してアクセス
して読み出し、ゲート23−1,23−ｎを介して供給される
それらのデータ内容を比較して、予め設定した重要度に
応じて重要度の高い方のデータを格納している個別共有
メモリに対応する一のマイクロプロセッサに、システム
バス18の使用権を与える。これにより、マイクロプロセ
ッサ15−１に使用権を設定するときは、ゲート21−１と
24−１とが夫々オープンとされ、他方、マイクロプロセ
ッサ15−ｎに使用権を設定するときには、ゲート21−ｎ
と24−ｎとがオープンとされる。

本発明ではマイクロプロセッサ15−１〜15−ｎと上位
マイクロプロセッサ16との通信はシステムバス18とは別
個の個別共有バス20で行なえるため、マイクロプロセッ
サ15−１〜15−ｎのうちの一つのマイクロプロセッサが
システムバス18を使用中であっても、上位マイクロプロ
セッサ16とマイクロプロセッサ間での通信は行なえる。

また、システムバス18を使用中の一のマイクロプロセ
ッサ以外のマイクロプロセッサは、上位マイクロプロセ
ッサ16よりゲート24−１〜24−ｎの制御権を与えられる
までの間、システムバス18を使用中の上記の一のマイク
ロプロセッサの処理が終了していないと判断できるの
で、共通メモリ17をアクセスする必要がない。

〔実施例〕

第２図は本発明の一実施例のブロック図を示す。同図
中、第１図と同一構成部分には同一符号を付し、その説
明を省略する。第２図において、マイクロプロセッサ15
−１〜15−ｎのうちｉ番目（ｉ＝1,2,…,n）のマイクロ
プロセッサ15−ｉは、一つのプロセッサ27−ｉとローカ
ルメモリ28−ｉとからなる。同様に、上位マイクロプロ
セッサ16も一つの上位プロセッサ29とローカルメモリ30
とからなる。ローカルメモリ28−i,30には、プロセッサ
27−ｉ、上位プロセッサ29の動作制御用プログラムなど
が格納されている。

ｎ個（例えばｎ＝８）のプロセッサ27−１〜27−ｎの
うち、任意の一のプロセッサ、例えば27−１が共通メモ
リ17をアクセスする際、まずバス・アービタ32−１に指
令してゲート21−１及び22−１を開かせて、アクセス内
容のデータをゲート21−１、22−１を通して個別共有メ
モリ19−１に書き込んだ後ハードウェア割込み31により
上位プロセッサ29に通知する。上位プロセッサ29はここ
では通知の競合が無いので、バス・アービタ32−１に対
してゲート24−１の制御をプロセッサ27−１の出力によ
り行なえるようにする。これにより、プロセッサ27−１
はゲート21−１及び24−１を夫々開いて、システムバス
18を通して共通メモリ17をアクセスすることができる。

一方、上位プロセッサ29への通知が例えばプロセッサ
27−１と27−ｎとからあって競合する場合、上位プロセ
ッサ29はバス・アービタ32−１と32−ｎに命令してゲー
ト23−１と23−ｎとを開かせ、これにより上位プロセッ
サ29は個別共有バス20−１を通して入来する個別共有メ
モリ19−１よりデータを読み取り、また個別共有バス20
−ｎを通して入来する個別共有メモリ19−ｎよりデータ
を読み取る。

上位プロセッサ29はこれらのデータ内容を判断し、重
要度の高い方のデータ、例えば個別共有メモリ19−ｎの
データがプロセッサ27−１の結果待ちの処理内容であっ
た場合は、個別共有メモリ19−１のデータの方を優先
し、バス・アービタ32−１に命令してゲート24−１の制
御権をプロセッサ27−１に渡す。

ところで、各プロセッサ27−１〜27−ｎが個別共有メ
モリ19−１〜19−ｎ夫々に書き込む共有メモリ17のアク
セス内容のデータは、重要度が高い順に上げると、障害
情報、輻輳通知、緊急処理通知、上位プロセッサからの
指示に対する応答、通常処理通知、一般的な状態通知で
ある。

また、上記プロセッサ29はプロセッサ27−ｎにタスク
を指示するとき識別フラグを付けて他のプロセッサ27−
１の処理結果が必要なタスクであることを指示してい
る。これによってプロセッサ27−ｎは他のプロセッサ27
−１の処理結果が必要となった時点でその旨の要求通知
を上位プロセッサ29に対して行う。上位プロセッサ29で
は上記プロセッサ27−１と27−ｎとの通常処理通知が競
合したとき、処理結果がプロセッサ27−ｎで必要とされ
ているプロセッサ27−１の処理が重要度が高いと判断す
る。

一方、ゲート24−ｎの制御は上位プロセッサ29に委ね
られ閉じられている。その後、プロセッサ27−１はその
処理を終了すると、再びハードウェア割込み31により上
位プロセッサ29に今度は処理の終了を通知する。この通
知を受けた上位プロセッサ29は今度はバス・アービタ32
−1,32−ｎに指令して、ゲート24−１を閉じると共に、
ゲート24−ｎの制御権をプロセッサ27−ｎに渡し、プロ
セッサ27−ｎによる共通メモリ17のアクセスを可能とす
る。

ここで、前記した従来のバス制御方式では、プロセッ
サ27−ｎの処理がプロセッサ27−１の処理の結果を必要
とする場合、プロセッサ27−１の処理の終了を共通メモ
リ17に書き込んで知らせるようにしていたため、プロセ
ッサ27−ｎは処理の終了を判断するために幾度も共通メ
モリ17をアクセスする必要があり、その結果、他のプロ
セッサの共通メモリ17へのアクセスを遅延させていた。

これに対し、本実施例によれば、プロセッサ27−１の
処理が終了すると、その旨の通知が上位プロセッサ29に
対して行なわれ、それに基づいてゲート24−ｎが開かれ
るから、プロセッサ27−ｎは共通メモリ17をアクセスす
る必要がなく、プロセッサ27−ｎに対して共通メモリ17
をアクセスさせないようにすることができる。このた
め、上記の他のプロセッサの共通メモリ17へのアクセス
の遅延の問題が解決できる。

また、他のプロセッサが共通メモリ17をアクセス中に
も、上位プロセッサ29と別のプロセッサとの間で個別共
有バスにより個別に通信ができる。

なお、ゲート25は上位プロセッサ29が共通メモリ17を
アクセスする場合にのみ上位プロセッサ29により開かれ
る。

〔発明の効果〕

上述の如く、本発明によれば、共通のシステムバスの
使用を要求するマイクロプロセッサの処理内容を判断し
て重要なものから順に使用させる、インテリジェント的
なバス調停制御ができ、システムバスを使用していない
マイクロプロセッサは別個に個別共有バスを介して上位
マイクロプロセッサとの間で通信できるので、システム
バスの使用率を従来に比べ低減でき、また、システムバ
スを使用しているマイクロプロセッサの処理の終了を知
るために別のマイクロプロセッサは共通メモリをアクセ
スする必要がなく、その分システムバスのアクセス率が
低減し、処理効率，処理速度を向上することができ、し
かも共通メモリをアクセスしていない期間中、マイクロ
プロセッサは別の仕事を行なうことができる等の数々の
効果を有するものである。

【図面の簡単な説明】

第１図は本発明の原理構成図、 第２図は本発明の一実施例のブロック図、 第３図は従来方式の原理ブロック図、 第４図は従来方式の一例のブロック図である。 図において、 15−１〜15−ｎはマイクロプロセッサ、16は上位マイク
ロプロセッサ、17は共通メモリ、18はシステムバス、19
−１〜19−ｎは個別共有メモリ、20,20−１〜20−ｎは
個別共有バス、27−１〜27−ｎはプロセッサ、29は上位
プロセッサ、32−１〜32−ｎはバス・アービタである。

Claims (1)

【特許請求の範囲】
1. 【請求項１】複数個のマイクロプロセッサ（15−１〜15
   −ｎ）とそれらすべてによりアクセス可能な共通メモリ
   （17）との間が、一つのシステムバス（18）で接続され
   たマルチマイクロプロセッサシステムにおいて、 前記複数個のマイクロプロセッサ（15−１〜15−ｎ）の
   各々に対応して設けられており、該マイクロプロセッサ
   （15−１〜15−ｎ）が前記共通メモリ（17）をアクセス
   する際にその処理内容を示すデータが予め書き込まれる
   複数個の個別共有メモリ（19−１〜19−ｎ）と、 前記複数個のマイクロプロセッサ（15−１〜15−ｎ）の
   前記共通メモリ（17）に対するアクセス要求が通知さ
   れ、該通知が２以上競合する場合に、該通知をしたマイ
   クロプロセッサに対応して設けられた該個別共有メモリ
   の記憶データを個別共有バス（20）を介して各々読み出
   して比較し、各処理内容について予め定められた重要度
   が最も高い一のマイクロプロセッサに対して前記システ
   ムバス（18）の使用権を与え、前記競合が生じないとき
   は該通知をした一のマイクロプロセッサに対して前記シ
   ステムバス（18）の使用権を与える上記マイクロプロセ
   ッサ（16）とを設けたことを特徴とするマルチマイクロ
   プロセッサシステムにおけるバス制御方式。