JPH08161185A - 仮想計算機システムのゲスト実行制御方式 - Google Patents
仮想計算機システムのゲスト実行制御方式Info
- Publication number
- JPH08161185A JPH08161185A JP6329400A JP32940094A JPH08161185A JP H08161185 A JPH08161185 A JP H08161185A JP 6329400 A JP6329400 A JP 6329400A JP 32940094 A JP32940094 A JP 32940094A JP H08161185 A JPH08161185 A JP H08161185A
- Authority
- JP
- Japan
- Prior art keywords
- guest
- virtual machine
- execution
- instruction
- request
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/44—Arrangements for executing specific programs
- G06F9/455—Emulation; Interpretation; Software simulation, e.g. virtualisation or emulation of application or operating system execution engines
- G06F9/45533—Hypervisors; Virtual machine monitors
Landscapes
- Engineering & Computer Science (AREA)
- Software Systems (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Multi Processors (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】
【目的】 仮想計算機システムにおいて、マルチプロセ
ッサ構成で、他のＣＰＵによるＳＤ内の介入要求の変更
を実行中のゲストに対し直ちに反映する。 【構成】 ＣＰＵＹでゲスト１実行中にＣＰＵＸ１２の
ＶＭＣＰがゲスト１のＩＯ割込要求を受けると、ＣＰＵ
Ｘは２内のゲスト１の状態記述子（ＳＤ）の介入要求フ
ィールドのアドレスを１４にセットし、１３に要求を出
してＩＯ介入要求ビットを書き換え、１４ａに１４と同
じ値をセットし、１３ａに１３と同じ要求を出す。１６
は１４ａの値と１５内のＳＤ内介入要求フィールドアド
レスを比較し、その一致信号と１７のゲスト１実行中情
報と１３ａの要求のアンドを１８で取り、信号１９があ
るとき、３は１にＳＤのアドレスをセットし、２からＩ
Ｏ介入要求ビットを１ａで読み出し、４に書き込み、５
が１になったとき、７に割込みし、インターセプション
処理によりゲスト１の実行を終了する。
ッサ構成で、他のＣＰＵによるＳＤ内の介入要求の変更
を実行中のゲストに対し直ちに反映する。 【構成】 ＣＰＵＹでゲスト１実行中にＣＰＵＸ１２の
ＶＭＣＰがゲスト１のＩＯ割込要求を受けると、ＣＰＵ
Ｘは２内のゲスト１の状態記述子（ＳＤ）の介入要求フ
ィールドのアドレスを１４にセットし、１３に要求を出
してＩＯ介入要求ビットを書き換え、１４ａに１４と同
じ値をセットし、１３ａに１３と同じ要求を出す。１６
は１４ａの値と１５内のＳＤ内介入要求フィールドアド
レスを比較し、その一致信号と１７のゲスト１実行中情
報と１３ａの要求のアンドを１８で取り、信号１９があ
るとき、３は１にＳＤのアドレスをセットし、２からＩ
Ｏ介入要求ビットを１ａで読み出し、４に書き込み、５
が１になったとき、７に割込みし、インターセプション
処理によりゲスト１の実行を終了する。
Description
【０００１】
【産業上の利用分野】本発明は、仮想計算機システムに
係わり、特にゲスト命令処理の高速化に好適なゲスト実
行制御方式に関する。
係わり、特にゲスト命令処理の高速化に好適なゲスト実
行制御方式に関する。
【０００２】
【従来の技術】仮想計算機システムでは、特開昭５７−
２１２６８０号に示されている如く、ホスト制御プログ
ラム（以下、ＶＭＣＰと呼ぶ）で仮想計算機実行開始命
令（以下ＳＩＥ命令と呼ぶ）が実行された後、仮想計算
機（以下、ＶＭと呼ぶ）の動作が開始される。図２にＳ
ＩＥ命令の命令形式を示す。ＳＩＥ命令は、そのＢ2お
よびＤ2フィールドによって主記憶装置（以下、ＭＳと
呼ぶ）上に位置付られる状態記述子（以下、ＳＤと呼
ぶ）をオペランドとして指定する。中央処理装置（以
下、ＣＰＵと呼ぶ）の命令実行部は、ＳＩＥ命令をデコ
ードすることにより、ＭＳからＳＤの各フィールドをＣ
ＰＵのハードウェア資源に設定し、ＣＰＵをゲストＶＭ
として動作させる。この時設定されるハードウェア資源
には、ゲストモードラッチやプログラム状態語（ＰＳ
Ｗ）、制御レジスタ（ＣＲ）、汎用レジスタ（ＧＲ）、
プリフィックスおよびＭＳエクステントレジスタなどが
ある。即ち、ＳＤは、ゲスト命令から見たゲストＶＭの
アーキテクチャを記述する。一方、ホストの状態はＣＰ
Ｕ内に保存される。
２１２６８０号に示されている如く、ホスト制御プログ
ラム（以下、ＶＭＣＰと呼ぶ）で仮想計算機実行開始命
令（以下ＳＩＥ命令と呼ぶ）が実行された後、仮想計算
機（以下、ＶＭと呼ぶ）の動作が開始される。図２にＳ
ＩＥ命令の命令形式を示す。ＳＩＥ命令は、そのＢ2お
よびＤ2フィールドによって主記憶装置（以下、ＭＳと
呼ぶ）上に位置付られる状態記述子（以下、ＳＤと呼
ぶ）をオペランドとして指定する。中央処理装置（以
下、ＣＰＵと呼ぶ）の命令実行部は、ＳＩＥ命令をデコ
ードすることにより、ＭＳからＳＤの各フィールドをＣ
ＰＵのハードウェア資源に設定し、ＣＰＵをゲストＶＭ
として動作させる。この時設定されるハードウェア資源
には、ゲストモードラッチやプログラム状態語（ＰＳ
Ｗ）、制御レジスタ（ＣＲ）、汎用レジスタ（ＧＲ）、
プリフィックスおよびＭＳエクステントレジスタなどが
ある。即ち、ＳＤは、ゲスト命令から見たゲストＶＭの
アーキテクチャを記述する。一方、ホストの状態はＣＰ
Ｕ内に保存される。
【０００３】ＳＩＥ命令によって開始されたゲストＶＭ
は、割込み事象またはインターセプションが発生するま
での間、ゲストプログラムをエミュレートする。割込み
事象とは、例えば入出力割込みや外部割込みなどホスト
の処理を必要とする場合である。インターセプションと
は、例えばホストの処理が必要となる実行時に発生す
る。一部の特権命令では、インターセプションを発生さ
せるか否かをＳＤ内のインターセプション・マスクフィ
ールドで指定できる。割込み事象またはインターセプシ
ョンが発生した時、ゲストＶＭは終了し、ＣＰＵはホス
トモードとなり、ＳＩＥ命令実行時の状態に復元され
る。
は、割込み事象またはインターセプションが発生するま
での間、ゲストプログラムをエミュレートする。割込み
事象とは、例えば入出力割込みや外部割込みなどホスト
の処理を必要とする場合である。インターセプションと
は、例えばホストの処理が必要となる実行時に発生す
る。一部の特権命令では、インターセプションを発生さ
せるか否かをＳＤ内のインターセプション・マスクフィ
ールドで指定できる。割込み事象またはインターセプシ
ョンが発生した時、ゲストＶＭは終了し、ＣＰＵはホス
トモードとなり、ＳＩＥ命令実行時の状態に復元され
る。
【０００４】ところで、仮想計算機システムでは、ゲス
トのＩＯ処理のすべてまたは一部がＶＭＣＰによりシュ
ミレートされる。すなわち、ゲストプログラム中でＩＯ
起動命令が指定された時、ゲストＶＭは終了し、インタ
ーセプションがＶＭＣＰに報告される。ＶＭＣＰはゲス
トプログラム中でＩＯ起動命令をシュミレートし、実入
出力装置に対するＩＯ処理を起動する。これに対応する
ＩＯ割込み要求は、ホストのＩＯマスクに従いＶＭＣＰ
により受け付られる。ＶＭＣＰは、ゲストのＩＯマスク
がオンとなるまでの間ゲストＩＯ割込みを保留し、ゲス
トのＩＯマスクがオンとなって時点でゲストのＩＯ割込
みを発生させる。ゲストの外部割込みの一部についても
同様の処理が行われる。以下、ＶＭＣＰが受付けたゲス
ト割込みをゲストに通知し、ゲストのマスクがオンとな
るまでの間保留しておくことを「介入要求」と呼ぶ。
トのＩＯ処理のすべてまたは一部がＶＭＣＰによりシュ
ミレートされる。すなわち、ゲストプログラム中でＩＯ
起動命令が指定された時、ゲストＶＭは終了し、インタ
ーセプションがＶＭＣＰに報告される。ＶＭＣＰはゲス
トプログラム中でＩＯ起動命令をシュミレートし、実入
出力装置に対するＩＯ処理を起動する。これに対応する
ＩＯ割込み要求は、ホストのＩＯマスクに従いＶＭＣＰ
により受け付られる。ＶＭＣＰは、ゲストのＩＯマスク
がオンとなるまでの間ゲストＩＯ割込みを保留し、ゲス
トのＩＯマスクがオンとなって時点でゲストのＩＯ割込
みを発生させる。ゲストの外部割込みの一部についても
同様の処理が行われる。以下、ＶＭＣＰが受付けたゲス
ト割込みをゲストに通知し、ゲストのマスクがオンとな
るまでの間保留しておくことを「介入要求」と呼ぶ。
【０００５】仮想計算機システムでは、上記のゲスト割
込みをＶＭＣＰで保留する為に、図２に示す様にＳＤ内
に介入要求フィールドを設けている。介入要求フィール
ドは、保留するべき割込み要因毎に対応したビットから
構成される。すなわち、ＩＯ割込みに対応したＩＯ介入
要求ビット、外部割込みに対応した外部介入要求ビット
などから構成される。
込みをＶＭＣＰで保留する為に、図２に示す様にＳＤ内
に介入要求フィールドを設けている。介入要求フィール
ドは、保留するべき割込み要因毎に対応したビットから
構成される。すなわち、ＩＯ割込みに対応したＩＯ介入
要求ビット、外部割込みに対応した外部介入要求ビット
などから構成される。
【０００６】ＩＯ割込みをＶＭＣＰが保留する場合の処
理の流れを図３に示す。ステップ２８で、特定のゲスト
ＶＭ（ゲスト１と表わす）のＩＯ割込み要求をＶＭＣＰ
が受付ける。ステップ２９で、ＶＭＣＰはゲスト１のＳ
Ｄ内介入要求フィールドのＩＯ介入要求ビットを‘１’
とすることにより、受付けたゲストＩＯ割込み要求を保
留する。その後、ＶＭＣＰは処理を続行し、ステップ３
０で、ＳＩＥ命令を発行しゲスト１を起動する。ゲスト
ＶＭはＳＤのＩＯ介入要求ビットが‘１’の場合、ゲス
トＰＳＷのＩＯマスク（ＧＰＳＷ（ＩＯ）と表わす）が
‘１’となった時点でゲストＶＭを終了し、インタ−セ
プションをＶＭＣＰに報告する。すなわち、ステップ３
１でゲスト１の実行を開始し、本図の例ではＧＰＳＷ
（ＩＯ）＝０である為、ゲスト命令処理を実行する。ス
テップ３２は、ＬＰＳＷ（Ｌｏａｄ ＰＳＷ）命令、Ｓ
ＴＯＳＭ（Ｓｔｏｒｅ Ｔｈｅｎ ＯＲ Ｓｔｓｔｅｍ
Ｍａｓｋ）命令、ＳＳＭ（Ｓｅｔ Ｓｙｓｔｅｍ Ｍ
ａｓｋ）命令などによりＧＰＳＷ（ＩＯ）が、‘０’か
ら‘１’へ変更されることを示す。この時点でインタ−
セプションの条件が成立し、ゲスト命令処理を打ちき
り、インタ−セプションがＶＭＣＰに報告される（ステ
ップ３３）。ＶＭＣＰはゲスト１のＩＯ割込みをシュミ
レートし（ステップ３４）、ゲスト１を再度起動する
（ステップ３５）。ゲスト１は、ＩＯ割込みをゲストＶ
Ｍ上で受付けたかの如く、ＩＯ割込みハンドラから処理
を再開する。なお、ステップ３７はこの従来技術におい
ては不要なステップであり、後述の他の従来技術におい
て必要となるステップである。ゲスト外部割込みをＶＭ
ＣＰが保留するケースも同様であるので、以下、ゲスト
ＩＯ割込みについてのみ説明する。
理の流れを図３に示す。ステップ２８で、特定のゲスト
ＶＭ（ゲスト１と表わす）のＩＯ割込み要求をＶＭＣＰ
が受付ける。ステップ２９で、ＶＭＣＰはゲスト１のＳ
Ｄ内介入要求フィールドのＩＯ介入要求ビットを‘１’
とすることにより、受付けたゲストＩＯ割込み要求を保
留する。その後、ＶＭＣＰは処理を続行し、ステップ３
０で、ＳＩＥ命令を発行しゲスト１を起動する。ゲスト
ＶＭはＳＤのＩＯ介入要求ビットが‘１’の場合、ゲス
トＰＳＷのＩＯマスク（ＧＰＳＷ（ＩＯ）と表わす）が
‘１’となった時点でゲストＶＭを終了し、インタ−セ
プションをＶＭＣＰに報告する。すなわち、ステップ３
１でゲスト１の実行を開始し、本図の例ではＧＰＳＷ
（ＩＯ）＝０である為、ゲスト命令処理を実行する。ス
テップ３２は、ＬＰＳＷ（Ｌｏａｄ ＰＳＷ）命令、Ｓ
ＴＯＳＭ（Ｓｔｏｒｅ Ｔｈｅｎ ＯＲ Ｓｔｓｔｅｍ
Ｍａｓｋ）命令、ＳＳＭ（Ｓｅｔ Ｓｙｓｔｅｍ Ｍ
ａｓｋ）命令などによりＧＰＳＷ（ＩＯ）が、‘０’か
ら‘１’へ変更されることを示す。この時点でインタ−
セプションの条件が成立し、ゲスト命令処理を打ちき
り、インタ−セプションがＶＭＣＰに報告される（ステ
ップ３３）。ＶＭＣＰはゲスト１のＩＯ割込みをシュミ
レートし（ステップ３４）、ゲスト１を再度起動する
（ステップ３５）。ゲスト１は、ＩＯ割込みをゲストＶ
Ｍ上で受付けたかの如く、ＩＯ割込みハンドラから処理
を再開する。なお、ステップ３７はこの従来技術におい
ては不要なステップであり、後述の他の従来技術におい
て必要となるステップである。ゲスト外部割込みをＶＭ
ＣＰが保留するケースも同様であるので、以下、ゲスト
ＩＯ割込みについてのみ説明する。
【０００７】図３のステップ３２に示す様に、ゲストＶ
Ｍのシステムマスクを変更する命令では、ＧＰＳＷ（Ｉ
Ｏ）を‘０’から‘１’に変更する場合、ＩＯ介入要求
の有無に応じてインタ−セプションによりゲストＶＭを
終了するか、ゲストＶＭを続行するかを判定する必要が
ある。
Ｍのシステムマスクを変更する命令では、ＧＰＳＷ（Ｉ
Ｏ）を‘０’から‘１’に変更する場合、ＩＯ介入要求
の有無に応じてインタ−セプションによりゲストＶＭを
終了するか、ゲストＶＭを続行するかを判定する必要が
ある。
【０００８】図４に従来のＬＰＳＷ命令の処理を示す。
ここではＬＰＳＷ命令を例として説明するが、他のシス
テムマスク変更命令についても同様である。まず、ステ
ップ７４でアクセス例外、指定例外の有無をチェック
し、例外要因のある場合ステップ８３で割込み処理を行
う。例外要因のない場合、フラグを初期化し（ステップ
７５）、新たに設定すべきＧＰＳＷ（ＩＯ）が‘１’の
時（ステップ７６）、該ゲストＶＭのＳＤより介入要求
フィールドを読出す（ステップ７７）。読出した介入要
求フィールドのＩＯ要求ビットの値が‘１’の時（ステ
ップ７８）、フラグを‘１’に設定する（ステップ７
９）。以上によりＩＯ介入要求によりインタ−セプショ
ンを発生すべき条件が成立した時、フラグが‘１’とな
る。次にＰＳＷを設定し（ステップ８０）、フラグの値
が‘１’の時、インタ−セプション処理を行い（ステッ
プ８１，８２）、‘０’の時ＬＰＳＷ命令の処理を完了
する。
ここではＬＰＳＷ命令を例として説明するが、他のシス
テムマスク変更命令についても同様である。まず、ステ
ップ７４でアクセス例外、指定例外の有無をチェック
し、例外要因のある場合ステップ８３で割込み処理を行
う。例外要因のない場合、フラグを初期化し（ステップ
７５）、新たに設定すべきＧＰＳＷ（ＩＯ）が‘１’の
時（ステップ７６）、該ゲストＶＭのＳＤより介入要求
フィールドを読出す（ステップ７７）。読出した介入要
求フィールドのＩＯ要求ビットの値が‘１’の時（ステ
ップ７８）、フラグを‘１’に設定する（ステップ７
９）。以上によりＩＯ介入要求によりインタ−セプショ
ンを発生すべき条件が成立した時、フラグが‘１’とな
る。次にＰＳＷを設定し（ステップ８０）、フラグの値
が‘１’の時、インタ−セプション処理を行い（ステッ
プ８１，８２）、‘０’の時ＬＰＳＷ命令の処理を完了
する。
【０００９】一般にＩＯ介入要求の発生頻度はＬＰＳＷ
命令の出現頻度に比べ十分小さく、ゲストのＬＰＳＷ命
令では正常に完了する場合の性能が要求される。すなわ
ち、ステップ７４→７５→７６→８０→８１→８４、ま
たはステップ７４→７５→７６→７７→７８→８０→８
１→８４がメインパスである。これらでは、ホストのＬ
ＰＳＷ命令処理と比べ介入要求フィールドの読出しおよ
びＩＯ介入要求ビットのチェックの為のステップが追加
されており、ゲスト命令処理上のオーバーヘッドとな
る。
命令の出現頻度に比べ十分小さく、ゲストのＬＰＳＷ命
令では正常に完了する場合の性能が要求される。すなわ
ち、ステップ７４→７５→７６→８０→８１→８４、ま
たはステップ７４→７５→７６→７７→７８→８０→８
１→８４がメインパスである。これらでは、ホストのＬ
ＰＳＷ命令処理と比べ介入要求フィールドの読出しおよ
びＩＯ介入要求ビットのチェックの為のステップが追加
されており、ゲスト命令処理上のオーバーヘッドとな
る。
【００１０】また、他の従来技術として、特開昭６３−
２７９３２８に示されている如く、ＣＰＵ内にゲストＶ
Ｍ実行中の該ＳＤの介入要求フィールドの値を保持する
ラッチ群（介入要求保留ラッチ）を設け、該介入要求保
留ラッチをＳＩＥ命令実行時に設定し、更に例えばゲス
トＶＭ実行中に適当な周期で更新する図３中のステップ
３７と共に、ゲストＶＭ実行中に介入要求保留ラッチが
‘１’ゲストＰＳＷのシステムマスクに対応するビット
がオンの時、ＣＰＵのマイクロプログラムに対する割込
を発生する回路を設けることにより、ゲストのシステム
マスク変更命令の実行時に、ＳＤ内の介入要求フィール
ドをチェックする必要がなくなり、ゲストのシステムマ
スク変更命令の処理性能を向上させている。
２７９３２８に示されている如く、ＣＰＵ内にゲストＶ
Ｍ実行中の該ＳＤの介入要求フィールドの値を保持する
ラッチ群（介入要求保留ラッチ）を設け、該介入要求保
留ラッチをＳＩＥ命令実行時に設定し、更に例えばゲス
トＶＭ実行中に適当な周期で更新する図３中のステップ
３７と共に、ゲストＶＭ実行中に介入要求保留ラッチが
‘１’ゲストＰＳＷのシステムマスクに対応するビット
がオンの時、ＣＰＵのマイクロプログラムに対する割込
を発生する回路を設けることにより、ゲストのシステム
マスク変更命令の実行時に、ＳＤ内の介入要求フィール
ドをチェックする必要がなくなり、ゲストのシステムマ
スク変更命令の処理性能を向上させている。
【００１１】
【発明が解決しようとする課題】上記従来技術の前者
は、前述の如くゲストのシステムマスク変更命令毎に、
主記憶上のＳＤ（又はＣＰＵ内のローカル記憶装置上の
ＳＤの一時的な写し）を参照して、ＩＯ介入要求有無の
チェック、ＩＯ介入要求によりインタ−セプション条件
の成立のチェックが必要であり、ゲストのシステムマス
ク変更命令の処理性能が大幅に劣化するという問題があ
った。前記従来技術の後者については、マルチプロセッ
サ構成では、一つのＣＰＵで実行中のゲストは他のＣＰ
ＵによるＳＤ内の介入要求の変更を反映するために周期
的なＳＤ内の介入要求の有無のチェックを行なう。これ
により、介入要求の変更がない場合でも前記チェック処
理が発生し、ゲスト命令処理上のオーバーヘッドとな
る。また、このオーバーヘッドを低減するために、チェ
ックの周期を長くした場合には、前記介入要求の変更が
直ちに反映されなくなるため、介入要求処理の遅延を招
く。本発明の目的は、仮想計算機システムにおいて、ゲ
ストシステムマスク変更命令の処理性能をホストの場合
と同等にまで高速化し、かつ、マルチプロセッサ構成で
は、他のＣＰＵによるＳＤ内の介入要求の変更を契機に
実行中のゲストに対し直ちに反映し、かつ、周期的なＳ
Ｄ内の介入要求の有無のチェックによるオーバーヘッド
が発生しないゲスト実行制御方式を提供することにあ
る。
は、前述の如くゲストのシステムマスク変更命令毎に、
主記憶上のＳＤ（又はＣＰＵ内のローカル記憶装置上の
ＳＤの一時的な写し）を参照して、ＩＯ介入要求有無の
チェック、ＩＯ介入要求によりインタ−セプション条件
の成立のチェックが必要であり、ゲストのシステムマス
ク変更命令の処理性能が大幅に劣化するという問題があ
った。前記従来技術の後者については、マルチプロセッ
サ構成では、一つのＣＰＵで実行中のゲストは他のＣＰ
ＵによるＳＤ内の介入要求の変更を反映するために周期
的なＳＤ内の介入要求の有無のチェックを行なう。これ
により、介入要求の変更がない場合でも前記チェック処
理が発生し、ゲスト命令処理上のオーバーヘッドとな
る。また、このオーバーヘッドを低減するために、チェ
ックの周期を長くした場合には、前記介入要求の変更が
直ちに反映されなくなるため、介入要求処理の遅延を招
く。本発明の目的は、仮想計算機システムにおいて、ゲ
ストシステムマスク変更命令の処理性能をホストの場合
と同等にまで高速化し、かつ、マルチプロセッサ構成で
は、他のＣＰＵによるＳＤ内の介入要求の変更を契機に
実行中のゲストに対し直ちに反映し、かつ、周期的なＳ
Ｄ内の介入要求の有無のチェックによるオーバーヘッド
が発生しないゲスト実行制御方式を提供することにあ
る。
【００１２】
【課題を解決するための手段】上記目的を達成するた
め、本発明は、ゲスト仮想計算機の状態記述子を保持す
る主記憶装置と、ゲスト仮想計算機実行開始命令の実行
の際に、該命令で指定することによりゲスト仮想計算機
の実行を開始する複数の命令プロセッサを有し、ゲスト
仮想計算機の実行中にゲスト仮想計算機の状態が予め定
めた条件を満たすとき、前記ゲスト仮想計算機状態記述
子内に登録されたゲスト仮想計算機の実行が終了するか
否かを指示する実行指示情報を変更する仮想計算機シス
テムにおいて、前記主記憶装置上のデータが更新された
際に、該主記憶更新アドレスと更新されたことを該主記
憶装置に接続される命令プロセッサに指示する第１の手
段と、ゲスト仮想計算機実行開始命令の実行時に前記ゲ
スト仮想計算機状態記述子内のゲスト仮想計算機の実行
指示情報の主記憶アドレスを保持する第２の手段と、前
記第１の手段と第２の手段に保持されるアドレスの一致
比較を行なう第３の手段と、前記第３の手段の一致検出
時は、前記ゲスト仮想計算機状態記述子に対応する実行
中のゲスト仮想計算機に対し、前記実行指示情報が変更
された事を通知する第４の手段とを設け、該第４の手段
による通知により前記実行中のゲスト仮想計算機に対し
前記実行指示情報の変更後の値を反映させるようにして
いる。また、前記命令プロセッサ内に前記主記憶装置の
バッファ記憶を備え、前記第１の手段により指示される
主記憶領域の写しが、該バッファ記憶に保持されていた
場合に、該バッファ記憶内の前記主記憶領域の写しの無
効化指示手段を前記第１の手段とするようにしている。
め、本発明は、ゲスト仮想計算機の状態記述子を保持す
る主記憶装置と、ゲスト仮想計算機実行開始命令の実行
の際に、該命令で指定することによりゲスト仮想計算機
の実行を開始する複数の命令プロセッサを有し、ゲスト
仮想計算機の実行中にゲスト仮想計算機の状態が予め定
めた条件を満たすとき、前記ゲスト仮想計算機状態記述
子内に登録されたゲスト仮想計算機の実行が終了するか
否かを指示する実行指示情報を変更する仮想計算機シス
テムにおいて、前記主記憶装置上のデータが更新された
際に、該主記憶更新アドレスと更新されたことを該主記
憶装置に接続される命令プロセッサに指示する第１の手
段と、ゲスト仮想計算機実行開始命令の実行時に前記ゲ
スト仮想計算機状態記述子内のゲスト仮想計算機の実行
指示情報の主記憶アドレスを保持する第２の手段と、前
記第１の手段と第２の手段に保持されるアドレスの一致
比較を行なう第３の手段と、前記第３の手段の一致検出
時は、前記ゲスト仮想計算機状態記述子に対応する実行
中のゲスト仮想計算機に対し、前記実行指示情報が変更
された事を通知する第４の手段とを設け、該第４の手段
による通知により前記実行中のゲスト仮想計算機に対し
前記実行指示情報の変更後の値を反映させるようにして
いる。また、前記命令プロセッサ内に前記主記憶装置の
バッファ記憶を備え、前記第１の手段により指示される
主記憶領域の写しが、該バッファ記憶に保持されていた
場合に、該バッファ記憶内の前記主記憶領域の写しの無
効化指示手段を前記第１の手段とするようにしている。
【００１３】
【作用】上記手段により、ゲストＶＭ実行中のＶＭＣＰ
からの介入要求がハードウェア的に監視される。このた
め、ゲストのシステムマスク変更命令の実行時やゲスト
実行中に、周期的に前記介入要求をチェックする必要が
無くなり、ＳＤ内の介入要求が変更された場合直ちにゲ
ストに反映されるため介入要求の処理が遅延せず、か
つ、介入要求の有無の周期的なチェックが不要となるた
め不要なオーバーヘッドが発生しない。これによりゲス
トＶＭの処理性能を向上させることが出来る。
からの介入要求がハードウェア的に監視される。このた
め、ゲストのシステムマスク変更命令の実行時やゲスト
実行中に、周期的に前記介入要求をチェックする必要が
無くなり、ＳＤ内の介入要求が変更された場合直ちにゲ
ストに反映されるため介入要求の処理が遅延せず、か
つ、介入要求の有無の周期的なチェックが不要となるた
め不要なオーバーヘッドが発生しない。これによりゲス
トＶＭの処理性能を向上させることが出来る。
【００１４】
【実施例】以下、本発明による情報処理装置の一実施例
を図面により詳細に説明する。図１は本発明の一実施例
の構成図である。図１において、１はアドレスレジス
タ、２は主記憶装置、１ａは主記憶装置２からのデータ
が読み出される信号、３は命令実行制御部、４はＩＯ介
入要求保留ラッチ、５はゲストＰＳＷＩＯマスクラッ
チ、６はＩＯ介入要求保留ラッチ４とゲストＰＳＷＩＯ
マスクラッチ５の論理積をとるためのＡＮＤゲートであ
る。１２はＣＰＵＸ、１３はＣＰＵＸ１２からの主記憶
装置２への書き込み要求信号、１４は書き込み要求信号
１３に対応した主記憶装置２上の書き込み先アドレスを
保持するアドレスレジスタである。１３ａは主記憶装置
２に対し書き込みが行なわれたことを示す信号であり、
１４ａは信号１３ａに対応した書き込みアドレスを保持
するアドレスレジスタ。１５はＳＤ内の介入要求フィー
ルドのアドレスを保持するアドレスレジスタである。１
６はアドレスレジスタ１４ａに保持される主記憶装置２
に対する書き込みアドレスとアドレスレジスタ１５に保
持されるＳＤ内の介入要求フィールドのアドレスとの一
致検出回路、１７は、ゲストＶＭ実行中であることを示
すモードレジスタである。１８は主記憶装置２に対し書
き込みが行なわれることを示す信号１３ａと一致検出回
路１６からの出力とモードレジスタ１７との論理積をと
るためのＡＮＤゲートである。４〜６はゲストＩＯ割込
に関するものであるが、ゲスト外部割込についても同様
の回路を設ければ良く、本実施例ではこれについては省
略する。
を図面により詳細に説明する。図１は本発明の一実施例
の構成図である。図１において、１はアドレスレジス
タ、２は主記憶装置、１ａは主記憶装置２からのデータ
が読み出される信号、３は命令実行制御部、４はＩＯ介
入要求保留ラッチ、５はゲストＰＳＷＩＯマスクラッ
チ、６はＩＯ介入要求保留ラッチ４とゲストＰＳＷＩＯ
マスクラッチ５の論理積をとるためのＡＮＤゲートであ
る。１２はＣＰＵＸ、１３はＣＰＵＸ１２からの主記憶
装置２への書き込み要求信号、１４は書き込み要求信号
１３に対応した主記憶装置２上の書き込み先アドレスを
保持するアドレスレジスタである。１３ａは主記憶装置
２に対し書き込みが行なわれたことを示す信号であり、
１４ａは信号１３ａに対応した書き込みアドレスを保持
するアドレスレジスタ。１５はＳＤ内の介入要求フィー
ルドのアドレスを保持するアドレスレジスタである。１
６はアドレスレジスタ１４ａに保持される主記憶装置２
に対する書き込みアドレスとアドレスレジスタ１５に保
持されるＳＤ内の介入要求フィールドのアドレスとの一
致検出回路、１７は、ゲストＶＭ実行中であることを示
すモードレジスタである。１８は主記憶装置２に対し書
き込みが行なわれることを示す信号１３ａと一致検出回
路１６からの出力とモードレジスタ１７との論理積をと
るためのＡＮＤゲートである。４〜６はゲストＩＯ割込
に関するものであるが、ゲスト外部割込についても同様
の回路を設ければ良く、本実施例ではこれについては省
略する。
【００１５】ＡＮＤゲート６の出力は割込トリガ１１と
なり、マイクロプログラム実行制御部７に対し割込を指
示する。また、ＡＮＤゲート１８の出力は実行中のゲス
トＶＭに対し介入要求フィールドが更新されたことを知
らせる通知信号１９となり、命令実行制御部２に対し、
ＩＯ介入要求保留ラッチ６の更新を指示する。
なり、マイクロプログラム実行制御部７に対し割込を指
示する。また、ＡＮＤゲート１８の出力は実行中のゲス
トＶＭに対し介入要求フィールドが更新されたことを知
らせる通知信号１９となり、命令実行制御部２に対し、
ＩＯ介入要求保留ラッチ６の更新を指示する。
【００１６】次に図５を用いて図１の動作を説明する。
図５のステップ４０でＳＩＥ命令が発行され、ゲスト１
がＣＰＵＹにおいて起動される。ＣＰＵではホストある
いは他のゲストが動作している。ＳＩＥ命令処理におい
て、ＳＩＥ命令のＢ2及びＤ2フィールドで指定されたア
ドレスがアドレスレジスタ１に設定されて、ＳＤが信号
１ａを通して主記憶装置２より読み出され、命令実行制
御部３を通してＩＯ介入要求ビット及びゲストＰＳＷＩ
ＯマスクがそれぞれＩＯ介入要求保留ラッチ４及びゲス
トＰＳＷＩＯマスクラッチ５に設定される。さらにアド
レスレジスタ１５にＳＤ内の介入要求フィールドのアド
レスを設定し、ゲストＶＭ実行中であることを示すモー
ドレジスタ１７をオン（‘１’）にする。ＣＰＵＹでゲ
スト１実行中に、ＣＰＵＸ１２のＶＭＣＰがゲスト１の
ＩＯ割込要求を受け付けると（ステップ４３）、ＶＭＣ
Ｐがゲスト１のＩＯ割込要求を保持する。つまり、アド
レスレジスタ１４に書き換えるＳＤ内の介入要求フィー
ルドのアドレスを設定し、ＣＰＵＸ１２からの主記憶装
置２への書き込み要求信号１３をオン（‘１’）にして
主記憶装置２上のゲスト１のＳＤ内のＩＯ介入要求ビッ
トを‘１’に書き換える（ステップ４４）。主記憶装置
２は、書き換えを完了すると、前記アドレスレジスタ１
４に保持されたアドレスをアドレスレジスタ１４ａに設
定すると同時に、主記憶装置２に対し書き込みが行なわ
れたことを示す信号１３ａをオン（‘１’）にする。こ
れによりアドレスレジスタ１４ａに保持される主記憶装
置２に対する書き込みアドレスとアドレスレジスタ１５
に保持されるＳＤ内の介入要求フィールドのアドレスと
の一致検出回路１６の出力は‘１’となり、ＡＮＤゲー
ト１８に入力される。一方、モードレジスタ１７および
信号１３ａも‘１’であるから出力の通知信号１９が
‘１’となり、命令実行制御部３にＳＤ内の介入要求フ
ィールドが書き換えられたことが伝えられる。
図５のステップ４０でＳＩＥ命令が発行され、ゲスト１
がＣＰＵＹにおいて起動される。ＣＰＵではホストある
いは他のゲストが動作している。ＳＩＥ命令処理におい
て、ＳＩＥ命令のＢ2及びＤ2フィールドで指定されたア
ドレスがアドレスレジスタ１に設定されて、ＳＤが信号
１ａを通して主記憶装置２より読み出され、命令実行制
御部３を通してＩＯ介入要求ビット及びゲストＰＳＷＩ
ＯマスクがそれぞれＩＯ介入要求保留ラッチ４及びゲス
トＰＳＷＩＯマスクラッチ５に設定される。さらにアド
レスレジスタ１５にＳＤ内の介入要求フィールドのアド
レスを設定し、ゲストＶＭ実行中であることを示すモー
ドレジスタ１７をオン（‘１’）にする。ＣＰＵＹでゲ
スト１実行中に、ＣＰＵＸ１２のＶＭＣＰがゲスト１の
ＩＯ割込要求を受け付けると（ステップ４３）、ＶＭＣ
Ｐがゲスト１のＩＯ割込要求を保持する。つまり、アド
レスレジスタ１４に書き換えるＳＤ内の介入要求フィー
ルドのアドレスを設定し、ＣＰＵＸ１２からの主記憶装
置２への書き込み要求信号１３をオン（‘１’）にして
主記憶装置２上のゲスト１のＳＤ内のＩＯ介入要求ビッ
トを‘１’に書き換える（ステップ４４）。主記憶装置
２は、書き換えを完了すると、前記アドレスレジスタ１
４に保持されたアドレスをアドレスレジスタ１４ａに設
定すると同時に、主記憶装置２に対し書き込みが行なわ
れたことを示す信号１３ａをオン（‘１’）にする。こ
れによりアドレスレジスタ１４ａに保持される主記憶装
置２に対する書き込みアドレスとアドレスレジスタ１５
に保持されるＳＤ内の介入要求フィールドのアドレスと
の一致検出回路１６の出力は‘１’となり、ＡＮＤゲー
ト１８に入力される。一方、モードレジスタ１７および
信号１３ａも‘１’であるから出力の通知信号１９が
‘１’となり、命令実行制御部３にＳＤ内の介入要求フ
ィールドが書き換えられたことが伝えられる。
【００１７】命令実行制御部３はアドレスレジスタ１に
ＳＤのアドレスを設定しＳＤを主記憶装置２より信号１
ａを介して読み出す。更に、読み出したＳＤ内のＩＯ介
入要求ビットを‘１’の状態をＩＯ介入要求保留ラッチ
４に反映させる（ステップ４５）。つまり信号８を介し
てＩＯ介入要求保留ラッチ４をセットする（ＩＯ介入要
求ビットが‘０’であれば、信号９を介してＩＯ介入要
求保留ラッチ４をリセットする）。一方、ゲストＰＳＷ
ＩＯマスクラッチ５はゲストのシステムマスク操作命令
（ＬＰＳＷ，ＳＴＯＳＭ，ＳＴＮＳＭ，ＳＳＭ）によっ
て更新される。
ＳＤのアドレスを設定しＳＤを主記憶装置２より信号１
ａを介して読み出す。更に、読み出したＳＤ内のＩＯ介
入要求ビットを‘１’の状態をＩＯ介入要求保留ラッチ
４に反映させる（ステップ４５）。つまり信号８を介し
てＩＯ介入要求保留ラッチ４をセットする（ＩＯ介入要
求ビットが‘０’であれば、信号９を介してＩＯ介入要
求保留ラッチ４をリセットする）。一方、ゲストＰＳＷ
ＩＯマスクラッチ５はゲストのシステムマスク操作命令
（ＬＰＳＷ，ＳＴＯＳＭ，ＳＴＮＳＭ，ＳＳＭ）によっ
て更新される。
【００１８】ＩＯ介入要求保留ラッチ４が‘１’でゲス
トＰＳＷＩＯマスクラッチ５がオンの時、ＡＮＤゲート
６により割り込みトリガ１１が‘１’となり、マイクロ
プログラム実行制御部７に対し割込が指示される。すな
わち、ＶＭＣＰによりゲストＩＯ割込が保留されている
時、ＩＯ介入要求保留ラッチ４は‘１’となり、ゲスト
ＰＳＷＩＯマスクラッチ５がオフの間、ゲストＶＭは走
行するが、ゲストのシステムマスク操作命令の実行によ
ってゲストＰＳＷＩＯマスクがオンとなった（ステップ
４６）後、直ちに割り込みトリガ１１を‘１’とし、マ
イクロプログラムの割込によるインターセプション処理
（ステップ４７）によりゲストＶＭの実行を終了する。
トＰＳＷＩＯマスクラッチ５がオンの時、ＡＮＤゲート
６により割り込みトリガ１１が‘１’となり、マイクロ
プログラム実行制御部７に対し割込が指示される。すな
わち、ＶＭＣＰによりゲストＩＯ割込が保留されている
時、ＩＯ介入要求保留ラッチ４は‘１’となり、ゲスト
ＰＳＷＩＯマスクラッチ５がオフの間、ゲストＶＭは走
行するが、ゲストのシステムマスク操作命令の実行によ
ってゲストＰＳＷＩＯマスクがオンとなった（ステップ
４６）後、直ちに割り込みトリガ１１を‘１’とし、マ
イクロプログラムの割込によるインターセプション処理
（ステップ４７）によりゲストＶＭの実行を終了する。
【００１９】本実施例においては、主記憶装置２に対し
書き込みが行なわれたことを示す信号１３ａ及び信号１
３ａに対応した書き込みアドレスを保持するアドレスレ
ジスタ１４ａを介入要求フィールドの更新検出専用に設
けているが、主記憶領域の写しを保持するバッファ記憶
を備える命令プロセッサにおいては、一般に主記憶領域
が変更された場合に該主記憶領域の変更前の写しを前記
バッファ記憶に保持している場合に、該命令プロセッサ
に対し、無効化を指示する手段（無効化指示信号及び無
効化すべきアドレスを保持するアドレスレジスタ）を有
する。前記信号１３ａ及びアドレスレジスタ１４ａを該
無効化指示手段にて実現することも可能である。その場
合にも、本実施例の図１により示される構成にて可能で
ある。
書き込みが行なわれたことを示す信号１３ａ及び信号１
３ａに対応した書き込みアドレスを保持するアドレスレ
ジスタ１４ａを介入要求フィールドの更新検出専用に設
けているが、主記憶領域の写しを保持するバッファ記憶
を備える命令プロセッサにおいては、一般に主記憶領域
が変更された場合に該主記憶領域の変更前の写しを前記
バッファ記憶に保持している場合に、該命令プロセッサ
に対し、無効化を指示する手段（無効化指示信号及び無
効化すべきアドレスを保持するアドレスレジスタ）を有
する。前記信号１３ａ及びアドレスレジスタ１４ａを該
無効化指示手段にて実現することも可能である。その場
合にも、本実施例の図１により示される構成にて可能で
ある。
【００２０】
【発明の効果】本発明によれば、ゲストＶＭ実行中にＶ
ＭＣＰのゲスト割込保留が行なわれた場合にも、ＳＤ内
の介入要求フィールドの書き換えと同期して、実行中の
ゲストＶＭに介入要求フィールドの書き換えが通知され
ることから、ゲストＶＭの制御命令実行時における介入
要求フィールドのチェックや周期的な介入要求フィール
ドのチェックも不要となり、介入要求の処理が遅延せ
ず、かつ、ゲストＶＭの処理性能の向上が図れる。
ＭＣＰのゲスト割込保留が行なわれた場合にも、ＳＤ内
の介入要求フィールドの書き換えと同期して、実行中の
ゲストＶＭに介入要求フィールドの書き換えが通知され
ることから、ゲストＶＭの制御命令実行時における介入
要求フィールドのチェックや周期的な介入要求フィール
ドのチェックも不要となり、介入要求の処理が遅延せ
ず、かつ、ゲストＶＭの処理性能の向上が図れる。
【図１】本発明の一実施例の構成を示すブロック図であ
る。
る。
【図２】仮想計算機実行開始命令（ＳＩＥ命令）の命令
形式を示す図である。
形式を示す図である。
【図３】従来技術におけるゲスト割込をホスト制御プロ
グラム（ＶＭＣＰ）が保留する場合の処理のフローチャ
ートを示す図である。
グラム（ＶＭＣＰ）が保留する場合の処理のフローチャ
ートを示す図である。
【図４】従来技術におけるＬｏａｄ ＰＳＷ命令の処理
のフローチャートを示す図である。
のフローチャートを示す図である。
【図５】本発明によるゲスト割込をホスト制御プログラ
ム（ＶＭＣＰ）が保留する場合の処理のフローチャート
を示す図である。
ム（ＶＭＣＰ）が保留する場合の処理のフローチャート
を示す図である。
１、１４、１４ａ、１５ アドレスレジスタ ２ 主記憶装置 ３ 命令実行制御部 ４ ＩＯ介入要求保留ラッチ ５ ゲストＰＳＷＩＯマスクラッチ ６、１８ ＡＮＤゲート ７ マイクロプログラム実行制御部 １２ ＣＰＵＸ １６ アドレスの一致検出回路 １７ ゲスト実行中を示すモードレジスタ ６０ ＳＩＥ命令 ６１ 状態記述子
Claims (2)
- 【請求項１】 ゲスト仮想計算機の状態記述子を保持す
る主記憶装置と、ゲスト仮想計算機実行開始命令の実行
の際に、該命令で指定することによりゲスト仮想計算機
の実行を開始する複数の命令プロセッサを有し、ゲスト
仮想計算機の実行中にゲスト仮想計算機の状態が予め定
めた条件を満たすとき、前記ゲスト仮想計算機状態記述
子内に登録されたゲスト仮想計算機の実行が終了するか
否かを指示する実行指示情報を変更する仮想計算機シス
テムにおいて、 前記主記憶装置上のデータが更新された際に、該主記憶
更新アドレスと更新されたことを該主記憶装置に接続さ
れる命令プロセッサに指示する第１の手段と、 ゲスト仮想計算機実行開始命令の実行時に前記ゲスト仮
想計算機状態記述子内のゲスト仮想計算機の実行指示情
報の主記憶アドレスを保持する第２の手段と、 前記第１の手段と第２の手段に保持されるアドレスの一
致比較を行なう第３の手段と、 前記第３の手段の一致検出時は、前記ゲスト仮想計算機
状態記述子に対応する実行中のゲスト仮想計算機に対
し、前記実行指示情報が変更された事を通知する第４の
手段とを設け、 該第４の手段による通知により前記実行中のゲスト仮想
計算機に対し前記実行指示情報の変更後の値を反映させ
ることを特徴とする仮想計算機システムのゲスト実行制
御方式。 - 【請求項２】 請求項１記載の仮想計算機システムのゲ
スト実行制御方式において、前記命令プロセッサ内に前
記主記憶装置のバッファ記憶を備え、前記第１の手段に
より指示される主記憶領域の写しが、該バッファ記憶に
保持されていた場合に、該バッファ記憶内の前記主記憶
領域の写しの無効化指示手段を前記第１の手段とするこ
とを特徴とする仮想計算機システムのゲスト実行制御方
式。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6329400A JPH08161185A (ja) | 1994-12-02 | 1994-12-02 | 仮想計算機システムのゲスト実行制御方式 |
| US08/566,177 US5813039A (en) | 1994-12-02 | 1995-12-01 | Guest execution control system, method and computer process for a virtual machine system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6329400A JPH08161185A (ja) | 1994-12-02 | 1994-12-02 | 仮想計算機システムのゲスト実行制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08161185A true JPH08161185A (ja) | 1996-06-21 |
Family
ID=18221011
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6329400A Pending JPH08161185A (ja) | 1994-12-02 | 1994-12-02 | 仮想計算機システムのゲスト実行制御方式 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5813039A (ja) |
| JP (1) | JPH08161185A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2376097B (en) * | 2001-05-31 | 2005-04-06 | Advanced Risc Mach Ltd | Configuration control within data processing systems |
| US7620955B1 (en) * | 2001-06-08 | 2009-11-17 | Vmware, Inc. | High-performance virtual machine networking |
| US8099730B2 (en) * | 2006-03-30 | 2012-01-17 | Intel Corporation | Heterogeneous virtualization of host and guest OS having different register sizes using translation layer to extract device port numbers for host OS system memory addresses |
| US8307360B2 (en) * | 2008-01-22 | 2012-11-06 | Advanced Micro Devices, Inc. | Caching binary translations for virtual machine guest |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4135240A (en) * | 1973-07-09 | 1979-01-16 | Bell Telephone Laboratories, Incorporated | Protection of data file contents |
| JPS60107156A (ja) * | 1983-11-16 | 1985-06-12 | Hitachi Ltd | デ−タ処理システム |
| JPH0810437B2 (ja) * | 1987-05-11 | 1996-01-31 | 株式会社日立製作所 | 仮想計算機システムのゲスト実行制御方式 |
| JPH0293952A (ja) * | 1988-09-30 | 1990-04-04 | Hitachi Ltd | 仮想計算機システム |
-
1994
- 1994-12-02 JP JP6329400A patent/JPH08161185A/ja active Pending
-
1995
- 1995-12-01 US US08/566,177 patent/US5813039A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5813039A (en) | 1998-09-22 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6895460B2 (en) | Synchronization of asynchronous emulated interrupts | |
| US7886293B2 (en) | Optimizing system behavior in a virtual machine environment | |
| US7209994B1 (en) | Processor that maintains virtual interrupt state and injects virtual interrupts into virtual machine guests | |
| US7178062B1 (en) | Methods and apparatus for executing code while avoiding interference | |
| JP3320358B2 (ja) | コンパイル方法、例外処理方法、及びコンピュータ | |
| US8429669B2 (en) | Virtual machine switching control by prefetching information out of and updating a set of processor control information based on a bitmap having update status | |
| US5386565A (en) | Method and system for controlling/monitoring computer system having plural operating systems to run thereon | |
| JPH0658650B2 (ja) | 仮想計算機システム | |
| JP2004110786A (ja) | データ処理装置およびデータ処理方法 | |
| US6871173B1 (en) | Method and apparatus for handling masked exceptions in an instruction interpreter | |
| JP2020535512A (ja) | 例外マスク更新命令後のトランザクションの非アボート処理の許可 | |
| US10963280B2 (en) | Hypervisor post-write notification of control and debug register updates | |
| US5003468A (en) | Guest machine execution control system for virutal machine system | |
| US20170249179A1 (en) | Guest initiated atomic instructions for shared memory page host copy on write | |
| JPH08161185A (ja) | 仮想計算機システムのゲスト実行制御方式 | |
| JP7137058B2 (ja) | 演算処理装置、情報処理装置及び情報処理装置の制御方法 | |
| JPH06324861A (ja) | Ｃｐｕ制御システム及び制御方法 | |
| JPS5955546A (ja) | フア−ムウエア処理装置 | |
| JP3762597B2 (ja) | 計算機とその制御方法 | |
| JPS62219058A (ja) | 共有メモリの排他制御方式 | |
| JPH02231634A (ja) | ソフトウェア互換性維持方法 | |
| JPH0567973B2 (ja) | ||
| JPH0535499A (ja) | データ処理装置及びデータ処理方法 | |
| JPH07104834B2 (ja) | 処理装置間ロック制御システム | |
| JP3616588B2 (ja) | マイクロプログラムチェックシステム |