JP3373253B2 - 情報処理装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、メモリバスを介して接
続された複数の処理装置が、共通の主記憶装置を使用す
る情報処理装置に関し、特に、主記憶装置のセマフォビ
ットへのテストアンドセット命令によるアクセスをした
際、キャッシュメモリの無効化等の制御を行うキャッシ
ュメモリ制御機構を備えた情報処理装置に関する。

【０００２】

【従来の技術】図１０〜図１３は、従来例を示した図で
あり、図１０〜図１３中、１は主記憶装置、２はセマフ
ォ（Semaphore)領域、３は処理装置（プロセッサ）、４
はメモリバス、５はメモリバス監視部、６はメモリバス
アクセス制御部、７はデータ受信部、８はリクエスト制
御部、９はキャッシュメモリ制御部、１０はＣＰＵ（中
央処理装置）、１１はキャッシュメモリ、１２はスター
ト信号生成回路、１３はキャッシュ無効化信号生成回
路、１５、１７、１８、１９はＡＮＤ回路、１６、２
０、２１はＯＲ回路を示す。

【０００３】なお、以下の説明では、「信号有り」の状
態を、ハイレベル「１」とし、「信号無し」の状態をロ
ーレベル「０」として説明する。 §１：システム構成の説明・・・図１０、図１１、図１
２参照 図１０は従来のシステム（情報処理装置）構成図、図１
１は図１０の処理装置の構成図、図１２は図１１の一部
詳細図である。

【０００４】従来、図１０に示したように、メモリバス
４を介して接続された複数の処理装置（０、１、・・・
ｎ）が、共通の主記憶装置１を使用するシステム（情報
処理装置）が知られていた。

【０００５】このようなシステムにおいて、主記憶装置
１には、各記憶領域毎に相互排他制御情報（以下「セマ
フォビット」という）設定部を有する共通領域（以下
「セマフォ領域」という）２が設けてある。また、各処
理装置３は、例えば図１１に示した構成となっている。

【０００６】すなわち、各処理装置３には、主記憶制御
装置１４、ＣＰＵ１０、キャッシュメモリ１１等が設け
てあり、主記憶制御装置１４には、メモリバス監視部
５、メモリバスアクセス制御部６、データ受信部７、リ
クエスト制御部８、キャッシュメモリ制御部９等が設け
てある。

【０００７】また、前記リクエスト制御部８には、スタ
ート信号生成回路１２が設けてあり、キャッシュメモリ
制御部９には、キャッシュ無効化信号生成回路１３が設
けてある。

【０００８】前記スタート信号生成回路１２は、図１２
（Ａ）に示したようにＡＮＤ回路１５とＯＲ回路１６で
構成されている。また、前記キャッシュ無効化信号生成
回路１３は、図１２（Ｂ）に示したようにＡＮＤ回路１
７、１８、１９とＯＲ回路２０、２１で構成されてい
る。

【０００９】そして、スタート信号生成回路１２には、
Ｓ１〜Ｓ３の各信号が入力し、これらの入力信号からス
タート信号（ＳＴＡＲＴ）を生成して出力する。また、
キャッシュ無効化信号生成回路１３には、Ｓ３、Ｓ１
１、Ｓ１３、Ｓ１４、Ｓ１５、Ｓ１６の各信号が入力
し、キャッシュ無効化信号（Ｖｏｆｆ）を生成して出力
する。

【００１０】§２：スタート信号生成回路の動作の説明
・・・図１２（Ａ）参照 前記スタート信号生成回路１２には、Ｓ１、Ｓ２、Ｓ３
の各信号が入力するが、この場合、Ｓ１は、自装置によ
るステージ２のデータ転送タイミング信号（後述するＳ
ＴＡＧＥ２におけるメモリバス上の信号）、Ｓ２はリー
ドアクセス信号（ＣＰＵ１０から出る信号）、Ｓ３はテ
ストアンドセット（Test And Set:TS)の信号（ＣＰＵ１
０から出される信号）である。

【００１１】この回路では、Ｓ１の信号が有り（ハイレ
ベル「１」の状態）、かつ、Ｓ２、又はＳ３の信号が有
る（ハイレベル「１」の状態）時にスタート信号（ＳＴ
ＡＲＴ）が出力される（ハイレベル「１」の状態とな
る）。

【００１２】§３：キャッシャ無効化信号生成回路の動
作の説明・・・図１２（Ｂ）参照 キャッシャ無効化信号生成回路には、Ｓ３、Ｓ１１、Ｓ
１３、Ｓ１４、Ｓ１５、Ｓ１６の各信号が入力する。

【００１３】この場合、Ｓ１１は自装置によるステージ
３のデータ転送タイミング信号（後述するＳＴＡＧＥ３
におけるメモリバス上の信号）、Ｓ１３は他の処理装置
によるステージ３のデータ転送タイミング信号（後述す
るＳＴＡＧＥ３におけるメモリバス上の信号）、Ｓ１４
は他の処理装置によるライトアクセス信号（メモリバス
上の信号）、Ｓ１５は他の処理装置によるテストアンド
セット命令の信号、Ｓ１６はキャッシュヒット信号であ
る。

【００１４】この回路で、キャッシュ無効化信号Ｖｏｆ
ｆが出力（ハイレベル「１」の状態）されるのは、次の
場合である。 ：Ｓ１１とＳ３の信号が有り（ハイレベル「１」の状
態）、かつ、Ｓ１６の信号が有る（ハイレベル「１」の
状態）時キャッシュ無効化信号Ｖｏｆｆが出力される。

【００１５】：Ｓ１３と、Ｓ１６の信号が有り（ハイ
レベル「１」の状態）、かつ、Ｓ１４、またはＳ１５の
信号が有る（ハイレベル「１」の状態）時、キャッシュ
無効化信号Ｖｏｆｆが出力される。

【００１６】前記のようにしてキャッシュ無効化信号Ｖ
ｏｆｆが出力されると、キャッシュメモリ制御部９によ
り、キャッシュメモリ１１が無効化（該当するブロック
が無効化）される。

【００１７】§４：処理装置の処理説明・・・図１３参
照 図１３は従来の処理説明図（テストアンドセットでキャ
ッシュヒット時のタイムチャート）である。

【００１８】従来、処理装置３内のＣＰＵ１０が、主記
憶装置１に対してリード（外部リード）を行った場合、
該ＣＰＵ１０はリードデータが到達するまでは、次の動
作に進めず、リードデータが到着した時に、主記憶制御
装置１４のリクエスト制御部８よりスタート指示（スタ
ート信号に基づく指示）を受け、動作を再開する。

【００１９】これは、ＣＰＵ１０によるテストアンドセ
ットの場合も同様である。ここで、「テストアンドセッ
ト」とは、アドレスを出して、データをリードし、かつ
ライトする動作を１回のメモリバス獲得中に行うという
命令（相互排他制御情報設定部へのアクセス命令）であ
る。

【００２０】テストアンドセットの場合は、キャッシュ
メモリ１１がヒットすると、主記憶装置１とデータの不
一致が生じるため、キャッシュメモリ１１を無効化する
必要がある。

【００２１】図１３では、自処理装置３が、テストアン
ドセットを行った時に、キャッシュメモリがヒットした
場合のタイミングチャートの例を示してある。まず、ス
テージ１でアドレスを出し、ステージ２でデータをリー
ドする。そして、このステージ２で、スタート信号が出
され、ＣＰＵが動作を再開する。

【００２２】そして、ステージ３では、キャッシュ無効
化信号生成回路１３からキャッシュ無効化信号Ｖｏｆｆ
が出力され、該ステージ３でキャッシュメモリ１１の該
当するブロックが無効化される。

【００２３】このようにして、テストアンドセットによ
るスタート指示よりも後に、テストアンドセットがヒッ
トしたことによるキャッシュメモリの無効化が行われ
る。

【００２４】

【発明が解決しようとする課題】上記のような従来のも
のにおいては、次のような課題があった。従来は、自処
理装置によるテストアンドセットのスタート指示（ステ
ージ２）よりも後に、テストアンドセットがキャッシュ
ヒットしたことによるキャッシュメモリの無効化（ステ
ージ３）が行われていた。

【００２５】ＣＰＵは、主記憶制御装置からのスタート
指示を受け取ると、動作を再開する。ここで、テストア
ンドセットの直後に、テストアンドセットと同一ブロッ
クに対するリードアクセスが入っていた場合、キャッシ
ュメモリが無効化される前であるため、キャッシュメモ
リがヒットすると、実際の主記憶装置とは内容の異なる
古いデータをリードしてしまい、矛盾が生じることにな
る。

【００２６】本発明は、このような従来の課題を解決
し、テストアンドセット時に、キャッシュヒットした場
合、主記憶装置とのデータ不一致による矛盾を解消し、
システムの信頼性を向上させることを目的とする。

【００２７】

【課題を解決するための手段】図１は本発明の原理説明
図であり、図１中、図１０〜図１３と同じものは、同一
符号で示してある。また、２７は遅延回路を示す。

【００２８】本発明は上記の課題を解決するため、次の
ように構成した。 （ａ）：メモリバス４を介して共通の主記憶装置１に、
複数の処理装置３を接続し、各処理装置３に、キャッシ
ュメモリ１１と、主記憶制御装置１４を設け、主記憶装
置１に、各記憶領域毎に相互排他制御情報（セマフォビ
ット）設定部を有する共通領域（セマフォ領域２）を設
けると共に、前記処理装置３は、：前記相互排他制御
情報設定部に対し、相互排他制御情報設定部へのアクセ
ス命令（テストアンドセット）によりアクセスした際、
キャッシュメモリ１１がヒットしたら、該キャッシュメ
モリの当該ブロックを無効化する機能と、：外部リー
ドをした際、リードデータが到着するまではＣＰＵの動
作を停止し、リードデータが到着した時に、主記憶制御
装置１４からのスタート指示によりＣＰＵの動作を再開
する機能を有する情報処理装置において、前記主記憶制
御装置１４に、前記処理装置３が、主記憶装置１の相互
排他制御情報設定部に対し、相互排他制御情報設定部へ
のアクセス命令によりアクセスして、そのキャッシュメ
モリ１１がヒットした際、スタート指示を遅延させるこ
とにより、キャッシュメモリ１１の当該ブロックを無効
化した後に、自処理装置に対し、前記スタート指示が出
せるようにするための遅延手段１２、２７を備えている
ことを特徴とする。

【００２９】（ｂ）：メモリバス４を介して共通の主記
憶装置１に、複数の処理装置３を接続し、各処理装置３
に、キャッシュメモリ１１と、主記憶制御装置１４を設
け、主記憶装置１に、各記憶領域毎に相互排他制御情報
（セマフォビット）設定部を有する共通領域（セマフォ
領域）２を設けると共に、前記処理装置３は、：前記
相互排他制御情報設定部に対し、相互排他制御情報設定
部へのアクセス命令（テストアンドセット）によりアク
セスした際、キャッシュメモリ１１がヒットしたら、該
キャッシュメモリの当該ブロックを無効化する機能と、
：外部リードをした際、リードデータが到着するまで
はＣＰＵの動作を停止し、リードデータが到着した時
に、主記憶制御装置１４からのスタート指示によりＣＰ
Ｕの動作を再開する機能を有する情報処理装置におい
て、前記主記憶制御装置１４に、前記処理装置３が、主
記憶装置１の相互排他制御情報設定部に対し、相互排他
制御情報設定部へのアクセス命令によりアクセスした場
合にのみ、主記憶制御装置１４からのスタート指示を、
他の外部リード時のスタート指示より遅延させるための
遅延手段１２、２７を備えていることを特徴とする。

【００３０】（Ｃ）：メモリバス４を介して共通の主記
憶装置１に、複数の処理装置３を接続し、各処理装置３
に、キャッシュメモリ１１と、主記憶制御装置１４を設
け、主記憶装置１に、各記憶領域毎に相互排他制御情報
（セマフォビット）設定部を有する共通領域（セマフォ
領域）２を設けると共に、前記処理装置３は、：前記
相互排他制御情報設定部に対し、相互排他制御情報設定
部へのアクセス命令（テストアンドセット）によりアク
セスした際、キャッシュメモリ１１がヒットしたら、該
キャッシュメモリの当該ブロックを無効化する機能と、
：外部リードをした際、リードデータが到着するまで
はＣＰＵの動作を停止し、リードデータが到着した時
に、主記憶制御装置１４からのスタート指示によりＣＰ
Ｕの動作を再開する機能を有する情報処理装置におい
て、前記主記憶制御装置１４に、前記処理装置３が主記
憶装置１の相互排他制御情報設定部に対し、相互排他制
御情報設定部へのアクセス命令（テストアンドセット）
によりアクセスした際、そのキャッシュメモリ１１がヒ
ットした場合にのみ、主記憶制御装置１４からのスター
ト指示を、他の外部リード時のスタート指示より遅延さ
せるための遅延手段１２、２７を備えていることを特徴
とする。

【００３１】

【作用】上記構成に基づく本発明の作用を、図１に基づ
いて説明する。処理装置３内のＣＰＵ１０が、主記憶装
置１に対して外部リード（自処理装置以外のリード）を
行った場合、該ＣＰＵ１０はリードデータが到達するま
では、次の動作に進めず、リードデータが到着した時
に、主記憶制御装置１４よりスタート指示を受け動作を
再開する。

【００３２】これは、ＣＰＵ１０による相互排他制御情
報設定部へのアクセス命令（テストアンドセット）の場
合も同様である。この命令の場合は、キャッシュメモリ
１１がヒットすると、主記憶装置１とデータの不一致が
生じるため、キャッシュメモリ１１を無効化する必要が
ある。

【００３３】処理装置３では、先ず、ＣＰＵ１０がアド
レスを出し、データをリードする。その後主記憶制御装
置１４からスタート指示（スタート信号生成回路１２の
出力信号に基づく指示）が出されると、ＣＰＵ１０が動
作を再開する。この場合、各処理装置３では、次のよう
な制御を行う。

【００３４】（１）：処理装置３が、主記憶装置１の相
互排他制御情報（セマフォビット）設定部に対し、相互
排他制御情報設定部へのアクセス命令（テストアンドセ
ット）によりアクセスして、そのキャッシュメモリ１１
がヒットした際、遅延回路２７でスタート指示を遅延さ
せることにより、キャッシュメモリ１１の当該ブロック
を無効化した後に、自処理装置に対し、前記スタート指
示が出せるように制御する。

【００３５】（２）：処理装置３が、主記憶装置１の相
互排他制御情報設定部に対し、相互排他制御情報設定部
へのアクセス命令（テストアンドセット）によりアクセ
スした場合にのみ、主記憶制御装置１４からのスタート
指示を、遅延回路２７により、他の外部リード時のスタ
ート指示より遅延させるように制御する。

【００３６】（３）：処理装置３が主記憶装置１の相互
排他制御情報設定部に対し、相互排他制御情報設定部へ
のアクセス命令（テストアンドセット）によりアクセス
した際、そのキャッシュメモリ１１がヒットした場合に
のみ、主記憶制御装置１４からのスタート指示を、遅延
回路２７により、他の外部リード時のスタート指示より
遅延させるように制御する。

【００３７】以上のようにしたので、自処理装置のテス
トアンドセットでキャッシュメモリがヒットし、その直
後にテストアンドセットと同一のブロックに対するリー
ドアクセスがあった場合にも、無効化前の古いデータを
リードしてしまうことは防止できる。

【００３８】また、自処理装置によるテストアンドセッ
ト時でキャッシュミスヒットの場合は、キャッシュを無
効化する必要はない。従って、この場合は、スタートタ
イミングは遅延させる必要は無い。

【００３９】そこで、前記（３）のように、自処理装置
によるテストアンドセットがキャッシュヒットの場合に
のみ、スタートタイミングを遅延させれば、無駄な待ち
時間がなくなる。

【００４０】このようにして、テストアンドセット時
に、キャッシュメモリがヒットした場合、主記憶装置と
のデータ不一致による矛盾を解消し、システムの信頼性
を向上させることができる。

【００４１】

【実施例】以下、本発明の実施例を図面に基づいて説明
する。図２〜図９は実施例を示した図であり、図２〜図
９中、図１、及び図１０〜図１３と同じものは、同一符
号で示してある。また、２４、２５、２９、３０、３１
はＡＮＤ回路、２６、３２はＯＲ回路、２８はＤ−ＦＦ
（遅延型フリップフロップ）を示す。

【００４２】（各実施例に共通の説明）図２は実施例の
システム構成図、図３は処理装置の詳細な構成図であ
る。先ず、図２、図３に基づき、各実施例に共通の説明
をする。

【００４３】この実施例のシステムは、図２に示したよ
うに、メモリバス４を介して接続された複数の処理装置
（０、１、・・・ｎ）が共通の主記憶装置１を使用する
システム（情報処理装置）である。

【００４４】そして、主記憶装置１には、各領域（領域
１、領域２、・・・領域ｎ）毎に、セマフォビット（相
互排他制御情報）を設定（１／０の値を設定）するため
の相互排他制御情報設定部を有するセマフォ領域（共通
領域）２が設けてある。

【００４５】また、各処理装置３には、主記憶制御装置
１４、ＣＰＵ１０、キャッシュメモリ１１等が設けてあ
る。更に、主記憶制御装置１４には、メモリバス監視部
５、メモリバスアクセス制御部６、データ受信部７、リ
クエスト制御部８、キャッシュメモリ制御部９等が設け
てある。

【００４６】なお、前記従来例と同じように、リクエス
ト制御部８には、スタート信号生成回路１２が設けてあ
り、キャッシュメモリ制御部９には、キャッシュ無効化
信号生成回路１３が設けてある（図１１と同じ）が図示
省略してある。

【００４７】この場合、キャッシュ無効化信号生成回路
１３は、図１２（Ｂ）と同じ構成なので、以下の各実施
例では、図示、及び説明は省略する。 （第１実施例の説明）図４は第１実施例のスタート信号
生成回路を示した図、図５は第１実施例の処理説明図１
（リードアクセス時のタイムチャート）、図６は第１実
施例の処理説明図２（テストアンドセット時のタイムチ
ャート）である。

【００４８】 §１：スタート信号生成回路の説明・・・図４参照 第１実施例では、スタート信号生成回路として、図４に
示した構成の回路を用いる。

【００４９】この回路は、ＡＮＤ回路２４、２５と、Ｏ
Ｒ回路２６と、遅延回路２７とで構成する。そして、前
記遅延回路２７は、複数のＤ−ＦＦ（遅延型フリップフ
ロップ）２８により構成し（この例では、３つのＤ−Ｆ
Ｆにより３サイクル遅延させる）、該Ｄ−ＦＦにはシス
テムクロックを供給する。

【００５０】前記スタート信号生成回路１２には、Ｓ
１、Ｓ２、Ｓ３の各信号が入力するが、この場合、Ｓ１
は、自装置によるデータ転送タイミング信号（ＳＴＡＧ
Ｅ２におけるメモリバス上の信号）、Ｓ２はリードアク
セス信号（ＣＰＵ１０から出る信号）、Ｓ３はテストア
ンドセット信号（ＣＰＵ１０から出される信号）である
（図１２の信号と同じ）。

【００５１】そしてＡＮＤ回路２４には、Ｓ１、Ｓ２の
信号が入力し、ＡＮＤ回路２５には、Ｓ１、Ｓ３の信号
が入力する。また、遅延回路２７には、ＡＮＤ回路２５
の出力信号が入力し、ＯＲ回路２６には、ＡＮＤ回路２
４の出力信号と、遅延回路２７の出力信号が入力する。

【００５２】この回路では、Ｓ１、Ｓ２の信号が有る
（ハイレベル「１」の状態）時は、直ちに、ＯＲ回路２
６からスタート信号（ＳＴＡＲＴ）が出力されるが、Ｓ
１、Ｓ３の信号が有る時（ハイレベル「１」の状態）
は、スタート信号（ＳＴＡＲＴ）が直ちに出力されな
い。

【００５３】すなわち、Ｓ１、Ｓ３の信号が入力された
場合には、ＡＮＤ回路２５の出力は、直ちにハイレベル
「１」になるが、このハイレベル信号は、遅延回路２７
で所定時間遅延させた後、ＯＲ回路２６に入力する。

【００５４】従って、Ｓ１、Ｓ３の信号が入力した後、
所定時間（３サイクル）遅延して、ＯＲ回路２６からス
タート信号（ＳＴＡＲＴ）が出力される。 §２：リードアクセス時の処理説明・・・図５参照 リードアクセス時には、まず、ステージ１（ＳＴＡＧＥ
１）でアドレスを出し、ステージ２（ＳＴＡＧＥ２）で
データをリードする。

【００５５】この時、図４に示したＳ１とＳ２の信号が
共にハイレベル「１」になる。このため、ステージ２
で、スタート信号（ＳＴＡＲＴ）が出力され、ＣＰＵ１
０は処理を再開する。

【００５６】すなわち、リードアクセス時のスタートタ
イミングは、前記従来例と同様に、リードデータ到着タ
イミング（ＳＴＡＧＥ２）である。 §３：テストアンドセット時の処理説明・・・図６参照 テストアンドセットで、キャッシュメモリがヒットした
場合の処理は、次の通りである。テストアンドセット時
のスタートタイミング（ＣＰＵの処理再開タイミング）
は、リードデータ到着タイミングを遅延させたタイミン
グである。

【００５７】ここで、遅延サイクルを３サイクルとして
いるが、テストアンドセット時のスタートタイミングが
キャッシュメモリの無効化タイミングよりも遅くなれ
ば、遅延量は任意で良い。

【００５８】図６に示したように、まず、ステージ１で
アドレスを出し、ステージ２でデータをリードする。そ
の後、ステージ３でキャッシュメモリの無効化を行う
（この点は、図１３に示した従来例と同じ）。

【００５９】そして、前記データをリードしたステージ
２では、図４のＳ１、Ｓ３の信号はハイレベル「１」に
なり、ＡＮＤ回路２５の出力はハイレベル「１」になる
が、この信号は、遅延回路２７で所定時間遅延（３サイ
クル）して、ＯＲ回路２６から出力する。従って、スタ
ート信号は、３サイクル遅れて出力される。

【００６０】このため、キャッシュメモリの無効化を行
った後に、スタート信号を出して、ＣＰＵ１０の処理を
再開させることができる。従って、第１実施例によれ
ば、自処理装置のテストアンドセットがキャッシュヒッ
トし、その直後にテストアンドセットと同一のブロック
に対するリードアクセスがあった場合にも、無効化前の
古いデータをリードしてしまうことはない。

【００６１】（第２実施例の説明）図７は第２実施例の
スタート信号生成回路を示した図、図８は第２実施例の
処理説明図１（テストアンドセットでキャッシュミスヒ
ット時のタイムチャート）、図９は第２実施例の処理説
明図２（テストアンドセットでキャッシュヒット時のタ
イムチャート）である。

【００６２】 §１：スタート信号生成回路の説明・・・図７参照 第２実施例では、スタート信号生成回路として、図７に
示した構成の回路を用いる。この回路は、ＡＮＤ回路２
９、３０、３１と、ＯＲ回路３２と、遅延回路２７とで
構成する。

【００６３】そして、前記遅延回路２７は、複数（この
例では２個）のＤ−ＦＦ（遅延型フリップフロップ）２
８により構成する（この例では、２つのＤ−ＦＦにより
２サイクル遅延させている）。そして、前記Ｄ−ＦＦに
はシステムクロックを供給する。

【００６４】前記スタート信号生成回路１２には、Ｓ
１、Ｓ２、Ｓ３、Ｓ１１、Ｓ１６の各信号が入力する。
前記Ｓ１は、自装置によるデータ転送タイミング信号
（ＳＴＡＧＥ２におけるメモリバス上の信号）、Ｓ２は
リードアクセス信号（ＣＰＵ１０から出る信号）、Ｓ３
はテストアンドセット信号（ＣＰＵ１０から出される信
号）、Ｓ１１は自装置によるデータ転送タイミング信号
（後述するＳＴＡＧＥ３におけるメモリバス上の信
号）、Ｓ１６はキャッシュヒット信号である。

【００６５】この場合、ＡＮＤ回路２９には、Ｓ１、Ｓ
２の信号が入力し、ＡＮＤ回路３０とＡＮＤ回路３１に
は、Ｓ１１、Ｓ３、Ｓ１６の信号が入力する。但し、Ａ
ＮＤ回路３０には、Ｓ１６の信号を反転させて入力す
る。

【００６６】また、遅延回路２７には、ＡＮＤ回路３１
の出力信号が入力し、ＯＲ回路３２には、ＡＮＤ回路２
９、３０の出力信号と、遅延回路２７の出力信号が入力
する。

【００６７】この回路では、Ｓ１、Ｓ２の信号が有る
（ハイレベル「１」の状態）時、及びＳ１１、Ｓ３の信
号が有って（ハイレベル「１」の状態）、かつＳ１６の
信号が無い（ローレベル「０」の状態）時、直ちに、Ｏ
Ｒ回路３２からスタート信号（ＳＴＡＲＴ）が出力され
る。

【００６８】しかし、Ｓ１１、Ｓ３、Ｓ１６の信号が有
る（全てハイレベル「１」の状態）時は、ＡＮＤ回路３
１の出力は直ちにハイレベル「１」となるが、この信号
は、遅延回路２７で所定時間遅れて（この例では２サイ
クル遅延）ＯＲ回路３２に入力する。

【００６９】従って、Ｓ１１、Ｓ３、Ｓ１６の信号が入
力した後、所定時間（２サイクル）遅延して、ＯＲ回路
３２からスタート信号（ＳＴＡＲＴ）が出力される。 §２：テストアンドセット時の処理説明・・・図８、図
９参照 図８は第２実施例の処理説明図１（テストアンドセット
でキャッシュミスヒット時）、図９は第２実施例の処理
説明図２（テストアンドセットでキャッシュヒット時）
である。

【００７０】第２実施例では、リードアクセス時のスタ
ートタイミング、及びテストアンドセット時で、キャッ
シュヒット時のスタートタイミングは、前記第１実施例
と同じである。

【００７１】しかし、自処理装置によるテストアンドセ
ット時で、キャッシュミスヒットの場合は、キャッシュ
メモリを無効化する必要はない。従って、この場合は、
スタートタイミングは遅延させる必要は無い。そこで、
第２実施例では、次のように処理を行う。

【００７２】：テストアンドセットでキャッシュメモ
リがミスヒットであった場合は、次のように処理を行
う。この場合のスタートタイミングは、図８に示した通
りである。すなわち、ステージ１でアドレスを出し、ス
テージ２でデータをリードし、リードデータが到着す
る。そして、ステージ３で、キャッシュヒットの判定を
行い、キャッシュミスヒットが判明する。

【００７３】このため、ステージ３で、図７に示したＳ
１１の信号がハイレベル「１」、Ｓ３の信号がハイレベ
ル「１」、Ｓ１６の信号がローレベル「０」（キャッシ
ュミスヒット）となり、ＡＮＤ回路３０の出力がハイレ
ベル「１」となる。

【００７４】その結果、ステージ３で、ＯＲ回路３２か
らスタート信号（ＳＴＡＲＴ）が出力され、ＣＰＵ１０
は処理を再開する（スタート信号を遅延させない）。 ：テストアンドセットでキャッシュメモリがヒットし
た場合は、次のように処理を行う。

【００７５】この場合のスタートタイミングは、図９に
示した通りである。まず、ステージ１でアドレスを出
し、ステージ２でデータをリードするが、キャッシュヒ
ット判定をステージ３で行っている。

【００７６】この判定で、キャッシュヒットと判定され
ると、ステージ３で、キャッシュメモリの無効化が行わ
れる。また、ステージ３では、図７に示したＳ１１の信
号がハイレベル「１」、Ｓ３の信号がハイレベル
「１」、Ｓ１６の信号がハイレベル「１」となるから、
ＡＮＤ回路３１の出力がハイレベル「１」となる。

【００７７】このハイレベル信号は、遅延回路２７で所
定時間（この例では２サイクル）だけ遅延して、ＯＲ回
路３２に出力する。その結果、ステージ３より２サイク
ル遅延して、ＯＲ回路３２からスタート信号（ＳＴＡＲ
Ｔ）が出力される。

【００７８】以上のようにして、第２実施例では、自処
理装置によるテストアンドセットがキャッシュヒットの
場合にのみ、スタートタイミングを遅延させている（な
お、第１実施例では、自装置によるテストアンドセット
がキャッシュヒットしていなくても、スタートタイミン
グを遅延させている）。このため、無駄な待ち時間がな
くなる。

【００７９】

【発明の効果】以上説明したように、本発明によれば次
のような効果がある。 ：自装置（処理装置）のテストアンドセット時のスタ
ートタイミングを、必要に応じて他のリードアクセス時
よりも遅延させている。

【００８０】このため、テストアンドセットでキャッシ
ュヒットした時の主記憶装置とのデータ不一致による矛
盾を無くすことができる。 ：また、前記第２実施例では、自処理装置によるテス
トアンドセットがキャッシュヒットの場合にのみ、スタ
ートタイミングを遅延させているので、無駄な待ち時間
がなくなり、処理速度が速くなる。

【００８１】：前記、により、システムの信頼性
が向上し、かつ高速処理が可能になる。

【図面の簡単な説明】

【図１】本発明の原理説明図である。

【図２】実施例のシステム構成図である。

【図３】処理装置の詳細な構成図である。

【図４】第１実施例のスタート信号生成回路を示した図
である。

【図５】第１実施例の処理説明図１（リードアクセス時
のタイムチャート）である。

【図６】第１実施例の処理説明図２（テストアンドセッ
ト時のタイムチャート）である。

【図７】第２実施例のスタート信号生成回路である。

【図８】第２実施例の処理説明図１（テストアンドセッ
トでキャッシュミスヒット時のタイムチャート）であ
る。

【図９】第２実施例の処理説明図２（テストアンドセッ
トでキャッシュヒット時のタイムチャート）である。

【図１０】従来のシステム構成図である。

【図１１】図１０の処理装置の構成図である。

【図１２】図１１の一部詳細図である。

【図１３】従来の処理説明図（テストアンドセットでキ
ャッシュヒット時のタイムチャート）である。

【符号の説明】

１ 主記憶装置 ２ セマフォ領域（共通領域） ３ 処理装置 ４ メモリバス １０ ＣＰＵ（中央処理装置） １１ キャッシュメモリ １２ スタート信号生成回路 １４ 主記憶制御装置

───────────────────────────────────────────────────── フロントページの続き (72)発明者 小田原 孝一 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 野中 巧 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 星 健二 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 金谷 英治 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (56)参考文献 特開 平１−128156（ＪＰ，Ａ) 特開 平２−18643（ＪＰ，Ａ) 特開 昭63−8849（ＪＰ，Ａ) 特開 平４−181460（ＪＰ，Ａ) 特開 平３−149636（ＪＰ，Ａ) 特開 平１−126758（ＪＰ，Ａ) 特開 平１−96746（ＪＰ，Ａ) 特開 昭62−298866（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G06F 15/16 - 15/177 G06F 12/08 - 12/12 G06F 12/00 550 - 12/06 G06F 13/16 - 13/18

Claims (3)

(57)【特許請求の範囲】
1. 【請求項１】 メモリバスを介して共通の主記憶装置
   に、複数の処理装置を接続し、 各処理装置に、キャッシュメモリと、主記憶制御装置を
   設け、 主記憶装置に、各記憶領域毎に相互排他制御情報設定部
   を有する共通領域を設けると共に、 前記処理装置は、前記相互排他制御情報設定部に対し、
   相互排他制御情報設定部へのアクセス命令によりアクセ
   スした際、キャッシュメモリがヒットしたら、該キャッ
   シュメモリの当該ブロックを無効化する機能と、 外部リードをした際、リードデータが到着するまではＣ
   ＰＵの動作を停止し、リードデータが到着した時に、主
   記憶制御装置からのスタート指示によりＣＰＵの動作を
   再開する機能を有する情報処理装置において、 前記主記憶制御装置に、 前記処理装置 が、主記憶装置の相互排他制御情報設定部
   に対し、相互排他制御情報設定部へのアクセス命令によ
   りアクセスして、そのキャッシュメモリがヒットした
   際、スタート指示を遅延させることにより、キャッシュ
   メモリの当該ブロックを無効化した後に、自処理装置に
   対し、前記スタート指示が出せるようにするための遅延
   手段を備えていることを特徴とする情報処理装置。
2. 【請求項２】 メモリバスを介して共通の主記憶装置
   に、複数の処理装置を接続し、 各処理装置に、キャッシュメモリと、主記憶制御装置を
   設け、 主記憶装置に、各記憶領域毎に相互排他制御情報設定部
   を有する共通領域を設けると共に、 前記処理装置は、前記相互排他制御情報設定部に対し、
   相互排他制御情報設定部へのアクセス命令によりアクセ
   スした際、キャッシュメモリがヒットしたら、該キャッ
   シュメモリの当該ブロックを無効化する機能と、 外部リードをした際、リードデータが到着するまではＣ
   ＰＵの動作を停止し、リードデータが到着した時に、主
   記憶制御装置からのスタート指示によりＣＰＵの動作を
   再開する機能を有する情報処理装置において、 前記主記憶制御装置に、 前記処理装置が、主記憶装置の相互排他制御情報設定部
   に対し、相互排他制御情報設定部へのアクセス命令によ
   りアクセスした場合にのみ、主記憶制御装置からのスタ
   ート指示を、他の外部リード時のスタート指示より遅延
   させるための遅延手段を備えていることを特徴とする情
   報処理装置。
3. 【請求項３】 メモリバスを介して共通の主記憶装置
   に、複数の処理装置を接続し、 各処理装置に、キャッシュメモリと、主記憶制御装置を
   設け、 主記憶装置に、各記憶領域毎に相互排他制御情報設定部
   を有する共通領域を設けると共に、 前記処理装置は、前記相互排他制御情報設定部に対し、
   相互排他制御情報設定部へのアクセス命令によりアクセ
   スした際、キャッシュメモリがヒットしたら、該キャッ
   シュメモリの当該ブロックを無効化する機能と、 外部リードをした際、リードデータが到着するまではＣ
   ＰＵの動作を停止し、リードデータが到着した時に、主
   記憶制御装置からのスタート指示によりＣＰＵの動作を
   再開する機能を有する情報処理装置において、 前記主記憶制御装置に、 前記処理装置 が主記憶装置の相互排他制御情報設定部に
   対し、相互排他制御情報設定部へのアクセス命令により
   アクセスした際、そのキャッシュメモリがヒットした場
   合にのみ、主記憶制御装置からのスタート指示を、他の
   外部リード時のスタート指示より遅延させるための遅延
   手段を備えていることを特徴とする情報処理装置。