KR100454545B1

KR100454545B1 - 반도체 테스트 시스템

Info

Publication number: KR100454545B1
Application number: KR10-2001-0019189A
Authority: KR
Inventors: 턴퀘스트제임스앨런; 라주스맨로칫; 스가모리시게루
Original assignee: 가부시키가이샤 어드밴티스트
Priority date: 2000-04-12
Filing date: 2001-04-11
Publication date: 2004-11-03
Also published as: US6567941B1; CN1323989A; KR20010098506A; DE10118139A1; CN1210571C; TW548416B; JP2001311765A; JP4106197B2

Abstract

이벤트 기반 테스트 시스템은 내부에 사용되는 모든 핀 카드에 대해 비용면에서 효율적이며, 에러가 없고, 안전하고 간단한 교정 데이터 관리 방법을 갖는다. 이 테스트 시스템은 테스트 채널을 통해 테스트중인 반도체 장치(Device Under Test; 이하 'DUT'라고도 함)의 장치 핀에 테스트 패턴을 인가하고 DUT의 응답 출력을 조사함으로써 DUT를 테스팅하기 위한 다수의 테스트 채널을 갖는다. 테스트 시스템은 테스트 채널의 일부를 만들도록 내부에 복수의 핀 유닛을 각각 갖는 복수의 핀 카드, 각 핀 카드 내에 설치되어 대응하는 핀 카드에 탑재된 핀 유닛에 관련한 에러 팩터를 보상하는 교정 데이터를 기억하기 위한 비휘발성 메모리, 및 각 핀 카드 내에 설치되어 대응하는 핀 카드의 모든 핀 유닛에 대해 교정 데이터를 관리하고 교정 프로시져를 실행하기 위한 마이크로프로세서를 포함하고, 각 핀 유닛은, 테스트 패턴이나 스트로브 신호가 이전의 이벤트로부터의 시차에 관련한 모든 변경을 정의하는 이벤트 메모리에 기억된 이벤트 데이터에 기초하여 직접 생성되고 있는 이벤트 테스터로 구성된다.

Description

반도체 테스트 시스템{EVENT BASED TEST SYSTEM STORING PIN CALIBRATION DATA IN NON-VOLATILE MEMORY}

본 발명은 IC 등의 반도체 장치를 테스팅하기 위한 반도체 테스트 시스템에 관한 것으로, 보다 구체적으로는 핀 카드의 비휘발성 메모리의 각 핀 유닛에 관련하여 테스트 정밀도에 영향을 미치는 여러 파라미터에 관한 교정 데이터를 기억하는 이벤트에 근거한 반도체 테스트 시스템에 관한 것이다.

IC 테스터 등의 반도체 테스트 시스템에 의한 IC 및 LSI 등의 반도체 장치의 테스트시, 테스트 대상인 반도체 IC 장치에는 미리 정해진 테스트 타이밍에서 IC 테스터에 의해 적당한 테스터 핀에 생성되는 테스트 신호나 테스트 패턴이 제공된다. IC 테스터는 테스트 신호에 응답하여 테스트중인 IC 장치로부터 출력 신호를 수신한다. 출력 신호는 IC 장치가 정확하게 기능하는지의 여부를 판정하기 위해서 미리 정해진 타이밍에서 스트로브 신호에 의해 스트로브되거나 샘플링되어 예측되는 출력 데이터와 비교된다.

테스트 신호는 테스트 신호의 의도된 진폭, 임피던스 및 슬루 레이트(slew rate)를 만드는 구동기를 통해 테스트중인 장치에 송신된다. 테스트중인 장치로부터의 출력 응답 신호는 스트로브 신호의 타이밍으로 아날로그 비교기에 의해 샘플링되어 미리 정해진 임계 전압과 비교된다. 구동기와 아날로그 비교기 둘다는 통상 핀 전자 장치로 불리는 블럭에 조립된다. 핀 전자 장치는 DC 파라미터 측정을 위해 테스트 신호와 응답 신호의 아날로그 값 및 DC 전압과 전류에 관련되기 때문에, 핀 전자 장치의 파라미터는 정확한 측정을 확실하게 하기 위해 교정될 필요가 있다. 본 발명은 반도체 테스트 시스템에서 이런 교정 데이터를 기억하기 위한 기술에 관한 것이다.

전형적으로, 테스트 신호와 스트로브 신호의 타이밍은 반도체 테스트 시스템의 테스터 레이트나 테스터 사이클에 관련하여 정의된다. 이런 테스트 시스템은 때로 사이클에 근거한 테스트 시스템으로 불린다. 다른 유형의 테스트 시스템은 원하는 테스트 신호와 스트로브 신호가 핀 한 개당 직접 이벤트 메모리로부터의 이벤트 데이터로 생성되고 있는 이벤트 기반 테스트 시스템으로 불린다. 본 발명은 이런 이벤트에 근거한 반도체 테스트 시스템에 잘 적용되지만, 핀 한 개당의 아키텍쳐를 갖는 종래의 사이클에 근거한 반도체 테스트 시스템에도 또한 적용할 수 있다.

이벤트 기반 테스트 시스템에서, 이벤트의 개념이 이용되며, 여기에서 이벤트는 테스트중인 반도체 장치를 테스트하기 위해 사용되는 신호의 로직 상태의 변경을 말한다. 예를 들어, 이런 변경은 테스트 신호의 상승 및 하강 에지이거나 스트로브 신호의 타이밍 에지이다. 이벤트의 타이밍은 기준 시점으로부터 일정 시간 길이에 관련하여 정의된 것이다. 통상, 이런 기준 시점은 이전 이벤트의 타이밍이다. 대안적으로, 이 기준 시점은 모든 이벤트에 공통인 고정 시점이다.

이벤트 기반 테스트 시스템에서, 타이밍 메모리 (이벤트 메모리)의 타이밍 데이터가 각 매 테스트 사이클마다 파형, 벡터, 딜레이 등에 관련한 복잡한 정보를 포함할 필요가 없기 때문에, 타이밍 데이터의 설명은 극적으로 간략화될 수 있다. 이벤트 기반 테스트 시스템에서는, 상술된 바와 같이, 이벤트 메모리에 기억된 각 이벤트의 타이밍 (이벤트) 데이터가 현 이벤트와 마지막 이벤트 사이의 시차로 표현된다. 통상, 인접한 이벤트 간의 시차 (델타 시간)는, 고정 시점과의 시차 (절대 시간)와 달리 작기 때문에, 메모리의 데이터의 크기는 또한 적을 수 있어, 결과적으로 메모리 용량의 감소를 초래할 수 있다.

상술된 바와 같이, 반도체 테스트 시스템의 핀 전자 장치 회로는 장치 파라미터의 정확한 측정을 성취하기 위한 교정을 필요로 한다. 반도체 테스트 시스템에 필요한 교정 데이터 유형의 예는 (1) 기준 구동 전압의 보상, (2) 기준 비교 (임계) 전압의 보상, (3) 구동되는 현재 로드의 보상, (4) 테스트 핀에 접속된 파라미터 (DC 전압 및 전류) 측정 회로의 보상, (5) 트리거 비교에 이용되는 타이밍 스트로브의 보상 및 (6) 테스트 핀 자극 (테스트 신호)을 구동하는 데에 사용되는 타이밍 트리거의 보상을 포함한다. 테스트 결과의 정밀도와 해상도에 또한 영향을 미치는 다른 에러 팩터가 있다. 이런 다른 에러 팩터는 핀 카드와 테스트중인 장치 사이에 제공된 성능 보드와 핀 고정물에서의 신호 전파 지연 시간을 포함한다.

따라서, 테스트 시스템에 교정 데이터를 유지하여 특정 시간 간격이나 각 파워 업 때에 여러 파라미터의 보상을 실행할 수 있는 효율적인 방법의 필요성이 대두되고 있다.

따라서, 본 발명의 목적은 교정 데이터가 핀 카드에 기억되어 있는 복수의 핀 카드를 가지며, 각 핀 카드는 복수의 핀 유닛을 포함하며, 각 핀 유닛은 이벤트에 근거한 테스터로 구성되는 반도체 테스트 시스템을 제공하는 것이다.

본 발명의 다른 목적은 내부에 복수의 핀 유닛을 갖는 각 핀 카드가 핀 카드의 핀 유닛에 관련되는 여러 파라미터의 교정 데이터를 기억하도록 비휘발성 메모리를 포함하고 있는 반도체 테스트 시스템을 제공하는 것이다.

본 발명의 다른 목적은 내부에 복수의 핀 유닛을 갖는 각 핀 카드가 핀 유닛에 관련되는 여러 파라미터의 교정 데이터를 기억하기 위한 비휘발성 메모리 및 핀 카드의 교정 프로세스를 행하기 위한 프로세서를 포함하고 있는 이벤트에 근거한 반도체 테스트 시스템을 제공하는 것이다.

본 발명의 다른 목적은 내부에 사용되는 모든 핀 카드에 대해 비용에 효율적이며, 에러가 없으며, 안전하며 간단한 교정 데이터 관리 방법을 갖는 이벤트에 근거한 반도체 테스트 시스템을 제공하는 것이다.

본 발명은 스트로브 신호의 타이밍에서 테스트중인 전자 장치(Device Under Test; 이하, 'DUT'라고도 함)에 테스트 신호를 공급하고 DUT의 출력을 평가하기 위한 여러 타이밍의 이벤트를 생성함으로써 DUT를 테스트하기 위한 반도체 테스트 시스템이다. 이벤트의 타이밍은 이벤트 메모리의 타이밍 데이터를 변경하여 자유로 변경될 수 있다.

본 발명에서, 반도체 테스트 시스템은 테스트 채널을 통해 DUT의 장치 핀에 테스트 패턴을 공급하고 DUT의 응답 출력을 조사함으로써 DUT를 테스팅하기 위한 다수의 테스트 채널로 이루어진다. 테스트 시스템은 테스트 채널의 일부를 만들도록 내부에 복수의 핀 유닛을 각각 갖는 복수의 핀 카드, 각 핀 카드 내에 설치되어 대응하는 핀 카드에 탑재된 핀 유닛에 관련되는 에러 팩터를 보상하는 교정 데이터를 기억하기 위한 비휘발성 메모리, 및 각 핀 카드에 설치되어 대응하는 핀 카드의 모든 핀 유닛에 대해 교정 데이터를 관리하고 교정 프로시져를 실행하기 위한 마이크로프로세서로 이루어지고, 여기에서 각 핀 유닛은 테스트 패턴이나 스트로브 신호가 이전의 이벤트로부터의 시차에 관련한 모든 변경을 정의하는 이벤트 메모리에 기억된 이벤트 데이터에 기초하여 직접 생성되고 있는 이벤트 테스터로 구성된다.

교정 데이터는 DUT의 테스트시 대응 핀 카드에 사용되는 파라미터에 관련하여 에러 팩터를 보상하기 위한 데이터를 포함한다. 예를 들어, 교정 데이터는 테스트 패턴의 타이밍 및 기준 전압, 스트로브 신호의 타이밍 및 기준 비교 전압 등의 에러 팩터를 보상하기 위한 데이터를 포함한다.

다른 형태에서, 본 발명의 이벤트 기반 테스트 시스템은 또한 DUT에 고유한 것으로, DUT를 탑재하고 DUT로부터 신호를 수신 및 DUT에 신호를 송신하기 위한 신호 경로를 갖는 성능 보드, 및 테스트 시스템의 복수의 핀 카드를 성능 보드와 상호 접속하기 위한 핀 고정물(pin fixture)을 포함한다. 이런 구성에서, 교정 데이터는 성능 보드와 핀 고정물에서의 테스트 패턴의 타이밍과 기준 전압, 스트로브 신호의 타이밍, 기준 비교 전압 및 신호 전파 지연을 포함하는 에러 팩터를 보상하기 위한 데이터를 포함하는 것이 바람직하다.

본 발명에 따르면, 반도체 테스트 시스템은 핀 카드의 모든 핀 유닛의 에러 팩터를 보상하기 위해 각 핀 카드의 교정 데이터를 기억하는 비휘발성 메모리를 포함하도록 구성된다. 교정 데이터를 기억하는 메모리가 핀 카드에 고정되어 설치되어 있기 때문에, 테스트 시스템의 제작자나 사용자에 의한 교정 데이터의 관리는 목록 작성, 핀 카드 교체, 교정 데이터의 갱신 등의 프로세스에서와 같이 간략화된다. 핀 카드는 로컬 마이크로프로세서를 포함하기 때문에, 핀 카드의 핀 유닛에 대한 데이터 매핑을 포함하는 교정 프로세스가 또한 간략화된다. 본 발명에 따르면, 이벤트 기반 테스트 시스템은 모든 핀 카드에 대해 비용면에서 효율적이며, 에러가 없으며, 안전하고 간단한 교정 데이터 관리 방법을 성취할 수 있다.

도 1은 본 발명의 이벤트 기반 테스트 시스템의 기본 구조를 나타내는 개략 블럭도.

도 2는 도 1의 핀 전자 장치 및 이벤트 생성기로부터의 관련 구동 이벤트(테스트 신호) 및 샘플링 이벤트에 관한 더욱 상세한 구조를 나타내는 블럭도.

도 3은 테스트중인 장치와 핀 카드 사이의 성능 보드와 핀 고정물(pin fixture)을 포함하는 이벤트 기반 테스트 시스템의 외형의 일 예를 나타내는 개략도.

도 4는 테스트 시스템의 각 핀 카드에 제공된 비휘발성 메모리에 교정 데이터가 기억되어 있는 본 발명의 기본 개념을 나타내는 개략 블럭도.

도 5는 핀 카드와 분리되어 설치된 외부 기억 장치가 교정 데이터를 기억하고 있는 테스트 시스템에 교정 데이터를 기억하기 위한 다른 접근 방법을 나타내는 개략 블럭도.

도 6은 각 핀 카드가 복수의 핀 유닛이나 이벤트 테스터를 포함하고 있는 복수의 핀 카드를 갖는 이벤트 기반 테스트 시스템의 구조예를 나타내는 블럭도.

도 7은 교정 데이터가 성능 보드와 핀 고정물에 관련되는 전파 지연 시간을보상하기 위한 데이터를 포함하고 있는 본 발명의 다른 실시예의 개념예를 나타내는 개략 블럭도.

도 8은 테스트 시스템의 파워업 때에 교정 프로세스를 초기화하기 위해 "C" 프로그래밍 언어로 쓰여진 프로그램의 예를 나타내는 도면.

<도면의 주요 부분에 대한 간단한 설명>

12 : 호스트 컴퓨터

13 : 버스 인터페이스

14 : 시스템 버스(핀 버스)

15 : 내부 버스

17 : 메모리

18 : 어드레스 제어 로직

20 : 이벤트 카운트 메모리

21 : 이벤트 버니어(vernier) 메모리

22 : 이벤트 서밍 및 스케일링 로직

24 : 이벤트 생성기

26 : 핀 전자 장치

28 : 테스트중인 반도체 장치(DUT)

44 : 메인 프레임

47 : 핀 고정물(pin fixture)

48 : 성능 보드

도 1은 바람직하게는 이벤트 기반 테스트 시스템인 반도체 테스트 시스템에서의 기본 구조예를 나타내는 개략 블럭도이다. 이벤트 기반 테스트 시스템은, 둘 다 시스템 버스(핀 버스; 14)에 접속된 호스트 컴퓨터(12)와 버스 인터페이스(13), 내부 버스(15), 어드레스 제어 로직(18), 이상 메모리(17; failure memory), 이벤트 카운트 메모리(20) 및 이벤트 버니어(vernier) 메모리(21)로 이루어진 이벤트 메모리, 이벤트 서밍 및 스케일링 로직(22), 이벤트 생성기(24), 및 핀 전자 장치 (구동기 및 비교기; 26)를 포함한다. 이벤트 기반 테스트 시스템은 테스트중인 반도체 장치(DUT; 28)를 평가하기 위한 것으로, 이 장치는 통상 랜덤 억세스 메모리(RAM), 리드 온리 메모리(ROM), 및 플래시 메모리 등의 메모리 IC 또는 마이크로프로세스 및 디지털 신호 프로세서 등의 로직 IC, 또는 핀 전자 장치(26)에 접속된 시스템 온 칩 IC일 수 있다.

호스트 컴퓨터(12)의 일 예는 내부에 UNIX, 윈도우 NT, 또는 리눅스 오퍼레이팅 시스템을 갖는 워크 스테이션이다. 호스트 컴퓨터(12)는 사용자 인터페이스로서 기능하여 사용자가 테스트의 시작과 정지 동작을 명령할 수 있도록 하거나, 테스트 프로그램 및 그 외 테스트 조건을 로딩하거나, 호스트 컴퓨터에서의 테스트 결과 분석을 실행할 수 있게 한다. 호스트 컴퓨터(12)는 시스템 버스(14)와 버스 인터페이스(13)를 통해 하드웨어 테스트 시스템과 인터페이스된다. 도시하지는 않았지만, 호스트 컴퓨터(12)는 통신 네트워크에 접속되어 있어 다른 테스트 시스템이나 컴퓨터 네트워크로부터 테스트 정보를 송신하거나 수신하는 것이 바람직하다.

내부 버스(15)는 하드웨어 테스트 시스템의 버스로서 어드레스 제어 로직(18), 이상 메모리(17), 이벤트 서밍 및 스케일링 로직(22), 및 이벤트 생성기(24) 등의 기능 블럭 대부분에 공통으로 접속되어 있다. 어드레스 제어 로직(18)의 일 예는 하드웨어 테스트 시스템에서 제외되어 있어 사용자가 액세스할 수 없는 테스터 프로세서이다. 테스터 프로세서(18)는 호스트 컴퓨터(12)로부터의 테스트 프로그램 및 조건에 기초하여 테스트 시스템의 다른 기능 블럭에 명령을 제공한다. 이상 메모리(17)는 DUT(28)의 이상 정보과 같은 테스트 결과를 어드레스 제어 로직(18)에 의해 정의된 어드레스에 기억한다. 이상 메모리(17)에 기억된 정보는 테스트중인 장치의 이상 분석 단계에서 사용된다.

어드레스 제어 로직(어드레스 시퀀서; 18)은 이벤트 카운트 메모리(20) 및 이벤트 버니어 메모리(21)에 어드레스 데이터를 제공한다. 실제의 테스트 시스템에는, 복수 세트의 이벤트 카운트 메모리 및 이벤트 버니어 메모리가 제공되며, 이들 각 세트는 테스트 시스템의 테스트 핀에 대응할 수 있다. 이벤트 카운트 및 버니어 메모리는 테스트 신호와 스트로브 신호의 각 이벤트에 대한 타이밍 데이터를 기억한다. 이벤트 카운트 메모리(20)는 기준 클럭 주기의 정수배(integral part)인 타이밍 데이터를 기억하며, 이벤트 버니어 메모리(21)는 기준 클럭의 분수(fractional part)인 타이밍 데이터를 기억한다. 이 본 발명의 예에서, 각 이벤트의 타이밍 데이터는 이전의 이벤트와의 시차 (지연 시간이나 델타 시간)로 표현된다.

이벤트 서밍 및 스케일링 로직(22)은 이벤트 카운트 메모리(20) 및 이벤트 버니어 메모리(21)로부터의 델타 타이밍 데이터에 기초하여 각 이벤트의 전체 타이밍을 나타내는 데이터를 생성하는 것이다. 기본적으로, 이 전체 타이밍 데이터는 정수배 데이터 및 소수 데이터를 합산하여 생성된다. 타이밍 데이터의 서밍 프로세스 동안, (정수 데이터에 오프셋된) 소수 데이터의 연산 동안 이벤트 서밍 및 스케일링 로직(22)에서 한자리 올리기(carry over operation)가 또한 실행된다. 전체 타이밍을 생성하는 프로세스 동안, 타이밍 데이터는 스케일링 팩터로 변환되어 이에 따라 전체 타이밍이 변환될 수 있다.

이벤트 생성기(24)는 실제로 이벤트 서밍 및 스케일링 로직(22)으로부터의 전체 타이밍 데이터에 근거한 이벤트를 생성하는 것이다. 이렇게 생성된 이벤트 (테스트 신호 및 스트로브 신호)는 핀 전자 장치(26)를 통해 DUT(28)에 제공된다. 기본적으로, 핀 전자 장치(26)는 다수의 구성 장치로 형성되며, 이들 장치 각각은 DUT(28)에 관련한 입력 및 출력 관계를 만들도록 구동기와 비교기 및 스위치를 포함한다.

도 2는 구동기(35) 및 아날로그 비교기(36)를 갖는 핀 전자 장치(26)의 더욱 상세한 구조를 나타내는 블럭도이다. 이벤트 생성기(24)는 DUT(28)의 입력핀에 구동기(35)를 통해 테스트 신호(테스트 패턴)로 공급되는 구동 이벤트를 생성한다. 이벤트 생성기(24)는 또한 DUT(28)의 출력 신호를 샘플링하기 위해 스트로브 신호로 아날로그 비교기(36)에 공급되는 샘플링 이벤트를 생성한다. 아날로그 비교기(36)의 출력 신호는 패턴 비교기(38)에 의해 이벤트 생성기(24)로부터의 예측 데이터와 비교된다. 이 둘 사이에 불일치가 있으면, 이상 신호(failure signal)가 도 1의 이상 메모리(17)에 보내진다.

도시하지는 않았지만, 핀 전자 장치(26)는 또한 DC 파라미터 테스트를 실행하기 위한 회로를 포함한다. DC 파라미터 테스트는 핀에 기준 DC 전압을 제공하면서 특정 장치 핀에 흐르는 DC 전류의 측정이나, 기준 DC 전류를 여기에 공급하면서 특정 장치 핀에서의 DC 전압의 측정을 포함한다. 핀 전자 장치(26)는 또한 테스트중인 장치에의 소스 전압을 변경시키며, 장치 핀의 단말 레지스터를 변경시키기 위한 회로 구성을 포함할 수 있다.

핀 전자 장치(26)는 상술된 여러 아날로그 파라미터를 포함하고 있기 때문에, 이런 파라미터는 테스트 시스템에 사용되는 장치, 테스트 시스템의 물리적 위치 및 레이아웃, 및 시간과 환경적 변화에 따라 달라지게 된다. 따라서, 테스트중인 반도체 장치에 대한 정확한 테스트 결과를 확실하게 하기 위해서는 이들 파라미터를 교정할 필요가 있다.

반도체 테스트 시스템에 필요할 수 있는 교정 데이터 유형의 일례로는, (1) 기준 구동 전압의 보상, (2) 기준 비교 (임계) 전압의 보상, (3) 구동되는 전류 부하의 보상, (4) 테스트 핀에 접속된 파라미터 (DC 전압 및 전류) 측정의 보상, (5)비교를 트리거하는 데에 사용되는 타이밍 스트로브의 보상, 및 (6) 테스트 핀 자극 (테스트 신호)을 구동하는 데에 사용되는 타이밍 트리거의 보상이 있다.

실제 테스트 시스템에서는, 테스트 신호가 성능 보드와 핀 고정물(성능 보드 어댑터)을 통해 테스트중인 장치에 공급된다는 것에 유의해야 한다. 도 3은 테스트중인 장치와 (핀 카드에 탑재된) 핀 전자 장치 사이에 성능 보드와 핀 고정물을 포함하는 이벤트 기반 테스트 시스템의 외형의 예를 나타내는 개략도이다. 성능 보드와 핀 고정물에 관련되는 신호 전파 지연은 또한 반도체 장치 테스트시 테스트 정밀도와 해상도에 영향을 준다.

도 3의 예에서, 테스트중인 반도체 장치(DUT; 28)는 테스트되는 장치의 유형에 유일한 성능 보드(48) 상에 위치한다. 복수의 핀 카드는 메인 프레임(44)에 설비된다. 성능 보드와 핀 카드 (도시 생략)는 핀 고정물(성능 보드 어댑터; 47)에 의해 인터페이스 되어 있다. 통상, 핀 고정물(47)은 성능 보드(48)에 핀 카드를 전기적으로 접속하기 위해 포고핀(pogo-pin)과 같은 다수의 가요성 컨택트 핀을 갖는 기계적 블럭이다.

상술한 바와 같이, 반도체 테스트 시스템은 반도체 장치 파라미터를 정확하게 측정하기 위해 여러 파라미터에 대해 교정되어야 한다. 교정 데이터는 제작자에 의해 취득되어 팩토리 교정 데이터로서 기억 장치에 기억된다. 교정 데이터는 필드 교정 데이터로서 사용자에 의해 기억 장치에서 변형되거나 부가될 수 있다. 교정 데이터에 기초하여, 여러 파라미터에 관련되는 에러가 고정된 시간격이나 각 파워업 때에 보상된다.

도 4는 테스트 시스템에 교정 데이터를 기억하기 위한 본 발명의 기본 개념을 나타내는 개략도이다. 본 발명에서, 각 핀 카드(43)는 교정 데이터를 내부에 기억하는 메모리(75)를 포함한다. 메모리(75)는 플래시 메모리 등의 비휘발성 메모리로서, 소스 파워가 오프일 때 데이터를 보유하기 위한 것이다. 비휘발성 메모리(75)는 동일한 핀 카드(43)의 핀 유닛(66)에 대한 모든 교정 데이터를 기억한다. 이런 비휘발성 메모리는 단독 메모리나 다른 기억 장치의 일부 등의 여러 유형일 수 있다.

도 4에 의해 본 발명을 더욱 상세하게 설명하기 전에, 본 발명자에 의해 이전에 취한 접근법에 의해 여기에서 설명한다. 이 예는 도 5의 블럭도에서 나타내었으며, 이는 모든 핀 카드에 대한 교정 데이터 및 이에 의해 테스트 시스템의 모든 핀 유닛이 외부 기억 장치(77)에 기억되어 있다. 도 5의 예는 본 발명의 양도인의 내부 지식이거나 트레이드 비밀이며 본 발명자에 의해 평가된 것임에 유의해야 한다. 도 5의 예는 대중적으로 이용 가능하지는 않으므로 본 발명에 대한 종래 기술은 아니다.

외부 기억 장치(77)는 핀 카드의 모든 핀 유닛에 대한 팩토리 및 필드 교정 데이터를 기억한다. 기억 장치(77)는 예를 들어, 핀 카드로부터 분리된 플로피 디스크나 컴팩트 디스크로서 이로부터 교정 데이터를 판독하기 위해 테스터 컨트롤러의 호스트 컴퓨터에 삽입되어 있다. 각 핀 유닛의 교정 데이터는 예를 들어 호스트 컴퓨터에 준비된 매핑 파일(78)에 의해 분포된 것이다.

본 발명의 발명자들은 외부 기억 장치(77)를 테스트 시스템의 핀 카드와 분리되게 한 도 5의 구조가 다음의 이유로 단점이 있다는 것을 알았다:

교정 항목과 교정 데이터는 핀 카드의 목록 작성, 테스트 시스템 내의 설비 및 시스템 보수시 함께 밀접히 트랙되어야 한다. 이런 분리는 전체 제조와 보수 비용을 증가시킨다. 또한 외부 교정 데이터를 그 타겟 핀 카드와 관련시키는 데에 더욱 복잡한 시스템 구성 소프트웨어가 필요하기 때문에 소프트웨어의 증가가 있게 된다 더욱이, 핀 카드 외부에 교정 데이터를 갖는 것은 다음의 결점을 갖는다:

(1) 테스트 시스템은 외부 기억 장치로부터 교정 데이터를 위치 결정 및 판독하여 핀 카드를 구성하는 것이 필요하다.

(2) 외부 기억 장치가 파손되면, 모든 핀 카드의 교정 데이터가 손실될 수 있으므로, 테스트 시스템의 모든 핀에 모든 새로운 팩토리 교정을 필요로 하며, 이는 특수 교정 장치의 송신과 접속을 필요로 하는 긴 프로세스가 될 수 있다.

(3) 핀 카드가 새로운 테스트 시스템으로 이동되면, 교정 데이터는 새로운 시스템의 카드 슬롯에 복사 및 맵핑될 수 있다.

(4) 테스트 시스템 상에 새로운 핀 카드를 설비하는 것은 핀 카드에 수반하는 핀 카드 교정 파일 및 타겟 테스트 시스템의 교정 매핑과 데이터 파일의 갱신을 필요로 한다.

(5) 몇 개의 핀 카드가 보수를 위해 테스트 시스템으로부터 제거되면, 이들이 원래 왔던 동일한 슬롯으로 다시 정확하게 돌아가는 데에 관심을 집중해야 한다.

도 4에서 나타낸 본 발명을 다시 참조하면, 교정 데이터는 각 핀 카드(43)에설치된 교정 메모리(75)에 기억된다. 교정 메모리(75)는 파워가 턴오프될 때 데이터를 보유할 수 있는 비휘발성 메모리이다. 각 핀 카드는 교정 메모리를 판독하며 핀 유닛 레지스터(도시 생략)를 기록할 수 있는 마이크로프로세서를 갖는다. 타겟 핀 카드의 비휘발성 메모리에 교정 데이터를 기억하는 본 발명의 장점은 다음과 같다:

(1) 카드 교정 정보가 핀 보드 상에서 고정 위치에 위치되어 있으므로, 하드웨어로 용이하게 구성된다.

(2) 각 보드는 설비할 여분의 관련 데이터 파일이 없는 원래의 팩토리 교정 데이터를 가질 수 있다.

(3) 사용자는 어떤 특정한 핀 카드 슬롯 매핑 파일 정보도 보유할 필요가 없다. 이것은 각 카드 상에 있는 비휘발성 메모리에 기억된 데이터로부터 자동적으로 행해진다.

(4) 사용자는 어떤 특정한 핀 카드 교정 파일 정보도 보유할 필요가 없다. 이것은 각 카드 상에 있는 비휘발성 메모리에 기억된 데이터로부터 자동적으로 행해진다.

(5) 테스트 시스템 신뢰성은 시스템 외부에 보유될 정보를 덜 필요로 하며 교정 데이터가 그 관련 핀 카드에 직접 타이트하게 결합되어 있기 때문에 개선되게 된다.

(6) 테스트 시스템은 시간 경과에 따른 장치 값 변경을 보상하기 위해서 비휘발성 메모리를 새로운 교정 데이터로 용이하게 갱신할 수 있다.

(7) 교정 기억 시스템은 보상되는 테스트 시스템 핀 카드 상에 교정 데이터를 국부적으로 효율적으로 기억한다.

(8) 비휘발성 메모리 시스템은 테스트중인 장치의 측정 및 자극 생성시 사용되는 프로세서에 의해 어드레스 가능한 교정데이터를 기억한다.

도 6은 본 발명의 이벤트에 근거한 반도체 테스트 시스템의 기본 구조를 나타내는 블럭도이다. 테스트 시스템은 복수의 핀 카드(43)를 포함한다. 또한, 각 핀 카드는 32개의 테스터 핀에 대한 32개의 핀 유닛과 같이, 복수의 테스터 핀에 대응하는 복수의 핀 유닛(이벤트 테스터)을 포함한다. 도 6의 테스트 시스템에서, 복수의 이벤트 핀 카드(43)는 시스템 버스 (핀 버스; 14)를 통해, 테스트 시스템의 호스트 컴퓨터인 테스터 컨트롤러에 의해 제어된다.

도 6에서, 핀 카드(43)는 테스트중인 장치(28)에 테스트 패턴(테스트 신호)을 인가하여, 테스트 패턴으로부터 생긴 테스트중인 장치로부터의 응답 출력 신호를 조사한다. 테스트 시스템은, 핀 카드(43)와 테스트중인 장치(28) 사이에 상기와 같이 도 3에서 나타낸 바와 같이 핀 고정물(47)과 성능 보드(48)를 포함한다.

각 핀 카드(43)는 32개의 테스터 핀에 대한 핀 유닛(66₁-66₃₂), 예를 들어 인터페이스(53), 프로세서(67) 및 메모리(75)를 포함한다. 각 핀 유닛(66)은 이벤트 기반 테스트 시스템의 각 테스터 핀에 대응하며, 동일한 테스터 보드 내에 동일한 내부 구조를 갖는다. 이 예에서, 핀 유닛(66)은 이벤트 메모리(60), 이벤트 실행 유닛(이벤트 서밍, 스케일링 및 이벤트 생성; 47), 핀 전자 장치(구동기 및 비교기; 26), 및 테스트 결과 (이상) 메모리(57)를 포함한다. 메모리(75)는 상술된 바와 같이 교정 데이터 뿐만 아니라 다른 데이터도 기억한다.

이벤트 메모리(60)는 테스트 패턴을 생성하기 위해 이벤트 데이터를 기억한다. 이벤트 실행 유닛(47)은 이벤트 메모리(60)로부터의 이벤트 데이터에 기초하여 테스트 패턴을 생성한다. 테스트 패턴은 핀 전자 장치(26)를 통해 테스트중인 장치에 공급된다. 테스트중인 장치의 출력 신호는 핀 전자 장치(26)의 비교기에 의해 예측 신호와 비교되고, 이 결과가 테스트 결과 메모리(57)에 기억된다.

도 6의 점선으로 나타낸 바와 같이, 테스트중인 장치(28) 및 핀 전자 장치(26)는 핀 고정물(47)과 성능 보드(48)에 의해 인터페이스된다. 핀 전자 장치(구동기; 26)로부터 테스트중인 장치(28)로의 테스트 신호는 핀 고정물(47)과 성능 보드(48)의 신호 전파 지연 시간으로 영향 받을 수 있다. 유사하게, 테스트중인 장치(28)에서 핀 전자 장치(26)(비교기)로의 출력 신호는 핀 고정물(47)과 성능 보드(48)의 신호 전파 지연 시간으로 영향받을 수 있다.

따라서, 도 7은 본 발명의 다른 실시예를 나타내는 개략 블럭도이고 여기에서 교정 데이터는 성능 보드와 핀 고정물(47)에서의 전파 지연 시간을 보상하기 위한 데이터를 포함한다. 핀 고정물(47)과 성능 보드(48)의 전파 지연 시간을 고려한 정보는 핀 카드(43)에 직접 관련하지는 않아도, 핀 유닛 전체 신호 경로 길이에 관련된다. 따라서, (1) 특정 성능 보드 전파 지연 시간 교정 데이터, 및 (2) 핀 카드(43)의 비휘발성 메모리(75)에서 핀 카드에서 핀 고정물로의 전파 지연 시간 교정 데이터에 관련한 교정 데이터를 기억하는 것이 유용하다.

도 8은 테스트 시스템의 파워 업 때 교정 프로세스를 초기화하기 위한 "C" 프로그래밍 언어로 쓰여진 프로그램의 일 예를 나타낸다. 이 "C" 언어예에서, 비휘발성 메모리는 "CALIBRATION_MEMORY"의 이름으로 어드레스되고 핀 유닛은 "PIN_UNIT"의 이름으로 어드레스된다. 파워가 테스트 시스템에 인가되면, 핀 카드에 매립된 프로세서가 파워업 기능을 자체가 초기화되도록 실행하여 교정 프로세스를 시작한다. 도 8의 설명은 단지 일 예로서 많은 다른 교정을 행하는 방법들이 본 발명의 개념 내에서 가능하다.

본 발명에 따르면, 반도체 테스트 시스템은 핀 카드의 모든 핀 유닛의 에러 팩터를 보상하도록 각 핀 카드에 교정 데이터를 기억하는 비휘발성 메모리를 포함하도록 구성된다. 교정 데이터를 기억하는 메모리가 핀 카드에 고정되게 설치되어 있으므로, 제작자와 사용자에 의한 교정 데이터의 관리는 목록 작성 프로세스에서와 같이 간략화되어, 교정 데이터 등을 갱신할 수 있다. 핀 카드가 로컬 마이크로프로세서를 포함하기 때문에, 핀 카드의 핀 유닛에 대한 데이터 매핑을 포함하는 교정 프로세스가 또한 간략화된다. 본 발명에 따르면, 이벤트 기반 테스트 시스템은 모든 핀 카드에 대해 비용면에서 효율적이며, 에러가 없고, 안전하며 간단한 교정 데이터 관리 방법을 성취할 수 있다.

여기에서는 바람직한 실시예만이 특정하게 도시 및 설명되고 있지만, 본 발명의 많은 수정 및 변형들이 상기 개시에 비추어서 본 발명의 정신 및 영역에서 벗어나지 않고 첨부한 청구범위의 범위 내에서 가능하다는 것이 이해될 것이다.

Claims

대다수의 테스트 채널을 갖는 테스트중인 반도체 장치(Device Under test; 이하, 'DUT'라고도 함)의 장치 핀들에 대해 상기 테스트 채널을 통해 테스트 패턴을 인가하고 상기 DUT의 응답 출력을 조사함으로써 상기 DUT를 테스트하기 위한 반도체 테스트 시스템에 있어서,

상기 테스트 채널의 일부를 구축하기 위해 복수의 핀 유닛을 각각 내부에 구비하고 있는 복수의 핀 카드;

상기 각각의 핀 카드 내에 설치되고, 대응 핀 카드에 탑재된 상기 핀 유닛에 관련되는 에러 팩터를 보상하기 위한 교정 데이터를 기억하기 위한 비휘발성 메모리; 및

상기 각각의 핀 카드 내에 설치되고, 대응 핀 카드의 모든 상기 핀 유닛에 대해 상기 교정 데이터를 관리하고 교정 프로시져를 실행하기 위한 마이크로프로세서

를 포함하고,

상기 각각의 핀 유닛은 이벤트 테스터로서 구성되며, 상기 이벤트 테스터에서는, 이벤트 데이터를 합산하여 2개의 이벤트들간 시차를 나타내어, 이전의 이벤트로부터의 시차에 관련한 모든 변경을 정의하는 이벤트 메모리에 기억된 상기 이벤트 데이터에 기초하여 테스트 패턴 또는 스트로브 신호가 직접 생성됨으로써 테스터 사이클을 사용하는 종래의 구조를 사용하지 않는 반도체 테스트 시스템.
제1항에 있어서, 상기 교정 데이터는 상기 DUT의 테스트시 상기 대응 핀 카드에 사용되는 파라미터에 관한 에러 팩터를 보상하기 위한 데이터를 포함하는 반도체 테스트 시스템.
제1항에 있어서, 상기 교정 데이터는 테스트 패턴의 타이밍과 기준 전압, 스트로브 신호의 타이밍 및 기준 비교 전압을 포함하는 에러 팩터를 보상하기 위한 데이터를 포함하는 반도체 테스트 시스템.
제1항에 있어서,

상기 DUT에 고유한 것으로, 상기 DUT를 탑재하고 상기 DUT로부터 신호를 수신 및 상기 DUT에 신호를 송신하기 위한 신호 경로를 갖는 성능 보드; 및

상기 테스트 시스템의 메인 프레임과 상기 성능 보드 사이에 설치되어 상기 테스트 시스템의 상기 복수의 핀 카드를 상기 성능 보드와 상호 접속하기 위한 핀 고정물(pin fixture)

을 더 포함하는 반도체 테스트 시스템.
제4항에 있어서, 상기 교정 데이터는 테스트 패턴의 타이밍과 기준 전압, 스트로브 신호의 타이밍, 기준 비교 전압 및 상기 성능 보드와 핀 고정물에서의 신호 전파 지연을 포함하는 에러 팩터를 보상하기 위한 데이터를 포함하는 반도체 테스트 시스템.
제1항에 있어서, 상기 핀 유닛 각각은:

현재 이벤트의 타이밍 데이터가 특정 개수의 데이터 비트를 이용하여 바로 이전의 이벤트로부터의 지연 시간으로 표현되고 있는 각 이벤트의 타이밍을 기억하기 위한 이벤트 메모리;

어드레스 데이터를 생성하여 상기 어드레스 데이터를 상기 이벤트 메모리에 공급하기 위한 어드레스 시퀀서;

상기 이벤트 메모리로부터의 상기 타이밍 데이터에 기초하여 테스트 패턴을 생성하기 위한 수단; 및

상기 테스트 패턴을 상기 DUT의 대응 핀에 전달하고 상기 DUT로부터 응답 출력 신호를 수신하기 위한 구동기/비교기

를 포함하는 반도체 테스트 시스템.
제6항에 있어서, 상기 이벤트 메모리의 상기 타이밍 데이터는 기준 클럭 주기의 정수배로 형성되는 이벤트 카운트 데이터(정수부 데이터) 및 상기 기준 클럭 주기의 분수로 형성되는 이벤트 버니어 데이터(분수부 데이터)로 이루어지는 반도체 테스트 시스템.