KR100684120B1

KR100684120B1 - 집적 다중 채널 아날로그 테스트 장치 아키텍쳐

Info

Publication number: KR100684120B1
Application number: KR1020017004841A
Authority: KR
Inventors: 트루밴바크에릭엘.; 첸지안넹; 데이비스리차드피.; 아레나존제이.; 로페즈테레사피.; 린드데이비드제이.
Original assignee: 테라다인 인코퍼레이티드
Priority date: 1998-10-19
Filing date: 1999-10-14
Publication date: 2007-02-16
Also published as: TW571107B; DE69940069D1; KR20010080220A; EP1123513A1; EP1123513B1; CA2347236A1; ATE417279T1; WO2000023809A1; JP2002528706A; CA2347236C; US6363507B1; JP4828700B2

Abstract

전자회로 어셈블리의 기능 테스트를 수행하기 위한 아날로그 테스트 장치 아키텍쳐가 게시된다. 아날로그 테스트 장치는 각각의 채널이 피시험 회로 어셈블리의 일노드에서 테스트 자극을 구동하고 응답을 측정하기위한 회로를 포함하는 복수의 동일한 채널을 포함한다. 각각의 채널에서의 구동회로 및 측정회로는 종래에 분리된 장치를 사용해서 테스트 시스템내에서 실시되었던 기능을 실시한다. 아날로그 테스트 장치는 구동회로 및 측정회로의 동작을 동기화하기 위해 사용되는 마스터 클록 리퍼런스를 더 포함한다. 각각의 채널은 채널내의 트리거 신호 및 기타 채널로의 트리거 신호를 분배하는 트리거링 회로; 채널내의 측정회로에 의해 공유되는 입력 버퍼를 더 포함한다. 동기화된 동작, 분배된 트리거 이벤트 및 공유된 입력버퍼는 기능테스팅 동안에 이루어지는 측정값의 상관관계를 향상시키기 위해 사용된다.

피시험 유닛, I/O터미널, 입력 버퍼, 출력 버퍼, 디지타이저, 트리거 신호

Description

집적 다중 채널 아날로그 테스트 장치 아키텍쳐{INTEGRATED MULTI-CHANNEL ANALOG TEST INSTRUMENT ARCHITECTURE}

본발명은 일반적으로 자동 테스트 장치와 관련이 있고, 더 상세하게는 아날로그 및 혼합신호 전자 회로 어셈블리용 테스트 장치 아키텍쳐와 관련이 있다.

전자 회로 어셈블리는 그 제조과정에서 적어도 한번 테스트를 받는 것이 전형적이다. 테스트의 일 유형은, 전형적으로 피시험 유닛(UUT)이 최종 동작 환경에서 적절하게 기능을 수행할 수 있는가를 결정하기 위해 사용되는 기능 테스팅이 통상 알려져 있다. 이 때문에, 기능 테스팅은 테스트 자극(stimuli)을 UUT에 인가하는 단계, UUT에서 발생되는 응답을 관찰하는 단계, 및 관찰된 응답이 UUT를 적절히 기능시키기에 적당한지를 결정하는 단계를 포함한다.

아날로그만의, 또는 아날로그와 디지털 모두의(예를들어, 혼합 신호) 회로를 포함하는 회로 어셈블리의 기능 테스팅은, 상기 어셈블리에 대해서 인가된 테스트 자극과 관찰된 응답이 매우 상이한 파형 및 레벨을 포함하는 것이 통상적이기 때문에 특수한 문제를 내 놓는다. 더욱이, 관찰된 응답은 테스트 자극에 대해서 평가되어야 하고 때때로 서로 평가되어야 한다. 따라서, 상기 회로 어셈블리의 최종 동작 환경에 가깝게 시뮬레이트하는 방식으로 테스트 자극을 생성하고 응답을 평가하는 것은 매우 종종 시도되고 있다.

더욱이, 회로 어셈블리의 기능 테스팅은 제조환경에서 시행하는 것이 전형적이기 때문에, 회로 어셈블리가 빠르게 테스트되어서 어셈블리에서의 문제점을 빨리 식별하고 이렇게 함으로써 제조 코스트를 낮추는 것이 중요하다.

도 1은 아날로그 또는/및 혼합 신호 회로를 가지는 전자 회로 어셈블리의 기능 테스트를 수행하기 위해 사용될 수 있는 종래의 테스트 장비 아키텍쳐(100)를 도시한다. 아키텍쳐(100)는, UUT(112)에 테스트 자극을 인가하고 UUT에 의해 발생되는 응답을 관찰하는 다수의 분리된 장치(104, 106, 108)를 포함하고 있다.

UUT(112)가 아날로그 또는 혼합 신호 회로를 포함할 수 있기 때문에, 장치(104, 106, 108)는 아날로그 및 디지털 장치를 포함할 수 있다. 예를들어, 아날로그 장치는 임의의 파형, 또는 정현파, 삼각파 또는 구형파등의 표준 파형을 생성하는 함수 발생기; UUT(112)에 의해 발생된 레벨을 측정하는 멀티미터; UUT(112)에 의해 발생된 파형을 샘플링하고, 수반되는 분석을 위해서 그 샘플을 메모리(도시생략)내에 저장하는 파형디지타이저; 또는 주파수, 주기 및 시간 간격을 측정하기 위한 타이머/카운터를 포함할 수 있다.

또한, 디지털 장치는 디지털 신호를 구동해서 UUT(112)의 논리 상태를 감지하고, UUT(112)에 의해 발생된 디지털 신호의 특정 파라미터를 측정하는 디바이스를 포함할 수 있다. 예를들어서, 디지털 장치중의 하나는 특정 시간의 포인트에서 디지털 신호의 논리 레벨을 측정하기 위해 사용될 수 있다.

장치(104, 106, 108)는 버스(114)를 통해서 장치(104, 106, 108)와 통신하는 호스트 컴퓨터(102)에 의해 제어된다. 장치(104, 106, 108)는 장치사이에 트리거 신호를 전송하는 버스(116)에 접속되는 것 또한 통상적이다. 전형적인 테스트 구성에서, 버스(114, 116)는 HP-IB(IEEE-488) 또는 VXIbus(IEEE-1155)와 같은 표준 인터페이스와 양립할 수 있다. 따라서 호스트 컴퓨터(102)는, 제어를 특정하고(specify), 버스(114, 116)에 의해 전송되는 신호를 트리거함으로써 장치(104, 106, 108)의 동작을 동기화시키고 제어하도록 프로그램 될 수 있다.

상기 설명한 바와 같이, 기능 테스팅은 테스트 자극을 UUT에 인가하고 UUT에 의해 발생되는 응답을 관찰하는 단계를 포함한다. 이런 이유에서, 전형적인 아키텍쳐(100)는, 버스(114)를 통해서 호스트 컴퓨터(102)에 의해 또한 제어되는 스위치 메트릭스(110)를 또한 포함한다. 스위치 메트릭스(110)는 UUT(112)의 선택된 노드로 장치(104, 106, 108)를 접속시키도록 제어되는 계전기를 포함하는 것이 전형적이다. 기능 테스팅 동안 선택되는 노드는 전형적으로 UUT의 최종 동작 환경에서 사용되는 노드인 것이 전형적이다.

예를들어, 하나 이상의 장치(104, 106, 108)는 테스트 신호를 노드에 인가하기 위해서 UUT(112)의 노드에 접속될 수 있다. 더욱이, UUT(112)의 다른 노드에서의 응답신호는 일 이상의 장치(104, 106, 108)에 의해 측정될 수 있다. 따라서, 호스트 컴퓨터(102)는, 스위치 메트릭스(110)내의 계전기를 활성화시키도록 프로그램될 수 있고, 이렇게 함으로써 테스트 기간 동안 장치(104, 106, 108)와 UUT(112)의 노드와의 사이에 필요한 접속이 이루어지게 한다.

아날로그 및 디지털 장치가 스위치 메트릭스를 통해서 UUT에 접속되는 아키텍쳐(100)의 실시예는 미국 캘리포니아 월넛 크릭에 있는 TERADYNE

,Inc에 양도된 미국 특허 제 4,070,565호에 게시되어 있다. 측정 장치가 스위치 메트릭스를 통해서 UUT에 접속되어 있고, 구동 장치가 UUT에 직접 접속되는 테스트 장치 아키텍쳐의 다른 실시예가 미국 특허 제 4,216,539호에 게시되어 있고 이 또한 TERADYNE

,Inc에 양도되어 있다.

비록 테스트 장치 아키텍쳐(100)가 전자 회로 어셈블리의 기능 테스팅을 수행하기 위해 사용되어 왔지만, 우리는 몇가지 결점이 있슴을 알게 되었다. 예를들어, 기능 테스팅은 전형적으로 최종 동작 환경에서 UUT가 적절하게 동작할 수 있는가를 측정하기 위해 사용되는 것은 상기에 설명되었다. 이는 일반적으로 아키텍쳐(100)가 UUT의 동작환경을 가능한 한 가깝게 시뮬레이션 해야하고 이런 시뮬레이션 환경에서 UUT의 성능을 정확하게 평가해야 한다는 것을 의미한다. 그러나, 종래의 아키텍쳐(100)는 종종 동작환경을 소망하는 대로 시뮬레이션할 수 없는 분리된 장치(104, 106, 108)의 집합을 기초로 한다.

예를들어, UUT의 노드에서 신호를 평가하기 위해 다중 측정이 필요하다면, 호스트 컴퓨터(102)는 다수 측정 장치를 상기 노드에 접속시키기 위해서 스위치 메트릭스(110)를 제어할 수도 있다. 그러나, 이렇게 함으로써 노드는 통상적인 동작동안에는 일반적으로 발생하지 않는 불필요한 로딩상태로 되기 쉽다.

다수 측정 장치를 노드에 접속시키는 것이 불필요한 로딩 상태를 야기시키지 않았더라도, 측정의 정확성은 계속 영향을 받을 것이다. 특히, 상이한 측정장치는 각각 자체의 고유한 지연 특성을 가지는 상이한 입력 구성을 가질 수 있다. 이런 지연은 알려지지 않았고 다양하며, 심지어 종래의 아키텍쳐를 통해 증가될 수 있고, 그래서, 측정의 정확도를 더욱 감소시킬 수 있다.

다수 측정 장치를 단일 노드에 접속시키는 대신에, 측정 장치를 순차 방식으로 노드에 접속시키기 위해 호스트 컴퓨터(102)는 대안적으로 스위치 메트릭스(110)를 제어할 수 있다. 비록 상기 접근법은 아마 불필요한 로딩 조건을 피하겠지만, 일반적으로 노드에서의 다중 측정이 상이한 시간에 행해질 필요가 있다. 이는 노드에서의 동시측정을 배제한 것이여서, 임의의 수준의 정확성 또는 반복성으로 측정값을 다른 측정값과 비교분석하는 것을 매우 어렵게 한다.

종래의 아키텍쳐(100)의 기타 단점은 종래의 아키텍쳐(100)가 일반적으로 비동기성이라는 점이다. 이 역시 아키텍쳐(100)가 분리된 장치(104, 106, 108)의 집합으로 설치되었기 때문이다. 비록 장치(104, 106, 108)가 트리거링 버스(116)에 접속되어서 동일한 트리거링 이벤트에 응답하게 될 수 있더라도, 장치(104, 106, 108)는 동일 클록 리퍼런스와 함께 동작하지 않는 것이 전형적이다. 이로 인해, 언제 장치가 실제로 트리거링 이벤트에 응답하는지를 예상하는 것은 매우 어렵다. 결론적으로, 상이한 장치에 의해 행해진 측정값 사이의 양호한 상관관계를 이루는 것이 어려워 질 수 있다.

분리된 장치(104, 106, 108)의 집합에 기초한 아키텍쳐를 가지는 것의 또다른 단점은, 기능이 종종 중복되기 때문에 코스트 및 소요되는 공간이 증가한다는 것이다. 예를들어, 각각의 상이한 장치(104, 106, 108)는 신호 조정, 회로 보호 및 레인징 기능을 제공하는 자체의 입력부를 가지는 것이 전형적이다. 그러나. 상기 기능의 중복은 종종, UUT의 단일 노드에서 측정을 행하기 위해 장치(104, 106, 108)를 사용할 때, 특히 명백해진다.

또다른 단점은 주문제작형 케이블링이 테스트 장치(100)와 UUT사이에 통상적으로 필요하다는 것이다. 일반적으로 상당한 코스트가 임의의 주문제작형 하드웨어와 연관된다. 더욱이, 스위치 메트릭스(110)는 전형적으로 계전기로 구현되는 데, 이는 비용효율적이지 않을 뿐만 아니라 종종 신뢰할 수 없다.

따라서, 아날로그 및 혼합 신호 전자 회로 어셈블리의 최종 동작 환경을 가깝게 시뮬레이션하고 이러한 시뮬레이션된 환경에서 상기 어셈블리의 성능을 정확하게 평가할 수 있는 테스트 장치 아키텍쳐를 구비하는 것이 바람직할 것이다. 이런 테스트 장치 아키텍쳐는 제조하는 동안 회로 어셈블리의 기능 테스팅을 수행하는데 유용하다. 또한, 다중 테스트 측정값 사이의 더 양호한 상관관계를 이루는 아날로그 테스트 장치를 제공하는 것이 바람직하다.

상기 종래의 기술을 고려해서, 본발명의 목적은 보다 높은 정도의 정확성과 반복성으로 아날로그 및 혼합 신호 전자회로 어셈블리의 테스팅을 수행할 수 있는 테스트 장치를 제공하는 것이다.

본발명의 기타 목적은 테스트 측정값 사이의 더 양호한 상관관계를 얻을 수 있는 아날로그 테스트 장치를 제공하는 것이다.

본발명의 또다른 목적은 비용이 적게 들고 보다 신뢰할만한 아날로그 테스트 장비를 제공하는 것이다.

상기 및 기타 목적은 각각의 채널이 피시험 유닛의 노드에 연결되고, 복수의 구동회로 및 측정 회로를 포함하는 복수의 채널을 구비한 아날로그 테스트 장치로 달성된다. 바람직한 실시예에서, 각각의 채널은 피시험 유닛의 노드에 테스트 자극을 구동하도록 출력 버퍼에 연결된 구동회로를 포함하고, 각각의 채널은 피시험 유닛의 노드에 제공되는 신호의 파라미터를 측정하도록 공유 입력 버퍼에 연결된 복수의 측정 회로를 포함한다.

일특성에 따라서, 각각의 채널은 공유 타이밍 이벤트를 구동회로 및 측정회로, 및 복수의 채널에 제공하기 위해서 구동회로 및 측정 회로에 연결된 트리거링 회로를 더 포함한다.

기타 실시예에서, 아날로그 테스트 장치는 채널의 입력, 출력 및 내부 동작을 동기화시키기 위해 각각의 채널에 연결된 마스터 클록 리퍼런스를 포함한다.

기타 실시예에서, 테스트 자극은 아날로그 회로의 일부 노드에 인가되고, 아날로그 회로에서 생성된 응답은 노드의 다른 부분에서 측정된다. 또한, 응답은 각각의 채널에서 디지타이저에 의해 샘플링된다. 그다음, 샘플링된 응답은 아날로그 테스트 장치에 포함되어 있는 메모리 내에 저장된다. 응답의 측정치 중의 하나가 테스트가 실패 했음을 나타낼 때, 저장된 샘플은 실패의 원인을 결정하기 위해서 분석된다.

기타 실시예에서, 트리거 이벤트는 채널중의 하나의 트리거링 회로에 의해 각각의 채널의 구동회로 및 측정회로에 주기적으로 인가된다. 그다음, 테스트 자극은 자동적으로 인가되고 응답은 피시험 아날로그 회로의 노드에서 자동적으로 관찰된다. 주기적인 트리거 이벤트에 따른 시간에서 테스트 자극이 인가되고 응답이 관찰된다. 그다음, 관찰된 응답이 평가됨으로써, 피시험 아날로그 회로가 적절하게 기능을 하는지를 결정한다.

본발명의 추가적인 목적 및 이점은 이어지는 상세한 설명 및 도면을 참조로 할 때 더욱 명백해질 것이다.

도 1은 종래의 테스트 시스템 아키텍쳐의 블록도,

도 2a는 본발명에 따른 테스트 장치 아키텍쳐의 전체 블록도,

도 2b는 도 2a에 도시된 테스트 장치 아키텍쳐에 포함되는 채널 아키텍쳐의 블록도,

도 3은 도 2b에 도시된 채널 아키텍쳐에 기초한 채널의 실시예를 도시한 도면,

도 4는 본발명에 따른 테스트 방법을 나타내는 흐름도, 및

도 5는 본발명에 따른 기타 테스트 방법을 나타내는 흐름도.

도 2a는 본발명에 따른 아날로그 테스트 장치의 전체 아키텍쳐(200)를 도시한다. 아날로그 테스트 장치는 주로 아날로그 및/또는 혼합 신호 회로를 포함하는 전자회로 어셈블리의 기능 테스팅을 수행하기 위해 사용된다.

아키텍쳐(200)는 피시험 유닛(UUT:212)의 각각의 노드에 접속되는 복수의 채널(204, 206, 208)을 포함한다. 아키텍쳐(200)를 구비한 아날로그 테스트 장치가 기능 테스팅을 수행하기 위해 주로 사용되기 때문에, UUT(212)의 각각의 노드는 UUT(212)의 통상적인 동작동안에 사용되는 외부노드이다. 그러나, 채널(204, 206, 208)은 UUT(212)의 각각의 내부 노드에 접속될 수도 있다는 것을 이해해야 한다.

바람직한 실시예에서, 채널(204, 206, 208)은 동일하다. 따라서, 각각의 채널은 바람직하게는 UUT(212)의 일 외부 노드의 신호 및 레벨을 구동하고/구동하거나 측정하는 동일 회로를 포함한다.

채널(204, 206, 208) 및 공유 메모리(248)는 버스(214, 215)를 경유해서 동기화 회로(270)를 통해 호스트 컴퓨터(202)에 연결된다. 호스트 컴퓨터(202)는 WINDOWS 95^TM 운영체제를 탑재한 INTEL

-기반의 퍼스널 컴퓨터가 될 수 있다. INTEL

는 미국 캘리포니아 산타 클라라의 인텔 코포레이션의 등록된 상표이고; WINDOWS 95^TM는 미국 워싱톤 레드몬드의 마이크로소프트 코포레이션의 상표이다. 따라서, 호스트 컴퓨터(202)는 오퍼레이터 인터페이스 기능, 수학적인 연산 및 테스트 기능등의 다양한 동작을 수행하도록 프로그램될 수 있는 범용 컴퓨터이다.

또한, 공지된 방식으로 채널(204, 206, 208) 및 공유 메모리(248)는 버스(214, 215)를 통해서 호스트 컴퓨터와 통신한다. 예를들어, 버스(215)는 HP-IB(IEEE-488) 또는 VXIbus(IEEE-1155)와 같은 표준인터페이스와 함께 사용할 수 있다.

채널(204, 206, 208) 및 동기화 신호는 또한 라인(246)을 통해서 마스터 클록 리퍼런스에 연결된다. 또한, 채널(204, 206, 208) 및 동기화 회로(270)의 타이밍은 동일한 클록 리퍼런스(244)를 기초로 하는 것이 바람직하다. 이런식으로 채널(204, 206, 208)이 동기식으로 동작될 수 있어서, 호스트 컴퓨터(202)에 의해 생성된 제어 신호는 채널(204, 206, 208)과 동기화 될 수 있다.

또한, 채널(204, 206, 208)은 채널사이에 트리거링 신호를 분배하는 버스(216)에 접속된다. 버스(216)는 본명세서에서 후술되는 바와 같이, 채널(204, 206, 208)의 동기화 동작에 기여한다.

마지막으로, 채널(204, 206, 208)은 버스(252)를 통해서 공유 메모리(248)에 접속된다. 채널(204, 206, 208)중의 어느 하나는 공유 메모리(248)에 데이터를 기록하거나 공유 메모리(248)로부터 데이터를 판독할 수 있고, 이는 아날로그 테스트 장치의 일부 새로운 특성을 실시하는데 유용하다.

도 2b는 채널(204)의 아키텍쳐를 도시한다. 상기 언급된 바와 같이, 채널(204, 206, 208)은 바람직하게는 동일하고, 이에 따라서 동일 아키텍쳐를 공유한다.

채널(204)은 구동 회로(222) 및 측정회로(224, 226)와 같은 복수의 측정회로를 포함한다. 구동 회로(222) 및 측정회로(224, 226) 각각은 버스(214)로 호스트 컴퓨터(202)에 의해 제공되는 제어 신호에 응답하는 종래의 수단(도시 생략)을 포함한다. 제어 수단의 다양한 실시예가 당업자에게 공지되어 있기 때문에, 제어 수단의 특정 실시예가 본발명에 중요하지 않음은 이해할 것이다.

구동회로(222) 및 측정 회로(224, 226)는 또한 바람직하게는 다중 비트 레지스터(260, 262, 264:도 2b)를 포함하고, 호스트 컴퓨터는 이 다중 비트 레지스터에 구동 또는 측정 기능이 개시되었는가; 회로(222, 224, 226)가 트리거 신호를 대기하는가; 회로(222, 224, 226)가 현재 구동 또는 측정의 처리 중에 있는가; 및 구동 또는 측정 기능이 완료했는가 등의 상태정보를 결정하기 위해 질의할 수 있다. 상기 레지스터(260, 262, 264)는 아날로그 테스트 장치의 새로운 특징을 실시하는데 또한 유용하다.

더욱이, 구동회로(222) 및 측정회로(224, 226)는 종래의 테스트 장치 아키텍쳐의 분리된 장치에 의해 통상적으로 제공되는 기능을 실시하는 것이 바람직하다. 예를들어, 도 3은 구동회로(222)의 일 실시예인 함수 발생기(322)를 도시한다. 호스트 컴퓨터(202)의 제어하에, 함수 발생기(322)는 바람직하게는 UUT(212)의 기능 테스팅을 실시하는데 유용한 표준 또는 임의의 파형 및 레벨을 생성한다. 예를들어, 함수발생기(322)는 표준 정형파, 삼각파, 또는 구형파; 및 DC 전압 및 전류 레벨을 제공하도록 제어될 수 있다.

도 3은 디지털 멀티 미터(DMM:324), 디지타이저(326), 타이머/카운터(336) 및 피크 검출기(338)를 도시한다. 상기 전자 장치는 도 2b에 도시된 복수의 측정 회로의 실시예를 나타낸다. 예를들어, DMM(324)는 UUT(212)의 노드에서의 전압 또는 전류 레벨을 측정하도록 제어되고; 디지타이저(326)는 노드에서의 파형을 샘플링하고 공유 메모리와 같은 메모리에 상기 샘플을 저장하도록 제어되고; 타이머/카운터(336)는 노드에서의 주파수, 주기 및 시간 간격의 측정을 수행하도록 제어되고; 피크 검출기(338)는 UUT(212)에서의 노드에서 피크 전압을 측정하도록 제어될 수 있다.

함수 발생기(322), DMM(324), 디지타이저(326), 타이머/ 카운터(336) 및 피크검출기(338)는 당업자에게 공지된 기능을 실시한다. 상기 장치의 특정 실시예는 본발명에 중요하지 않다.

도 2b에 도시된 바와 같이, 채널(204)은 호스트 컴퓨터(202)에 의해 제공되는 제어 신호에 응답하는 종래의 수단(도시 생략)을 또한 포함하는 트리거링 회로(228)를 더 포함한다. 트리거링 회로(228)는 지연 트리거링, 이벤트 트리거링 및 에지 트리거링 등의 종래의 테스트 장치에서 나타날 수 있는 특성을 제공한다.

더욱이, 트리거링 회로(228)에 의해 제공되는 신호는 라인(232)을 통해서 구동회로 및 측정회로(222, 224, 226)에 의해 공유된다. 따라서, 호스트 컴퓨터(202)는 회로가 트리거링 회로(228)로부터의 트리거를 대기하는가를 결정하기 위해 회로(222, 224, 226)내의 상태 레지스터(260, 262, 264)에 질의할 수 있다. 도 3에 도시된 실시예에서, 트리거링 회로(328)에 의해 제공되는 신호는 동일하게 함수 발생기(322), DDM(324), 디지타이저(326), 타이머/카운터(336) 및 피크 검출기(338)에 의해 공유된다.

신호는 각각의 채널에서 구동회로 및 측정 회로에 의해 공유되는 트리거링 회로(228)에서 발생될 뿐만아니라, 트리거링 버스(216)를 통해서 다른 채널에 분배될 수 있다. 예를들어, 도 2a는 각각의 채널(204, 206, 208)이 트리거링 버스(216)에 액세스하고 있슴을 도시하고 있다.

상기 언급된 바와 같이, 아키텍쳐(200)내의 각각의 채널(204, 206, 208)은 바람직하게는 동일하다. 따라서 각각의 채널(204, 206, 208)은 버스(216)를 통해서 다른 채널에/로부터 트리거링 신호를 분배하고 수신할 수 있는 동일한 트리거링 회로를 포함한다.

트리거링 회로(228)가 당업자에게 공지된 기능을 실행하기 때문에, 트리거링 회로(228)의 특정 실시예는 본발명에는 중요하지 않다. 그러나, 중요한 이점은 각 각의 채널의 구동 및 측정 회로 사이의 트리거링 회로(228)를 공유하고, 트리거링 신호를 기타 채널에 분배하는 것으로부터 얻어진다.

예를들어, 호스트 컴퓨터(202)는, 파형을 검출한 이후에 특정 시간 동안 트리거링 회로(328)가 "스톱" 트리거를 발행하도록 프로그래밍할 수 있다. 호스트 컴퓨터(202)는 "개시" 트리거일 때 함수 발생기가 파형을 생성하는 것을 개시하고, "스톱" 트리거일 때 파형을 발생시키는 것을 정지시키도록 프로그래밍할 수 있다. 그다음, 호스트 컴퓨터(202)는 이산 계전기(334)를 닫고 "개시"트리거를 발생하도록 트리거링 회로(328)를 제어할 수 있다. 이후에 함수 발생기(322)는 파형 생성을 개시하고, 이는 라인(330)에서 트리거링 회로(328)에 의해 검출된다. 이후에 트리거링 회로(328)는 특정 시간을 카운터하는 것을 개시한다. 특정 시간이 경과했을 때, 트리거링 회로(328)는 "스톱"트리거를 발행함으로써, 함수 발생기(322)가 파형을 발생하는 것을 정지시킨다. 각각의 채널이 제어 버스(214) 및 트리거링 버스(216)에 연결되기 때문에, 동일하게 호스트 컴퓨터(202)는 동일한 또는 상이한 채널에 위치한 함수 발생기 및 트리거링 회로를 제어하고 모니터할 수 있다.

상기 언급된 바와 같이, 각각의 채널(204, 206, 208)은 바람직하게는 UUT(212)의 일노드에서 신호 및 레벨을 구동 및/또는 측정한다. 이런 이유에서, 각 채널(204, 206, 208)은 출력 버퍼(218) 및 입력 버퍼(220)를 포함한다. 더욱이, 도 2b에 도시된 바와 같이, 각각의 채널(204, 206, 208)은 바람직하게는 UUT(212)의 노드로부터의 버퍼(218)의 출력부 및 입력 버퍼(220)를 선택적으로 접속 또는 단절시키는 이산 계전기(234)를 포함한다. 이산 계전기(234)는 또한 호스트 컴퓨터(202)에 의해 제공되는 제어 신호에 응답하는 종래의 수단(도시생략)을 더 포함한다.

예를들어, 계전기(234)가 닫히면, 출력 버퍼(218)는 구동회로(222)에 의해 발생된 테스트 자극을 UUT(212)의 노드로 구동할 수 있다. 유사하게, 계전기(334)가 닫히면, 도 3에 도시된 출력버퍼(318)는 함수 발생기(322)에 의해 발생된 파형을 UUT(212)의 노드로 구동할 수 있다.

더욱이, 입력버퍼(220)는 구동된 테스트 자극을 관찰해서, 라인(230)으로 측정회로(224, 226) 및 트리거링 회로(228)에 이를 전송할 수 있다. 유사하게, 입력 버퍼(320:도 3)는 구동된 테스트 자극을 관찰해서 라인(330)으로 DMM(324), 디지타이저(326), 타이머/카운터(336), 피크 검출기(338) 및 트리거링 회로(328)에 이를 전송할 수 있다. 이런 식으로, 예를들어, 테스트 자극과 연관된 파라미터는 측정회로에 의해 측정될 수 있고; 트리거링 신호는 테스트 자극에 의해 지시되는 시간에 트리거링 회로에 의해 발생될 수 있다.

또한, 계전기(234)가 개방되면, 입력 버퍼(220)는 UUT(212)의 노드에서의 응답신호를 관찰해서 이를 라인(230)으로 측정회로(224, 226) 및 트리거링 회로에 전송할 수 있다. 유사하게, 계전기(334)가 개방되면, 입력 버퍼(320)는 UUT(212)의 노드에서 응답신호를 관찰해서 이를 DMM(324), 디지타이저(326), 타이머/카운터(336), 피크 검출기(338) 및 트리거링 회로(328)에 전송한다. 이런 식으로, 예를들어, 응답 신호와 관련된 파라미터는 측정회로에 의해 측정될 수 있고; 트리거링 신호는 응답신호에 의해 지시되는 시간에 트리거링 회로에 의해 발생 될 수 있다.

또한, 계전기(234)가 닫히고, 채널(204)이 UUT(212)에 접속될 때, 입력 버퍼(220)는 UUT(212)에 의해 발생되는 테스트 자극과 응답신호의 조합을 관찰한다. 유사하게, 계전기(334)가 닫혔을 때, 입력버퍼(320)는 UUT(212)에 의해 발생된 테스트 자극 및 응답의 조합을 관찰할 수 있다. 테스트 자극 및 응답을 조합시키기 위해서는 추가적인 회로(도시생략)가 일반적으로 요구된다.

특히, 전류 감지 레지스터(도시생략)는 노드(340: 도 3)와 UUT(212)의 사이에 접속된다. 이후에 계전기(334)가 닫혀서, 전류 감지 레지스터가 출력 버퍼(318)의 현재 출력을 측정하고 출력 버퍼(318)에 의해 제공되는 전압을 전류값으로 변환하기 위해 사용된다. 각각의 채널(204,206, 208)은 바람직하게는 UUT(212)의 일노드에서의 신호 및 레벨을 구동 및/또는 측정하기 때문에, 이후에 계전기(334)가 개방되고, 입력 버퍼(320)와 UUT(212)의 사이의 임피던스 부정합을 감소시키기 위해 상기와 동일한 레지스터가 사용된다.

입력 버퍼(220, 320)에 의해 관찰된 신호 및 레벨은 광대역의 아날로그 레벨을 커버할 수 있다. 이런 이유에서, 입력 버퍼(220, 320)는 바람직하게는 광대역의 아날로그 레벨의 측정을 용이하게 하는 회로(도시생략)를 포함한다. 이런 회로는 TERADYNE

,Inc에 양도되고, 1998년 6월 24일 출원된 미국 특허출원 제09/104,099호에 설명되어 있고, 전체적으로 여기에 참조로 포함되어 있다. 상기 출원은 피시험 유닛의 로딩 요구를 만족시키고 광대역의 아날로그 전압 및 전류 레벨을 감지할 수 있는 회로를 설명한다.

본발명의 중요한 특성은 입력 버퍼(220)가 복수의 측정회로 및 트리거링 회 로사이에 공유된다는 것이다. 예를들어, 측정회로(224, 226)와 트리거링 회로(228)사이에서 입력 버퍼(220)를 공유함으로써, 그렇지 않으면 회로(224, 226, 228)에 연결된 각각의 입력버퍼에 필요했을 공간을 절약한다.

또한, 라인(230)을 통해서 입력 버퍼에 연결된 측정회로(224, 226)를 구비함으로써, 회로(224, 226)에 의해 만들어진 측정값사이의 절대 상관관계를 이룰 때, 테스트 엔지니어를 도울 것이 예상된다. 이는 테스트 엔지니어가 회로(224, 226)를 본질적으로 동시에 측정할 수 있을 것이기 때문이다. 예를들어, 테스트 엔지니어는 DMM(324:도 3)과 타이머/카운터(336:도 3)를 동시에 측정할 수 있을 것이기 때문이다.

전자회로 어셈블리의 기능 테스팅을 수행할 때 측정값사이의 절대상관관계를 이루는 것은, 이로인해 어셈블리의 노드에서의 신호의 일이상의 파라미터가 동시에 정확하게 측정될 수 있기 때문에, 중요하다. 또한, 이렇게 함으로써 정확한 특정시간에 파라미터가 측정될 수 있게 한다. 이는 피시험 어셈블리에 의해 발생되는 신호의 파라미터가 어셈블리의 최종 동작환경에서 나타나는 바와 같이 측정되고 이후에 평가될 수 있다는 것을 의미한다. 측정값 사이의 이런 상관관계는 기타 장치의 집합을 포함하는 종래의 아날로그 테스트 장치를 가지고 가상적으로 수행하는 것이 불가능하다.

본발명의 기타 중요한 특성은 바람직하게는 아키텍쳐(200:도 2a)가, 각각의 채널이 피시험 전자 회로 어셈블리의 일 노드에서의 신호 및 레벨을 처리하는 회로를 포함하는, 복수의 동일한 채널을 포함한다는 것이다. 아날로그 테스트 장치에 동일한 채널을 구비함으로써 측정값 사이의 절대상관관계를 이룰 때, 테스트 엔지니어를 도울 것이라는 것을 예상할 수 있다. 이는 동일한 채널이 바람직하게는 동일한 고유의 전파지연을 가지는 동일한 입력 구성을 가지고 있기 때문이다. 상기 언급된 바와 같이, 종래의 아날로그 테스트 장치는 일반적으로, 종종 알려지지 않았고 다양한 지연을 초래하는 상이한 입력구조를 가지는 상이한 장치의 집합을 포함하고 있다.

복수의 동일한 채널로부터 유래되는 기타 특성은 각각의 채널이 버스(214, 216) 및 라인(246)에 동일하게 접속한다는 것이다. 상세하게는 버스(214, 216) 및 라인(246)은 표준 VXIbus의 일부가 될 수 있다. 예를들어, 버스(216)는 VXIbus트리거 라인을 포함할 수 있고, 라인(246)은 VXIbus클록을 전송할 수 있다. 나아가, 각각의 채널은 피시험 어셈블리에 동일한 인터페이스를 한다. 따라서 각각의 채널 및 피시험 어셈블리 사이의 주문형 케이블링은 제거된다.

상기 언급된 바와 같이, 채널(204, 206, 208)내의 회로의 타이밍은 바람직하게는 마스터 클록 리퍼런스(244)를 기초로 한다. 이렇게 하는 것이 측정값 사이의 절대 상관관계를 이룰 때, 테스트 엔지니어를 더 도울 것이라는 것을 예상할 수 있다.

상세하게는, 도 2a에 도시된 각각의 채널(204, 206, 208)은 라인(246)을 통해서 마스터 클록 리퍼런스(244)에 접속된다. 따라서 채널(204, 206, 208)의 구동회로 및 측정 회로 및 트리거링 회로는 바람직하게는 동기식으로 동작하도록 구성된다. 상기 동기식 동작은 종래의 디지털 시스템에서도 통상적으로 있었지만, 이전에 아날로그 테스트 장치에서는 널리 사용되지 않았다.

반대로, 호스트 컴퓨터(202) 및 UUT(212)는 일반적으로 각각 자체의 클록 리퍼런스를 가지고 있어서, 아날로그 테스트 장치 및 서로에 대해서 비동기식으로 동작한다.

그럼에도 불구하고, 채널(204, 206, 208)에 인가되는 모든 신호 및 채널(204, 206, 208)에 의해 발생되는 모든 신호는 바람직하게는 마스터 클록 리퍼런스(244)를 가지고 동기화된다. 이는 버스(214)의 호스트 컴퓨터에 의해 발생되는 제어 신호 및 UUT(212)로부터 얻어지거나 UUT(212)에 인가되는 신호를 포함한다. 상기 동기화는 종래의 샘플링 회로 및 플립 플롭(도시생략)을 포함할 수 있는 동기화 회로(270, 272:도 2b)에 의해 종래의 방식으로 이루어진다.

상세하게는, 각각의 채널의 구동회로, 측정회로 및 트리거링 회로는 이들의 내부 동작을 클록 리퍼런스와 동기화하기 위해 마스터 클록 리퍼런스(244)에 연결된다. 또한, 동기화 회로(270)는 호스트 컴퓨터(202) 및 채널(204, 206, 208)과 공유 메모리(248)사이에서 전송되는 제어 신호 및 데이터를 클록 리퍼런스(244: 도 2a)와 동기화시키기 위해서 마스터 클록 리퍼런스(244)에 연결된다.

또한, 동기화 회로(272)는 입력버퍼(220)에서 측정회로(224, 226) 및 트리거링 회로(228:도 2b)로 전송되는 신호를 동기화시키기 위해서 마스터 클록 리퍼런스(244)에 연결되고, 입력 버퍼(220)와 측정회로(224, 226) 및 트리거링회로(228)의 사이에 연결된다. 상기 동기화 회로는 동일한 채널(206, 208)에 포함된다. 유사하게, 함수 발생기(322), DMM(324), 디지타이저(326), 타이머/카운터(336), 피크 검출기(338) 및 트리거링 회로(328:도 3)는 각각의 I/O 및 내부 동작을 클록 리퍼런스(244)와 동기화시키기 위해서 마스터 클록 리퍼런스(244) 및 동기화 회로(372)에 연결된다.

이는 단일 채널 또는 복수의 채널을 사용해서 측정이 행해질 때에 정확한 측정을 가능하게 하기 때문에, 측정값 사이의 절대 상관관계를 이루도록 테스트 엔지니어를 더 돕는다.

아키텍쳐(200)의 동기화 설계로부터 얻어지는 기타 이점은 공유 메모리(248)에 데이터를 저장하거나 공유 메모리로부터 데이터를 검색하는 것을 시간-다중으로 하는 능력을 포함한다. 예를들어, 호스트 컴퓨터(202)는 정확한 특정시간에 UUT(212)에 의해 발생된 신호를 샘플링하고, 샘플링된 데이터를 공유 메모리(248)에 저장하기 위해 채널(204, 206, 208)내의 디지타이저 회로를 제어하도록 프로그래밍된다. 채널(204, 206, 208)이 데이터를 동기식으로 샘플링하기 때문에, 데이터가 공유 메모리에 기록될 때, 안정을 보장받는다. 유사하게, 호스트 컴퓨터(202)는 정확한 특정시간에 공유 메모리(248)로부터 데이터를 검색하도록 채널(204, 206, 208)내의 함수발생기를 제어할 수 있다.

또한, 트리거링 신호는 채널(204, 206, 208)사이에서 동기식으로 분배된다. 예를들어, 호스트 컴퓨터(202)는 트리거링 이벤트를 검출하고 상기 트리거링 이벤트를 버스(216)를 사용해서 채널(206, 208)에 전송하도록 (204)내의 트리거링 회로(228)를 제어할 수 있다. 아키텍쳐(200)의 동기식 설계 때문에, 채널(206, 208)은 트리거링 이벤트에 동시에 응답하도록 제어된다. 따라서, 채널(204, 206, 208)사이에 분배된 트리거링 이벤트에 대한 응답은 예측가능하고 안정적이다.

또한, 아키텍쳐(200)의 동기식 설계 때문에, 호스트 컴퓨터(202)는 채널(204, 206, 208)내의 함수발생기가 위상 동기식의 파형을 발생시키도록 제어할 수 있다. 이는 파형이 마스터 클록 리퍼런스에 의해 제공된 주파수와 관련된 고조파인 것을 의미한다. 결론적으로, 파형 사이의 위상 드리프트가 발생한다고는 예상되지 않는다. 이는 아날로그 테스트 장치의 예측가능하고 안정적인 동작에 더욱 기여한다.

상기 언급된 바와 같이, 아키텍쳐(200)의 동기식 설계는 측정값 사이의 절대 상관관계를 이루도록 테스트 엔지니어를 도울 것이다. 예를들어, 호스트 컴퓨터(202)는 UUT(212)의 노드에서 제공되는 펄스의 에지의 상승 및 강하와 동시에 발생하는 트리거를 발생시키는 트리거링 회로(328)를 제어할 수 있고, 상기 트리거링 신호를 내부 라인(232) 및 버스(216)에 모두에 위치시킬 수 있다. 이후에 타이머/카운터(336)는 라인(232)상의 트리거를 사용해서 펄스의 폭을 측정하도록 제어될 수 있다.

또한, 기타 채널의 타이머/카운터는 버스(216)내의 트리거를 사용해서 파형의 주기를 측정하도록 제어될 수 있다. 측정된 펄스폭과 주기를 사용함으로써, 호스트 컴퓨터(202)는 펄스의 듀티 사이클을 계산하도록 프로그램될 수 있다. 디지털 펄스의 폭과 주기가 동일한 트리거링 신호를 사용해서 동시에 측정되기 때문에, 두 측정값 사이에 절대 상관관계가 존재한다. 상기 방식으로 측정함으로써 종래의 기술과 비교할 때, 보다 큰 정확성과 반복성을 얻을 것이라는 것이 예상된다.

또한, 채널(204, 206, 208)의 함수발생기에 의해 발생된 모든 파형은 마스터 클록 리퍼런스와 동기화되기 때문에, 그리고, 호스트 컴퓨터(202)로부터의 제어 신호는 동기화 회로(270)에 의해 마스터 클록 리퍼런스(244)와 또한 동기화 되기 때문에, 호스트 컴퓨터(202)는 안정적이고 예측가능하게 파형의 특성을 제어할 수 있다. 예를들어, 호스트 컴퓨터(202)는 함수 발생기(322:도 3)가 주어진 피크전압 진폭을 가진 정현파를 발생시키도록 제어할 수 있다. 호스트 컴퓨터(202)는 이후에 함수 발생기(322)가 정현파의 피크 전압 진폭을 변화시키도록 제어할 수 있다. 정현파 전압 진폭의 제어가 마스터 클록 리퍼런스(244)와 동기화 되기 때문에, 그리고 전압 진폭을 변화시키는 호스트 컴퓨터(202)로부터의 명령어가 마스터 클록 리퍼런스와 동기화되기 때문에, 정현파의 진폭이 천천히 갱신될 수 있어서, 출력 상태를 항상 알도록 보장한다.

또한, 아키텍쳐(200)의 동기화 설계 때문에, 기능부(322, 324, 326, 328, 336 및/또는 338:도 3)는 디지털 회로를 사용해서 실행된다. 상기 언급된 바와 같이, 본발명의 일목적은 저렴한 아날로그 테스트 장치를 제공하는 것이다. 디지털 회로는 종종 등가의 아날로그 회로보다도 더 저렴하고 따라서, 아날로그 테스트 장치의 가격을 낮추는 한가지 방법은 가능한 한 디지털 회로를 사용하는 것이다.

예를들어, 각각의 채널(204, 206, 208)의 트리거링 회로는 바람직하게는 그 입력부에서 주파수 필터링을 수행한다. 트리거링 회로가 그 입력부를 마스터 클록 리퍼런스(244)와 동기화시키기 때문에, 이런 주파수 필터링은 표준 게이트 어레이에서 경제적으로 실행될 수 있는 디지털 카운터(도시생략)를 사용해서 수행될 수 있다.

상기 언급된 바와 같이, 버스(214, 216) 및 라인(246)은 VXIbus의 일부가 될 수 있다. 이 경우에, 아날로그 테스트 장치의 마스터 클록 리퍼런스(244)는 일반적으로 VXI 백플레인상의 위상 어큐레이트(accurate) 클록인 VXIbus클록의 위상으로 로킹하기 위해 종래의 회로(도시생략)를 포함할 수 있다.

또한, 같은 방식으로 VXIbus 클록으로부터 얻어진 각각의 마스터 클록 리퍼런스를 가지는 다중 아날로그 테스트장치는 백플레인에 플러그될 있다. 아날로그 테스트 장치내의 채널의 타이밍은 동일한 VXIbus클록으로부터 순차 얻어지는 각각의 마스터 클록 리퍼런스와 동기화되기 때문에, 다중 아날로그 테스트 장치를 통과하는 입력, 출력 및 트리거링 신호는 동기화된다. 모든 아날로그 테스트 장치를 통과하는 출력 또한 동상이다. 따라서, 아키텍쳐(200)의 동기식 설계로부터 얻어지는 모든 이점은 VXI백플레인에 플러그된 다중 아날로그 테스트 장치에도 적용된다.

상기 언급된 바와 같이, 본발명의 중요한 특성은 아키텍쳐(200)의 동기식 설계; 공유 메모리(248); 동일 채널(204, 206, 208); 및 각각의 채널(204, 206, 208)내의 공유 트리거링 신호를 포함한다. 상기 특성은 도 4에 도시된 테스트 방법과 같은 새로운 테스팅 방법을 행하는데 사용될 수 있다. 상기 테스트 방법은 호스트 컴퓨터(202)에 프로그램된 소프트웨어의 제어하에 수행될 수 있슴을 의미한다.

우선, 블록(400)에서 호스트 컴퓨터(202)는 각각의 채널내의 소스 또는 측정 기능이 개시될 때마다, 데이터 샘플을 취하도록 각각의 채널의 디지타이저를 프로그래밍한다. 예를들어서, 디지타이저는 채널(204, 206:도 2a)에 포함된 것이 될 수 있다. 또한, 디지타이저는 각각의 라인(230:도 2b)에서 나타나는 데이터 샘플을 얻도록 프로그래밍된다. 디지타이저는 또한 바람직하게는 공유 메모리(248:도 2a)의 선택된 영역에 상기 샘플을 저장하도록 프로그래밍된다.

그다음, 블록(402)에서 UUT(212)와 같은 UUT의 테스트가 개시된다. 상기 테스트는 전형적으로 테스트 자극을 UUT(212)에 인가하고, UUT(212)에서 발생되는 응답을 관찰하는 것을 포함하는 기능 테스트이다. 예를들어, 채널(304)내의 계전기(318:도 3)는 닫혀서 함수 발생기(322)가 출력 버퍼(318)를 통해서 정현파를 UUT(212)의 외부 노드에 인가하도록 제어될 수 있다. 응답신호는 DMM, 타이머/카운터 및 피크 검출기등의 대응하는 측정회로 또는 트리거링 회로에 응답신호를 인가하는 채널(206)내의 공유 입력 버퍼에 의해 측정될 수 있다. 채널(206)내의 트리거링 회로는 또한 대응하는 측정회로에 트리거를 전송한다. 트리거는 측정된 응답신호의 에지와 동시에 발생할 수 있다. 이후에 대응하는 측정회로는 트리거에 의해 나타나는 시간에서 응답신호의 측정을 행할 수 있다.

상기 테스트가 진행되는 동안, 채널(204, 206)내의 디지타이저는 각각의 라인(230)에 나타나는 모든 신호 및/또는 레벨을 연속적으로 샘플링하고, 메모리(248)에 상기 신호를 저장한다. 저장된 신호는 채널(204)내의 함수 발생기에 의해 UUT(212)에 인가되는 정현파의 샘플을 포함한다. 또한, 저장된 샘플은 채널(206)의 입력 버퍼에 의해 측정되는 응답신호의 샘플을 포함한다.

바람직한 실시예에서, 디지타이저는 또한, 테스트중에 발생하는 특정 이벤트의 지시를 메모리(248)내에 저장한다. 상기 지시는 보통 "마커"로 알려져 있다. 예를들어, 디지타이저(326:도 3)는 트리거링 회로(328)에 의해 발생된 트리거를 전송하는 라인(232)에 연결된다. 디지타이저(326)가 언제 트리거가 발생하는지를 검출할 수 있기 때문에, 트리거가 표명된 시간에 얻어진 샘플을 나타내는 마커를 메모리(248)에 저장 할 수 있다. 이는 트리거링 회로(328) 및 디지타이저(326)의 동기식 동작 때문에 가능하다.

또한, 디지타이저(326)가 제어 버스(214)에 연결되기 때문에, 언제 구동 및 측정 기능이 개시하고 종료하는가를 검출할 수 있고, 따라서 상기 이벤트에 대해서 메모리(248)내에 마커를 저장할 수 있다.

상기 언급된 바와 같이, 기능 테스트는 또한 관찰된 응답이 UUT를 적절히 기능시키기 위해 수용가능한지를 판정하는 단계를 포함하는 것이 전형적이다. 상기 단계는 도 4에 도시된 판정 블록(404)에서 수행된다. 특히, 호스트 컴퓨터(202)는 측정회로 중의 하나에 의해서 측정된 신호 파라미터를 예상 파라미터 값과 비교할 수 있다. 만약 비교결과가 UUT(212)가 적절하게 기능을 한다는 것을 나타내면, 테스트 방법은 다른 테스트를 개시하기 위해 블록(402)으로 되돌아간다.

그러나, 만약 비교결과가 UUT(212)가 적절하게 기능을 하지 않음을 나타내면, 테스트 방법은 블록(406)으로 이동해서, 호스트 컴퓨터(202)가 메모리(248)에 저장된 샘플을 업로드한다. 바람직한 실시예에서, 업로드된 샘플은 블록(402)에서 개시된 테스트 이전에, 테스트 동안에, 및 테스트 이후에 얻어진 샘플들을 포함한다. 또한, 업로드된 샘플은 바람직하게는 저장된 마커를 포함한다.

업로드된 샘플 및 마커는 블록(408)에서 분석되어서 UUT가 블록(404)에서 왜 적절하게 기능을 하지 못했는가를 판정한다. 이는 호스트 컴퓨터에 연결된 모니터(도시생략)상에 어떤 유용한 포맷으로 샘플을 디스플레이하는 것을 포함한다. 따라서, 상기 샘플은 함수발생기에 의해 제공되는 테스트 자극 및 UUT(212)에 의해 발생되는 응답을 재구성하기 위해 사용된다. 또한, 마커는 언제 트리거가 발생되고 측정 회로가 측정 기능을 언제 수행하는가를 결정하기 위해 사용될 수 있다.

상기 테스트 방법이 피시험 유닛을 디버그하기 위해 사용될 것이라는 것을 예상할 수 있다. 디지타이저가, 채널(204, 206)을 포함한 테스트 동안 데이터 샘플을 지속적으로 수집하기 때문에, 채널에서의 활동의 완전한 그림을 얻을 수 있다. 이러한 데이터는 피시험 유닛이 결함을 가지고 있다고 테스트가 알리면 나중에 분석될 수 있다.

아키텍쳐(200)에서의 채널이 바람직하게는 동일하기 때문에, 도 4에 도시된 방법은 아날로그 테스트 장치의 모든 채널에 의해서 동시에 수행될 수 있다. 특히, 각각의 채널은 각각의 입력 버퍼에서 제공되는 신호 및/또는 레벨을 샘플링할 수 있는 디지타이저를 포함한다. 또한, 각각의 디지타이저는 샘플 및 연관된 마커를 공유 메모리(248)의 선택된 영역에 저장할 수 있다. 따라서 아날로그 테스트 장치내의 모든 채널의 활동의 완전한 그림이 얻어져서 테스트를 디버그 하기 위해 사용될 수 있다.

또한, 아키텍쳐(200)내의 채널은 바람직하게는 마스터 클록 리퍼런스(244)와 동기식으로 동작한다. 또한, 각각의 채널은 트리거 버스(216) 및 제어 버스(214)에 연결된다. 결론적으로, 테스트 자극, 응답 , 제어 신호와 트리거 사이의 타이밍 관계는 모든 채널에서 알려진다. 따라서 아키텍쳐(200)의 모든 채널에서의 활동은 디버깅동안 정확하게 상관될 수 있다.

이는 테스트가 왜 실패했는지를 판정하기 위해 전형적으로 피시험 유닛의 다수의 노드상의 데이터를 필요로 하는 아날로그 진단 소프트웨어로 호스트 컴퓨터(202)가 프로그램될 때 특히 유용하다. 아날로그 진단 소프트웨어는, 테스트에 포함된 채널에 대응하는, 공유 메모리(248)내에 저장된 데이터 샘플 및 마커에 간단하게 액세스하고 이어서 분석할 수 있다. 각각의 채널에서의 디지타이저는 테스트하는 동안 계속해서 실행할 수 있기 때문에, 상기 데이터 샘플 및 마커가 테스트를 디버그 하기 위해 필요하다면, 메모리내에서 사용될 수 있다. 가장 중요한 것은, 상기 데이터 샘플 및 마커가 테스트를 재실행할 필요없이 메모리 내에서 사용가능하다는 것이다.

기타 새로운 테스트 방법이 도 5에 도시된다. 상기 테스트 방법은 또한 호스트 컴퓨터(202)에 프로그램된 소프트웨어의 제어하에 수행된다.

우선, 블록(500)에서 공지된 무결함 회로 어셈블리를 얻는다. 아날로그 테스트 장치가 주로 기능 테스팅을 수행하기 위해 사용되기 때문에, 공지된 무결함 어셈블리의 외부 노드는 아날로그 테스트 장치의 채널에 접속된다. 그러나, 채널이 무결함 어셈블리의 내부 노드에도 접속될 수 있다는 것에 주목해야 한다.

그다음, 주기적인 트리거 이벤트는 블록(502)에서 아날로그 테스트 장치의 채널에 인가된다. 상기 언급된 바와 같이, 각각의 채널에 포함된 트리거링 회로에 의해 제공되는 트리거 이벤트는 라인(232: 도 2b)과 같은 라인을 통해서 채널내의 구동회로 및 측정 회로에 의해 공유된다. 또한 아날로그 테스트 장치 내에 포함된 채널은 채널 사이에 트리거 이벤트를 분배하는 버스(216)등의 트리거 버스에 접속된다.

따라서, 호스트 컴퓨터는 바람직하게는 테스트 장치내의 채널(204) 및 기타 채널의 구동회로 및 측정회로에 주기적으로 트리거 이벤트를 제공하기 위해 채널(204)과 같은, 채널중의 하나에 있는 트리거링회로를 제어한다. 더 상세하게는, 호스트 컴퓨터(202)는 주기적인 트리거 이벤트를 무결함 회로 어셈블리의 노드에 접속된 채널의 구동회로 및 측정 회로에 제공하도록, 채널중의 하나 내에 있는 트리거링 회로를 제어한다. 트리거 이벤트가 채널에 인가되는 특정 속도는 본발명에 중요하지 않음을 주목해야 한다.

그다음, 블록(504)에서 테스트 자극이 인가되고 응답이 무결함 어셈블리의 선택된 노드에서 관찰된다. 또한, 테스트 자극이 인가되고, 응답이 주기적인 트리거 이벤트에 의해서 지시된 시간에 관찰된다.

테스트 방법중의 상기 단계의 목적은 무결합 어셈블리에 대한 기능 테스트 프로그램을 수동으로 생성하는 것이다. 이 목적을 위해서, 테스트 엔지니어는 일 이상의 채널의 함수발생기 및 측정 회로를 제어하도록 호스트 컴퓨터를 반복적으로 프로그래밍할 수 있으며, 이에 따라서 테스트 자극을 인가하고 무결함 어셈블리에 의해 발생되는 응답을 관찰할 수 있다. 무결함 테스트 어셈블리의 적어도 일부를 테스트하기 위해서 테스트 자극이 인가되고 응답이 관찰된다. 이런 식으로 아날로그 테스트 장치는 어떻게 적절하게 기능을 하는 어셈블리가 동작하는가를 "학습"할 수 있다.

이후에 블록(506)에서 인가된 테스트 자극 및 관찰된 응답과 연관된 데이터는 기능 테스트 프로그램에 세이브된다. 상기 데이터는 호스트 컴퓨터(202)에 포함된 메모리(도시생략)에 세이브될 수도 있다. 이런 식으로, 무결함 어셈블리에 대한 기능 테스트 프로그램은 한 단계씩 수동적으로 생성된다.

만약 무결함 어셈블리가 완전하게 테스트되지 않았다면, 판정 블록(508)에서 테스트 방법은 블록(504)으로 돌아가서, 아날로그 테스트 장치가 새로운 세트의 자극을 인가하고 새로운 응답을 관찰하게 한다. 그러나, 만약 무결함 어셈블리가 완전하게 테스트되었고, 기능 테스트 프로그램이 종료되었다면, 판정블록(508)에서 테스트 방법은 블록(510)으로 이동한다.

블록(500) 내지 블록(508)의 테스트 방법은 주로 아날로그 테스트 장치의 초기 프로그래밍동안 수행된다. 따라서, 블록(500) 내지 블록(508)의 방법은 비교적 드물게 수행된다. 그러나, 블록(510) 내지 블록(514)은 회로기판 어셈블리의 부피를 빠르게 자동적으로 테스트하기 위해 제조과정에서 반복적으로 수행된다.

특히, 전형적인 회로 어셈블리는 블록(510)에서 얻어진다. 이 어셈블리는 블록(500)에서 얻어진 무결함 어셈블리와 같은 유형이다. 다시, 전형적인 회로 어셈블리의 외부 노드는 아날로그 테스트 장치의 채널에 접속된다.

그다음, 블록(512)에서, 주기적인 트리거 이벤트는 아날로그 테스트 장치의 채널에 인가된다. 이러한 주기적인 트리거 이벤트는 블록(502)에서, 인가되는 주기적인 트리거 이벤트와 정확하게 상응하는 것이 바람직하다.

테스트 방법의 단계(510) 내지 단계(514)의 목적은 단계(500)내지 단계(508)에서 수동으로 생성된 기능 테스트 프로그램을 사용해서 자동적으로 회로 어셈블리를 테스트하는 것이다. 이런 이유에서, 블록(512)에서 인가되는 주기적인 트리거 이벤트에 따라 동작하도록 제어되는 구동회로 및 측정 회로는 기능 테스트 프로그램을 실행하기 위해 필요하다.

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그다음, 블록(514)에서 기능 테스트 프로그램은 자동적으로 실행된다. 이 때문에, 전형적인 회로 어셈블리의 다양한 외부 노드에서 테스트 자극이 인가되고 응답이 관찰된다. 그러나, 단계(504)에서와 같이, 구동회로 및 측정회로를 제어하도록 호스트 컴퓨터를 반복적으로 프로그래밍하는 대신에, 호스트 컴퓨터(202)는 기능 테스트 프로그램에 따라서 구동회로 및 측정회로를 자동적으로 업데이트하고 활성화시킨다. 호스트 컴퓨터(202)가 기능 테스트 프로그램의 실행 동안 구동회로 및 측정 회로의 상태를 판단하기 위해서 레지스터(260, 262, 263:도 2b)에 주기적으로 질의를 할 것이 예상된다.

또한, 블록(502)에서 인가된 주기적 트리거 이벤트와 블록(512)에서 인가된 주기적인 트리거 이벤트를 정확하게 일치시킴으로써 블록(504, 514)에서 행해진 측정값 사이에 절대 상관관계를 이루도록, 테스트 엔지니어를 도울 것이라는 것이 예상된다. 주기적인 트리거 이벤트를 이렇게 사용하는 것은 상기 측정을 더 반복가능하게 할 것이라는 것 역시 예상된다.

전형적인 회로 어셈블리의 테스트가 종료되면, 테스트 방법은 또다른 회로 어셈블리를 테스트하기 위해 블록(510)으로 이동한다. 따라서, 아날로그 테스트 장치의 동기식 설계 및 공유 트리거링은 수동으로 생성된 기능 테스트 프로그램이 자동적으로 반복적으로 실행될 수 있게 한다. 상기 특성 및 성능은 종래의 아날로그 테스트 장치에서는 찾을 수 없다.

일실시예를 설명하였지만, 다수의 다른 실시예 또는 변형이 만들어 질 수 있다. 예를들어, 아날로그 테스트 장치는 전자 회로 어셈블리의 기능 테스트를 수행하기 위해 주로 사용되는 것으로 설명되었다. 그러나, 이는 단지 예시일 뿐이다. 본발명에 따른 아날로그 테스트 장치는 회로 테스팅을 포함한 다른 유형의 테스트를 수행하기 위해 사용될 수 있고, 여기에서 어셈블리의 각각의 구성요소는 개별적으로 테스트된다. 이 경우에, 아날로그 테스트 장치는 피시험 유닛의 외부노드에 접속될 뿐만아니라, 각각의 개별적인 테스트를 위해서 상이한 세트의 내부 노드에 접속될 수 있다.

또한, 아날로그 테스트 장치의 채널이 바람직하게는 동일한 것으로 설명되었다. 그러나, 이는 단지 예시일 뿐이다. 회로 어셈블리를 테스트할 때에 유용한 기능을 수행하기 위해서 트리거링 회로 및 복수의 구동회로 및 측정회로를 각각 포함하고 있는 한, 채널이 동일할 필요는 없다.

또한, 채널은 공유 메모리에 접속되는 것으로 설명되었다. 그러나, 채널은 디지털화된 데이터 및 파형을 발생시키는 데이터를 저장하기 위해서 공유 메모리와 함께 개별적인 메모리를 포함할 수도 있다.

또한, 아날로그 테스트 장치에 포함된 구동 및 측정 회로의 특정 실시예가 설명되었다. 예를들어, 구동회로의 특정 실시예는 함수 발생기이고; 측정회로의 특정 실시예는 멀티 미터, 디지타이저, 타이머/카운터 및 피크 검출기이다. 그러나, 구동회로 및 측정회로가 상기 특정 실시예에 한정되지 않는다는 것을 이해해야 한다. 구동회로 및 측정회로는 전자회로 어셈블리를 테스트할 때에 유용한 기타 기능을 수행할 수 있다.

또한, 아날로그 테스트 장치가 HP-IB(IEEE-488) 또는 VXIbus(IEEE-1155)와 같은 표준 인터페이스를 사용해서 실시될 수 있는 것으로 설명되었다. 그러나 이는 단지 예시일 뿐이다. 아날로그 테스트 장치는 대안적으로 기타 표준 인터페이스 또는 비-표준 인터페이스를 사용해서 실시될 수 있다.

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또한, 각각의 채널은 일 구동회로 및 복수의 측정회로를 포함하는 것으로 설명되었다. 그러나, 이것도 단지 예시일 뿐이다. 채널은 대안적으로 복수의 구동회로 및 단지 하나의 측정회로; 복수의 구동회로 및 복수의 측정회로; 또는 전자 회로 어셈블리를 테스트하기 위해서 임의의 수의 구동회로 및 측정회로를 포함할 수 있다.

따라서, 본발명은 첨부된 청구범위의 정신과 범위에 의해서만 제한해야 한다.

Claims

피시험 유닛(UUT)의 테스트 노드에 접속 가능한 장치(104, 106, 108)를 포함하고 있고, 호스트 컴퓨터(102)의 제어하에 동작하는, 피시험 유닛(UUT)(112, 212)을 테스트하는 장치에 있어서,

상기 피시험 유닛(UUT)을 테스트하는 장치는 복수의 채널(204, 206, 208) 및 제1 동기화 회로(270)를 포함하고 있고,

상기 복수의 채널(204, 206, 208)의 각각은,

트리거 신호의 발생시에 UUT에서의 상이한 신호특성을 측정하도록 각각 구성되고 배열된 복수의 측정회로(224, 226), 및

상기 복수의 측정회로 각각에 연결되어서 트리거 신호를 제공하는 트리거 회로(228)를 포함하고 있고, UUT의 상이한 테스트 노드에 접속가능한 I/O 단자(240)를 구비하고 있고,

상기 제1 동기화 회로(270)는 상기 복수의 채널 사이의 테스팅 액티비티를 조정하기 위해 상기 복수의 채널 각각의 트리거 회로 및 호스트 컴퓨터에 연결되어 있는 것을 특징으로 하는 피시험 유닛을 테스트하는 장치.
제 1 항에 있어서, 상기 복수의 채널 각각은, 상기 채널의 I/O 단자에 연결되는 공통 입력 단자 및 복수의 측정회로 각각의 입력 단자 각각에 연결되는 출력 단자를 구비하고 있는 입력 버퍼(220)를 더 포함하고 있는 것을 특징으로 하는 피시험 유닛을 테스트하는 장치.
제 2 항에 있어서, 상기 제1 동기화 회로 및 상기 복수의 채널 각각에 연결되어서, 상기 복수의 채널 각각에서 얻어지는 측정값을 동기식으로 저장하는 공유 메모리(248)를 더 포함하고 있는 것을 특징으로 하는 피시험 유닛을 테스트하는 장치.
제 3 항에 있어서, 상기 제1 동기화 회로 및 상기 복수의 채널 각각에 연결되는 공통 클록(244)을 더 포함하고 있는 것을 특징으로 하는 피시험 유닛을 테스트하는 장치.
제 4 항에 있어서, 각각의 채널은, 상기 각각의 채널의 트리거 회로에 연결되어서 트리거 신호를 수신하는 적어도 하나의 구동 회로; 및

상기 각각의 채널의 I/O 단자에 연결된 공통 출력 단자 및 적어도 하나의 구동 회로 각각의 출력 단자 각각에 연결된 입력 단자를 구비하고 있는 출력버퍼(218)를 더 포함하고 있는 것을 특징으로 하는 피시험 유닛을 테스트하는 장치.
제 5 항에 있어서, 각각의 채널은, 상기 각각의 채널의 I/O 단자부터 출력 버퍼를 선택적으로 접속시키고 단절시키기 위해 출력 버퍼의 출력 단자와 각각의 채널의 I/O 단자 사이에 연결된 스위치(234)를 더 포함하고 있는 것을 특징으로 하는 피시험 유닛을 테스트하는 장치.
제 5 항에 있어서, 상기 복수의 채널 각각의 공통 트리거 회로에 연결된 트리거 버스(216)를 더 포함하고 있는 것을 특징으로 하는 피시험 유닛을 테스트하는 장치.
제 5 항에 있어서, 각각의 채널은, 상기 공통 클록에 연결되고 입력 버퍼(220)의 출력 단자에 직렬로 연결되고, 상기 입력 버퍼로부터의 신호를 동기화하는 제2 동기화 회로(272)를 더 포함하고 있는 것을 특징으로 하는 피시험 유닛을 테스트하는 장치.
제 8 항에 있어서, 상기 제2 동기화 회로(272)는 규칙적인 간격 주기로 입력 버퍼로부터의 신호를 동기화하도록 배열된 것을 특징으로 하는 피시험 유닛을 테스트하는 장치.
제 4 항에 있어서, 상기 복수의 측정회로는 디지타이저(326)를 포함하고 있는 것을 특징으로 하는 피시험 유닛을 테스트하는 장치.
제 10 항에 있어서, 상기 디지타이저는 공통 클록에 동기하여 신호를 연속적으로 샘플링하고, 상기 얻어진 각각의 샘플에 시간값을 할당하고, 상기 샘플 및 시간값을 공통 메모리에 저장하는 것을 특징으로 하는 피시험 유닛을 테스트하는 장치.
제 11 항에 있어서, 디지타이저는 복수의 측정회로의 기타의 것들의 동작과 동시에 동작하고, 공통 메모리는 디지타이저에 의해 검출된 이벤트와 기타 측정회로에 의해 식별되는 이벤트를 비교하기 위해 호스트 컴퓨터에 의해 액세스가능한 것을 특징으로 하는 피시험 유닛을 테스트하는 장치.
제 1 항에 있어서, 복수의 채널은 동일한 아키텍쳐를 구비하고 있는 것을 특징으로 하는 피시험 유닛을 테스트하는 장치.
제 5 항에 있어서, 각각의 채널은 출력 버퍼로부터의 전류흐름을 감지하기 위해서 출력 버퍼의 출력부와 직렬로 연결된 레지스터를 더 포함하고 있고, 상기 레지스터는 고속 신호에 대한 시리즈 터미네이션으로서도 동작하는 것을 특징으로 하는 피시험 유닛을 테스트하는 장치.
제 5 항에 있어서, 적어도 하나의 구동회로는 함수 발생기(322)를 포함하고 있고, 복수의 측정회로는 디지털 멀티미터(324), 디지타이저(326), 타이머/카운터(336) 및 피크 검출기(338)를 포함하고 있는 것을 특징으로 하는 피시험 유닛을 테스트하는 장치.