JP2000097998A - 半導体試験装置 - Google Patents
半導体試験装置Info
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- JP2000097998A JP2000097998A JP10264414A JP26441498A JP2000097998A JP 2000097998 A JP2000097998 A JP 2000097998A JP 10264414 A JP10264414 A JP 10264414A JP 26441498 A JP26441498 A JP 26441498A JP 2000097998 A JP2000097998 A JP 2000097998A
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Abstract
(57)【要約】
【課題】 本発明は、システムＬＳＩの試験が短時間で
できる半導体試験装置を提供する。 【解決手段】 ロジック部の試験パターン発生器と、メ
モリ部の試験パターン発生器と、アナログ部の試験ユニ
ットとを備えて、システムＬＳＩを試験する半導体試験
装置において、ロジック部の前記試験パターン発生器を
制御して、ロジック部の試験を実行する第１のＣＰＵ
と、メモリ部の前記試験パターン発生器を制御して、メ
モリ部の試験を実行する第２のＣＰＵと、アナログ部の
前記試験ユニットを制御して、アナログ部の試験を実行
する第３のＣＰＵと、前記第１のＣＰＵと、第２のＣＰ
Ｕと、第３のＣＰＵとを制御するテスタプロセッサとを
具備して、システムＬＳＩのロジック部と、メモリ部
と、アナログ部とを同時に試験する解決手段。
できる半導体試験装置を提供する。 【解決手段】 ロジック部の試験パターン発生器と、メ
モリ部の試験パターン発生器と、アナログ部の試験ユニ
ットとを備えて、システムＬＳＩを試験する半導体試験
装置において、ロジック部の前記試験パターン発生器を
制御して、ロジック部の試験を実行する第１のＣＰＵ
と、メモリ部の前記試験パターン発生器を制御して、メ
モリ部の試験を実行する第２のＣＰＵと、アナログ部の
前記試験ユニットを制御して、アナログ部の試験を実行
する第３のＣＰＵと、前記第１のＣＰＵと、第２のＣＰ
Ｕと、第３のＣＰＵとを制御するテスタプロセッサとを
具備して、システムＬＳＩのロジック部と、メモリ部
と、アナログ部とを同時に試験する解決手段。
Description
【０００１】
【発明の属する技術分野】本発明は、被試験デバイスの
システムＬＳＩを高スループットで試験できる半導体試
験装置に関する。
システムＬＳＩを高スループットで試験できる半導体試
験装置に関する。
【０００２】
【従来の技術】従来技術の例について、図３と図４とを
参照して説明する。最初に、従来の半導体試験装置の概
略ブロック構成と、被試験デバイスのシステムＬＳＩに
ついて説明する。図３に示すように、従来の半導体試験
装置は、テスタプロセッサ１０と、タイミングジェネレ
ータ２１、２２と、ＳＱＰＧ３１と、ＡＬＰＧ３２と、
ＭＩＸＵ３３と、フォーマットコントロール４１、４２
と、デジタルコンペア５１、５２と、ピンエレクトロニ
クス６０とにより構成している。
参照して説明する。最初に、従来の半導体試験装置の概
略ブロック構成と、被試験デバイスのシステムＬＳＩに
ついて説明する。図３に示すように、従来の半導体試験
装置は、テスタプロセッサ１０と、タイミングジェネレ
ータ２１、２２と、ＳＱＰＧ３１と、ＡＬＰＧ３２と、
ＭＩＸＵ３３と、フォーマットコントロール４１、４２
と、デジタルコンペア５１、５２と、ピンエレクトロニ
クス６０とにより構成している。
【０００３】そして、被試験デバイスのシステムＬＳＩ
を試験している。また、システムＬＳＩは、ロジック部
と、メモリ部と、アナログ部とで構成され、例えば１２
８ピンある。但し、図を簡明とするために、図３のシス
テムＬＳＩは、ロジック部のＩ／Ｏピンが１ピン、メモ
リ部のＩ／Ｏピンが１ピン、アナログ部の入力ピンが１
ピン、アナログ部の出力ピンが１ピンの合計４ピンとし
て、他のピンは省略している。
を試験している。また、システムＬＳＩは、ロジック部
と、メモリ部と、アナログ部とで構成され、例えば１２
８ピンある。但し、図を簡明とするために、図３のシス
テムＬＳＩは、ロジック部のＩ／Ｏピンが１ピン、メモ
リ部のＩ／Ｏピンが１ピン、アナログ部の入力ピンが１
ピン、アナログ部の出力ピンが１ピンの合計４ピンとし
て、他のピンは省略している。
【０００４】一般に、システムＬＳＩの試験項目として
は、ロジック部の試験であるファンクションテストと、
メモリ部の試験であるメモリテストと、アナログ部の試
験であるアナログテストと、その他の試験がある。但
し、図と説明を簡明とするため、その他のテスト項目で
ある各部のピン共通の試験であるコンタクトチェック
と、ＤＣパラメトリックテスト等と、その他の試験項目
に関するユニット等も省略している。次に、各ブロック
についての動作説明をする。
は、ロジック部の試験であるファンクションテストと、
メモリ部の試験であるメモリテストと、アナログ部の試
験であるアナログテストと、その他の試験がある。但
し、図と説明を簡明とするため、その他のテスト項目で
ある各部のピン共通の試験であるコンタクトチェック
と、ＤＣパラメトリックテスト等と、その他の試験項目
に関するユニット等も省略している。次に、各ブロック
についての動作説明をする。
【０００５】テスタプロセッサ１０は、半導体試験装置
のＳＱＰＧ３１、ＡＬＰＧ３２、ＭＩＸＵ３３等の制御
をして試験プログラムを実行している。
のＳＱＰＧ３１、ＡＬＰＧ３２、ＭＩＸＵ３３等の制御
をして試験プログラムを実行している。
【０００６】タイミングジェネレータ２１、２２は、試
験のレートとなる基準クロックと、時間の基準となるタ
イミング信号とを発生する。
験のレートとなる基準クロックと、時間の基準となるタ
イミング信号とを発生する。
【０００７】ＳＱＰＧ３１は、シーケンシャルパターン
ジェネレータであり、試験パターンをバッファ・メモリ
に記憶しておき、バッファの内容を高速に出力して、ラ
ンダムなテストパターンを発生させるパターン発生器
で、ロジック部のパターン発生器として使用する。
ジェネレータであり、試験パターンをバッファ・メモリ
に記憶しておき、バッファの内容を高速に出力して、ラ
ンダムなテストパターンを発生させるパターン発生器
で、ロジック部のパターン発生器として使用する。
【０００８】ＡＬＰＧ３２は、アルゴリズミックパター
ンジェネレータであり、試験パターンを内部の演算機能
を持ったレジスタを用いて、演算でパターンを発生する
パターン発生器で、メモリ部のパターン発生器として使
用する。
ンジェネレータであり、試験パターンを内部の演算機能
を持ったレジスタを用いて、演算でパターンを発生する
パターン発生器で、メモリ部のパターン発生器として使
用する。
【０００９】ＭＩＸＵ３３は、ミクスドユニットであ
り、アナログ部の試験をおこなう信号発生ユニットと、
信号測定ユニットとにより構成している。例えば、信号
発生ユニットは、アナログ信号を発生するシンセサイ
ザ、任意波形発生器等がある。また、信号測定ユニット
は、例えばアナログ信号をサンプリングし、演算処理し
て信号解析するデジタイザがある。
り、アナログ部の試験をおこなう信号発生ユニットと、
信号測定ユニットとにより構成している。例えば、信号
発生ユニットは、アナログ信号を発生するシンセサイ
ザ、任意波形発生器等がある。また、信号測定ユニット
は、例えばアナログ信号をサンプリングし、演算処理し
て信号解析するデジタイザがある。
【００１０】フォーマットコントロール４１、４２は、
試験パターンを波形整形し、波形整形した試験パターン
をピンエレクトロニクス６０に与える。
試験パターンを波形整形し、波形整形した試験パターン
をピンエレクトロニクス６０に与える。
【００１１】ピンエレクトロニクス６０は、被試験デバ
イスの各ピンと接続された計測用回路で、ドライバＤ
と、コンパレータＣと、アナログ信号を伝送する回路等
とで構成される。また、ピンエレクトロニクス６０は、
試験チャンネルに対応して多数あり、例えば５１２チャ
ンネルある。
イスの各ピンと接続された計測用回路で、ドライバＤ
と、コンパレータＣと、アナログ信号を伝送する回路等
とで構成される。また、ピンエレクトロニクス６０は、
試験チャンネルに対応して多数あり、例えば５１２チャ
ンネルある。
【００１２】そして、ピンエレクトロニクス６０のドラ
イバＤは、試験パターンを所定の試験電圧レベルに増幅
して被試験デバイスの試験ピンに与える。また、ピンエ
レクトロニクス６０のコンパレータＣは、被試験デバイ
スから出力した出力信号と比較電圧とを比較し、論理レ
ベルのデータとしてデジタルコンペア５１またはデジタ
ルコンペア５２に出力する。
イバＤは、試験パターンを所定の試験電圧レベルに増幅
して被試験デバイスの試験ピンに与える。また、ピンエ
レクトロニクス６０のコンパレータＣは、被試験デバイ
スから出力した出力信号と比較電圧とを比較し、論理レ
ベルのデータとしてデジタルコンペア５１またはデジタ
ルコンペア５２に出力する。
【００１３】デジタルコンペア５１は、コンパレータＣ
からの論理出力と、ＳＱＰＧ３１から出力される期待値
の論理データとを論理比較し、その一致、不一致によ
り、被試験デバイスの良否判定を行う。
からの論理出力と、ＳＱＰＧ３１から出力される期待値
の論理データとを論理比較し、その一致、不一致によ
り、被試験デバイスの良否判定を行う。
【００１４】デジタルコンペア５２は、コンパレータＣ
からの論理出力と、ＡＬＰＧ３２から出力される期待値
の論理データとを論理比較し、その一致、不一致によ
り、被試験デバイスの良否判定を行う。
からの論理出力と、ＡＬＰＧ３２から出力される期待値
の論理データとを論理比較し、その一致、不一致によ
り、被試験デバイスの良否判定を行う。
【００１５】次に、被試験デバイスのシステムＬＳＩを
試験する場合の試験ステップについて、図４のフローチ
ャートを参照して、箇条書きで以下説明する。なお、フ
ローチャートの数字はステップ番号である。
試験する場合の試験ステップについて、図４のフローチ
ャートを参照して、箇条書きで以下説明する。なお、フ
ローチャートの数字はステップ番号である。
【００１６】（１）システムＬＳＩのロジック部のファ
ンクションテスト等を実行する（ステップ２００）。
ンクションテスト等を実行する（ステップ２００）。
【００１７】（２）ロジック部のテストがパスであれ
ば、ステップ２２０へすすみ、フェイルならばステップ
２６０へすすむ（ステップ２１０）。
ば、ステップ２２０へすすみ、フェイルならばステップ
２６０へすすむ（ステップ２１０）。
【００１８】（３）システムＬＳＩのメモリ部の書き込
みと読み出し等によるメモリテストを実行する（ステッ
プ２２０）。
みと読み出し等によるメモリテストを実行する（ステッ
プ２２０）。
【００１９】（４）メモリ部のテストがパスであれば、
ステップ２４０へすすみ、フェイルならばステップ２６
０へすすむ（ステップ２３０）。
ステップ２４０へすすみ、フェイルならばステップ２６
０へすすむ（ステップ２３０）。
【００２０】（５）システムＬＳＩのアナログ部の入力
ピンに対する試験信号の発生と、出力ピンからの出力信
号の測定解析等によるテストを実行する（ステップ２４
０）。
ピンに対する試験信号の発生と、出力ピンからの出力信
号の測定解析等によるテストを実行する（ステップ２４
０）。
【００２１】（６）アナログ部のテストがパスであれ
ば、ステップ２７０へすすみ、フェイルならばステップ
２６０へすすむ（ステップ２５０）。
ば、ステップ２７０へすすみ、フェイルならばステップ
２６０へすすむ（ステップ２５０）。
【００２２】（７）システムＬＳＩの試験結果によりソ
ーティングする（ステップ２６０）。（４）さらに、次
の被試験デバイスのシステムＬＳＩを試験するときは、
ステップ２２０にもどって試験を継続し、試験を継続し
ないときは終了（エンド）となる（ステップ２７０）。
ーティングする（ステップ２６０）。（４）さらに、次
の被試験デバイスのシステムＬＳＩを試験するときは、
ステップ２２０にもどって試験を継続し、試験を継続し
ないときは終了（エンド）となる（ステップ２７０）。
【００２３】以上によりシステムＬＳＩの試験をおこな
うが、システムＬＳＩはロジック部とメモリ部とアナロ
グ部とで構成されるので、試験時間が長くなることがあ
る。例えば、ロジック部のファンクションテストが５
秒、メモリ部のメモリテストが１５秒、アナログ部のア
ナログテストが１０秒であれば、試験時間は合計３０秒
必要となる。
うが、システムＬＳＩはロジック部とメモリ部とアナロ
グ部とで構成されるので、試験時間が長くなることがあ
る。例えば、ロジック部のファンクションテストが５
秒、メモリ部のメモリテストが１５秒、アナログ部のア
ナログテストが１０秒であれば、試験時間は合計３０秒
必要となる。
【００２４】
【発明が解決しようとする課題】上記説明のように、シ
ステムＬＳＩはロジック部とメモリ部とアナログ部とで
構成されるので、試験時間が長くなることがあり実用上
の不便があった。そこで、本発明は、こうした問題に鑑
みなされたもので、その目的は、システムＬＳＩの試験
が短時間で実行できる半導体試験装置を提供することに
ある。
ステムＬＳＩはロジック部とメモリ部とアナログ部とで
構成されるので、試験時間が長くなることがあり実用上
の不便があった。そこで、本発明は、こうした問題に鑑
みなされたもので、その目的は、システムＬＳＩの試験
が短時間で実行できる半導体試験装置を提供することに
ある。
【００２５】
【課題を解決するための手段】即ち、上記目的を達成す
るためになされた本発明は、ロジック部の試験パターン
発生器と、メモリ部の試験パターン発生器と、アナログ
部の試験ユニットとを備えて、システムＬＳＩを試験す
る半導体試験装置において、ロジック部の前記試験パタ
ーン発生器を制御して、ロジック部の試験を実行する第
１のＣＰＵと、メモリ部の前記試験パターン発生器を制
御して、メモリ部の試験を実行する第２のＣＰＵと、ア
ナログ部の前記試験ユニットを制御して、アナログ部の
試験を実行する第３のＣＰＵと、前記第１のＣＰＵと、
第２のＣＰＵと、第３のＣＰＵとを制御するテスタプロ
セッサと、を具備して、システムＬＳＩのロジック部
と、メモリ部と、アナログ部とを同時に試験することを
特徴とした半導体試験装置を要旨としている。
るためになされた本発明は、ロジック部の試験パターン
発生器と、メモリ部の試験パターン発生器と、アナログ
部の試験ユニットとを備えて、システムＬＳＩを試験す
る半導体試験装置において、ロジック部の前記試験パタ
ーン発生器を制御して、ロジック部の試験を実行する第
１のＣＰＵと、メモリ部の前記試験パターン発生器を制
御して、メモリ部の試験を実行する第２のＣＰＵと、ア
ナログ部の前記試験ユニットを制御して、アナログ部の
試験を実行する第３のＣＰＵと、前記第１のＣＰＵと、
第２のＣＰＵと、第３のＣＰＵとを制御するテスタプロ
セッサと、を具備して、システムＬＳＩのロジック部
と、メモリ部と、アナログ部とを同時に試験することを
特徴とした半導体試験装置を要旨としている。
【００２６】
【発明の実施の形態】本発明の実施の形態は、下記の実
施例において説明する。
施例において説明する。
【００２７】
【実施例】本発明の実施例について、図１と図２とを参
照して説明する。最初に、本発明の半導体試験装置の概
略ブロック構成について説明する。図１に示すように、
本発明の半導体試験装置は、テスタプロセッサ１０と、
タイミングジェネレータ２１、２２と、ＳＱＰＧ３１
と、ＡＬＰＧ３２と、ＭＩＸＵ３３と、フォーマットコ
ントロール４１、４２と、デジタルコンペア５１、５２
と、ピンエレクトロニクス６０との従来構成に、ＣＰＵ
１１と、ＣＰＵ１２と、ＣＰＵ１３とを追加して構成し
ている。そして、被試験デバイスのシステムＬＳＩを試
験している。
照して説明する。最初に、本発明の半導体試験装置の概
略ブロック構成について説明する。図１に示すように、
本発明の半導体試験装置は、テスタプロセッサ１０と、
タイミングジェネレータ２１、２２と、ＳＱＰＧ３１
と、ＡＬＰＧ３２と、ＭＩＸＵ３３と、フォーマットコ
ントロール４１、４２と、デジタルコンペア５１、５２
と、ピンエレクトロニクス６０との従来構成に、ＣＰＵ
１１と、ＣＰＵ１２と、ＣＰＵ１３とを追加して構成し
ている。そして、被試験デバイスのシステムＬＳＩを試
験している。
【００２８】また、システムＬＳＩの試験項目として
は、ロジック部の試験であるファンクションテストと、
メモリ部の試験であるメモリテストと、アナログ部の試
験であるアナログテストがある。しかし、従来同様、図
と説明を簡明とするため、その他のテスト項目である各
部のピン共通の試験であるコンタクトチェックと、ＤＣ
パラメトリックテスト等と、その他の試験項目に関する
ユニット等も省略している。
は、ロジック部の試験であるファンクションテストと、
メモリ部の試験であるメモリテストと、アナログ部の試
験であるアナログテストがある。しかし、従来同様、図
と説明を簡明とするため、その他のテスト項目である各
部のピン共通の試験であるコンタクトチェックと、ＤＣ
パラメトリックテスト等と、その他の試験項目に関する
ユニット等も省略している。
【００２９】従って、従来と同じ構成ブロックについて
の動作についての説明は省略する。
の動作についての説明は省略する。
【００３０】ＣＰＵ１１は、ＳＱＰＧ３１を制御して、
システムＬＳＩのロジック部の試験プログラムを実行す
る第１のプロセッサである。
システムＬＳＩのロジック部の試験プログラムを実行す
る第１のプロセッサである。
【００３１】ＣＰＵ１２は、ＡＬＰＧ３２を制御して、
システムＬＳＩのメモリ部の試験プログラムを実行する
第２のプロセッサである。
システムＬＳＩのメモリ部の試験プログラムを実行する
第２のプロセッサである。
【００３２】ＣＰＵ１３は、ＭＩＸＵ３３を制御して、
システムＬＳＩのアナログ部の試験プログラムを実行す
る第３のプロセッサである。
システムＬＳＩのアナログ部の試験プログラムを実行す
る第３のプロセッサである。
【００３３】また、ＣＰＵ１１、ＣＰＵ１２、及びＣＰ
Ｕ１３は、テスタプロセッサ１０により制御され、シス
テムＬＳＩの試験プログラムを実行する。システムＬＳ
Ｉの試験プログラムは、ロジック部、メモリ部、アナロ
グ部の各試験を同時に実行できるプログラムとして作成
する。
Ｕ１３は、テスタプロセッサ１０により制御され、シス
テムＬＳＩの試験プログラムを実行する。システムＬＳ
Ｉの試験プログラムは、ロジック部、メモリ部、アナロ
グ部の各試験を同時に実行できるプログラムとして作成
する。
【００３４】次に、被試験デバイスのシステムＬＳＩを
試験する場合の試験ステップについて、図２のフローチ
ャートを参照して、箇条書きで以下説明する。なお、フ
ローチャートの数字はステップ番号である。
試験する場合の試験ステップについて、図２のフローチ
ャートを参照して、箇条書きで以下説明する。なお、フ
ローチャートの数字はステップ番号である。
【００３５】（１）システムＬＳＩのロジック部、メモ
リ部、アナログ部の試験プログラムを実行して同時に試
験する（ステップ１００）。
リ部、アナログ部の試験プログラムを実行して同時に試
験する（ステップ１００）。
【００３６】（２）ロジック部、メモリ部、アナログ部
のテストがすべて終了し、すべてパスしたならばステッ
プ１３０へすすみ、どれかのテストがフェイルしたなら
ばステップ１２０へすすむ（ステップ１１０）。
のテストがすべて終了し、すべてパスしたならばステッ
プ１３０へすすみ、どれかのテストがフェイルしたなら
ばステップ１２０へすすむ（ステップ１１０）。
【００３７】（３）システムＬＳＩの試験結果によりソ
ーティングする（ステップ１２０）。
ーティングする（ステップ１２０）。
【００３８】（４）さらに、次の被試験デバイスのシス
テムＬＳＩを試験するときは、ステップ１００にもどっ
て試験を継続し、試験を継続しないときは終了（エン
ド）となる（ステップ１３０）。
テムＬＳＩを試験するときは、ステップ１００にもどっ
て試験を継続し、試験を継続しないときは終了（エン
ド）となる（ステップ１３０）。
【００３９】以上により、システムＬＳＩの試験をおこ
なうが、システムＬＳＩのロジック部とメモリ部とアナ
ログ部とを同時に試験しているので、試験時間は各部に
おけるテストのうちの最長時間に制限できる。例えば、
ロジック部のファンクションテストが５秒、メモリ部の
メモリテストが１５秒、アナログ部のアナログテストが
１０秒であれば、試験時間は１５秒で終了する。
なうが、システムＬＳＩのロジック部とメモリ部とアナ
ログ部とを同時に試験しているので、試験時間は各部に
おけるテストのうちの最長時間に制限できる。例えば、
ロジック部のファンクションテストが５秒、メモリ部の
メモリテストが１５秒、アナログ部のアナログテストが
１０秒であれば、試験時間は１５秒で終了する。
【００４０】
【発明の効果】本発明は、以上説明したような形態で実
施され、以下に記載されるような効果を奏する。即ち、
システムＬＳＩのロジック部とメモリ部とアナログ部と
を同時に試験しているので、試験時間は各部におけるテ
ストのうちの最長時間に制限できるので、試験時間が短
縮でき、スループットが向上する効果がある。
施され、以下に記載されるような効果を奏する。即ち、
システムＬＳＩのロジック部とメモリ部とアナログ部と
を同時に試験しているので、試験時間は各部におけるテ
ストのうちの最長時間に制限できるので、試験時間が短
縮でき、スループットが向上する効果がある。
【図１】本発明の半導体試験装置のブロック図である。
【図２】本発明の半導体試験のフローチャートである。
【図３】従来の半導体試験装置のブロック図である。
【図４】従来の半導体試験のフローチャートである。
１０ テスタプロセッサ １１、１２、１３ ＣＰＵ ２１、２２ タイミングジェネレータ ３１ ＳＱＰＧ ３２ ＡＬＰＧ ３３ ＭＩＸＵ ４１、４２ フォーマットコントロール ５１、５２ デジタルコンペア ６０ ピンエレクトロニクス
Claims (1)
- 【請求項１】 ロジック部の試験パターン発生器と、メ
モリ部の試験パターン発生器と、アナログ部の試験ユニ
ットとを備えて、システムＬＳＩを試験する半導体試験
装置において、 ロジック部の前記試験パターン発生器を制御して、ロジ
ック部の試験を実行する第１のＣＰＵと、 メモリ部の前記試験パターン発生器を制御して、メモリ
部の試験を実行する第２のＣＰＵと、 アナログ部の前記試験ユニットを制御して、アナログ部
の試験を実行する第３のＣＰＵと、 前記第１のＣＰＵと、第２のＣＰＵと、第３のＣＰＵと
を制御するテスタプロセッサと、 を具備して、システムＬＳＩのロジック部と、メモリ部
と、アナログ部とを同時に試験することを特徴とした半
導体試験装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26441498A JP4130711B2 (ja) | 1998-09-18 | 1998-09-18 | 半導体試験装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26441498A JP4130711B2 (ja) | 1998-09-18 | 1998-09-18 | 半導体試験装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000097998A true JP2000097998A (ja) | 2000-04-07 |
| JP4130711B2 JP4130711B2 (ja) | 2008-08-06 |
Family
ID=17402847
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26441498A Expired - Fee Related JP4130711B2 (ja) | 1998-09-18 | 1998-09-18 | 半導体試験装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4130711B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7114110B2 (en) | 2002-04-15 | 2006-09-26 | Renesas Technology Corp. | Semiconductor device, and the method of testing or making of the semiconductor device |
-
1998
- 1998-09-18 JP JP26441498A patent/JP4130711B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7114110B2 (en) | 2002-04-15 | 2006-09-26 | Renesas Technology Corp. | Semiconductor device, and the method of testing or making of the semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JP4130711B2 (ja) | 2008-08-06 |
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