JPS59205652A - プログラムトレ−ス・システム - Google Patents
プログラムトレ−ス・システムInfo
- Publication number
- JPS59205652A JPS59205652A JP58079059A JP7905983A JPS59205652A JP S59205652 A JPS59205652 A JP S59205652A JP 58079059 A JP58079059 A JP 58079059A JP 7905983 A JP7905983 A JP 7905983A JP S59205652 A JPS59205652 A JP S59205652A
- Authority
- JP
- Japan
- Prior art keywords
- address
- contents
- trace
- predicted
- bus
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/36—Preventing errors by testing or debugging software
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の属する技術分野
本発明は、高効率のトレースが可能なプログラムトレー
ス・システムに関するものである。
ス・システムに関するものである。
従来技術とその問題点
プログラムのデバッグや障害の解析を目的として、動作
中のプログラムを順次記録するプログラムトレース・シ
ステムが使用されている。
中のプログラムを順次記録するプログラムトレース・シ
ステムが使用されている。
この種システムの典型例は、プロセッサのプログラムカ
ウンタの内容を専用のトレースメモリに逐一格納するも
のである。然し、かかる従来システムでは、プロセッサ
が実行した全ての命令に対応するプログラムカウンタの
内容がトレースされるため、大容量のトレースメモリを
必要とするものであった。即ち、特定の時点（例えば障
害の発生時点）を起点として所定時間だけプログラムの
流れを遡ろうとする場合、その所定時間を平均命令実行
時間で除算した値程度のメモリ容、量を必要としていた
。又、トレースされたプログラムカウンタの内容をチェ
ックする場合も、厖大な情報を読取らなければならず、
特に機械を使用しないで読取ることには大きな困難が伴
うものであった。
ウンタの内容を専用のトレースメモリに逐一格納するも
のである。然し、かかる従来システムでは、プロセッサ
が実行した全ての命令に対応するプログラムカウンタの
内容がトレースされるため、大容量のトレースメモリを
必要とするものであった。即ち、特定の時点（例えば障
害の発生時点）を起点として所定時間だけプログラムの
流れを遡ろうとする場合、その所定時間を平均命令実行
時間で除算した値程度のメモリ容、量を必要としていた
。又、トレースされたプログラムカウンタの内容をチェ
ックする場合も、厖大な情報を読取らなければならず、
特に機械を使用しないで読取ることには大きな困難が伴
うものであった。
発明の目的
本発明は、上記従来システムの欠点に鑑みてなされたも
のであり、その目的は、トレースメモリの容量及ｄトレ
ース情報の読取り労力が低減されたプログラム１−レー
ス・システムを提供することにある。
のであり、その目的は、トレースメモリの容量及ｄトレ
ース情報の読取り労力が低減されたプログラム１−レー
ス・システムを提供することにある。
発明の要点
上記目的を達成する本発明は、プロセッサが次にアドレ
スバス上に出力すると予測されるアドレスを保持する予
測アドレス保持手段、プロセッサが次にアドレスバス上
に実際に出力したアドレス及び前記予測アドレス保持手
段の内容を比較する比較手段並びに該比較手段の比較出
力に応してアドレスの１−レースを制御するトレース制
御手段を（Ｉｉｆｉえ：該トレース制御手段ば；前記比
較手段が比較一致を出力したときには次の予測アドレス
を前記予測アドレス保持手段に保持せしめ、前記比較手
段が比較不一致を出力したときは前記予測アドレス保持
手段の内容に対応するアドレスデータ及びアドレスバス
上の実際のアトにスをトレースした後前記予測アドレス
保持手段に次の予測アドレスを保持せしめることことに
より、プログラムの制御の流れを１−レースするのに必
要最小限の情報だけをトレースメモリに記録するように
構成されている。
スバス上に出力すると予測されるアドレスを保持する予
測アドレス保持手段、プロセッサが次にアドレスバス上
に実際に出力したアドレス及び前記予測アドレス保持手
段の内容を比較する比較手段並びに該比較手段の比較出
力に応してアドレスの１−レースを制御するトレース制
御手段を（Ｉｉｆｉえ：該トレース制御手段ば；前記比
較手段が比較一致を出力したときには次の予測アドレス
を前記予測アドレス保持手段に保持せしめ、前記比較手
段が比較不一致を出力したときは前記予測アドレス保持
手段の内容に対応するアドレスデータ及びアドレスバス
上の実際のアトにスをトレースした後前記予測アドレス
保持手段に次の予測アドレスを保持せしめることことに
より、プログラムの制御の流れを１−レースするのに必
要最小限の情報だけをトレースメモリに記録するように
構成されている。
発明の実施例
本発明の一実施例の構成ブロック図を第１図に示す。プ
ロセッサ１は、アドレスバス６及びデータバス７を介し
て主メモリ９から命令（プログラム）を読出し、これを
実行する。プロセ・７す１から出力されるパスコントロ
ール信号８は、アドレスバス６にアドレス信号が出力さ
れていること。
ロセッサ１は、アドレスバス６及びデータバス７を介し
て主メモリ９から命令（プログラム）を読出し、これを
実行する。プロセ・７す１から出力されるパスコントロ
ール信号８は、アドレスバス６にアドレス信号が出力さ
れていること。
データバス７にプロセッサ１からのライトデータか出力
されていること、データバス７にリートデータを出力す
べきことあるいはプロセッサｌが命令語を読込んでいる
こと等を、主メモリ９並びにアドレスバス６及びデータ
バス７に接続された入 ）出カフＮ−１゛等
′”通知１−６機１４旨を果“す・７ＦＬｚＸ
。
されていること、データバス７にリートデータを出力す
べきことあるいはプロセッサｌが命令語を読込んでいる
こと等を、主メモリ９並びにアドレスバス６及びデータ
バス７に接続された入 ）出カフＮ−１゛等
′”通知１−６機１４旨を果“す・７ＦＬｚＸ
。
バス６に接続されたアドレスレジスタ２は、アドレスバ
ス６と同一のビット幅を有しており、アドレスバス６か
らアドレスデータを入力して保持し。
ス６と同一のビット幅を有しており、アドレスバス６か
らアドレスデータを入力して保持し。
この保持したアドレスデータをアドレス比較回路３及び
トレースメモリ制御部４に出力する機能並びにトレース
メモリ制御部４からの指令に応じて保持内容に一定値を
加算してこれを保持する機能を備えている。
トレースメモリ制御部４に出力する機能並びにトレース
メモリ制御部４からの指令に応じて保持内容に一定値を
加算してこれを保持する機能を備えている。
アドレス比較回路３ば、アドレスバス６の内容とアドレ
スレジスタ２の保持内容を比較して比較一致／不一致信
号をトレースメモリ制御部４に出力する機能を備えてい
る。トレースメモリ制御部４は、上記比較一致／不一致
信号に応じてトレースデータをトレースメモリ５に格納
する制御を行なう。このトレースメモリ制御部４は２次
のトレースデータをトレースメモリ５のどのアドレスか
ら格納し始めるかを示すポインタを備え７トレースメモ
リ５が満杯になった場合には、再び若い番号のアドレス
に戻ってトレースデータの格納を実行する機能を有して
いる。トレースメモリ５は、トレースメモリ制御部４の
制御のもとにトレースデータを格納し、−力士メモリ９
と同様にそのアドレスの内容がプロセッサ１から読出さ
れるように構成されている。
スレジスタ２の保持内容を比較して比較一致／不一致信
号をトレースメモリ制御部４に出力する機能を備えてい
る。トレースメモリ制御部４は、上記比較一致／不一致
信号に応じてトレースデータをトレースメモリ５に格納
する制御を行なう。このトレースメモリ制御部４は２次
のトレースデータをトレースメモリ５のどのアドレスか
ら格納し始めるかを示すポインタを備え７トレースメモ
リ５が満杯になった場合には、再び若い番号のアドレス
に戻ってトレースデータの格納を実行する機能を有して
いる。トレースメモリ５は、トレースメモリ制御部４の
制御のもとにトレースデータを格納し、−力士メモリ９
と同様にそのアドレスの内容がプロセッサ１から読出さ
れるように構成されている。
上記一実施例の動作を、第２図のフローチャートを参照
しつつ説明する。
しつつ説明する。
第２図のフローチャートは、プロセッサ１が命令語を読
込む状態になった旨の通知及びアドレスバス６に読込み
アドレス（プログラムカウンタの値）が出力されている
旨の通知がハスコントロール信号８によって行われた以
後の当該命令サイクルにおける動作を説明するためのも
のである。即ち、プロセッサ１が命令語を読込むサイク
ル毎に第２図のフローチャートに示す動作が当該プロク
ラム１−レース・システムにおいて行われる。
込む状態になった旨の通知及びアドレスバス６に読込み
アドレス（プログラムカウンタの値）が出力されている
旨の通知がハスコントロール信号８によって行われた以
後の当該命令サイクルにおける動作を説明するためのも
のである。即ち、プロセッサ１が命令語を読込むサイク
ル毎に第２図のフローチャートに示す動作が当該プロク
ラム１−レース・システムにおいて行われる。
ますトレースメモリ制御部４は、プロセッサ１から上述
した通知をうけると、ステップ２１においてアドレスバ
ス６上の内容とアドレスレジスタ２の内容の比較を行わ
せる。即ち、アドレスレジスタ２はコントロール信号１
０を受けてその保持内容をアドレス比較回路３に供給し
、アドレス比較回路３ばコントロール信号１１を受けて
アドレスバス６上のアドレスデータを読込みこれとアド
レスレジスタ２から受けた内容を比較し５比較一致又は
不一致信号をトレースメモリ制御部４に出力する。次に
ステップ２２において、比較一致／不一致の判定が行わ
れる。
した通知をうけると、ステップ２１においてアドレスバ
ス６上の内容とアドレスレジスタ２の内容の比較を行わ
せる。即ち、アドレスレジスタ２はコントロール信号１
０を受けてその保持内容をアドレス比較回路３に供給し
、アドレス比較回路３ばコントロール信号１１を受けて
アドレスバス６上のアドレスデータを読込みこれとアド
レスレジスタ２から受けた内容を比較し５比較一致又は
不一致信号をトレースメモリ制御部４に出力する。次に
ステップ２２において、比較一致／不一致の判定が行わ
れる。
一致の場合、ステップ２３において、アドレスレジスタ
２の内容がプロセッサ１内のプログラムカウンタの増分
に等しい所定値付加算される。即ち、アドレスレジスタ
２は、トレースメモリ制御部４からコントロール信号１
０を受けると、自己の保持内容を所定値付インクリメン
トする。なお。
２の内容がプロセッサ１内のプログラムカウンタの増分
に等しい所定値付加算される。即ち、アドレスレジスタ
２は、トレースメモリ制御部４からコントロール信号１
０を受けると、自己の保持内容を所定値付インクリメン
トする。なお。
比較一致の場合には、トレースメモリ制御部４はトレー
スメモリ５へのアドレスデータのトレースを行なわない
。
スメモリ５へのアドレスデータのトレースを行なわない
。
比較不一致の場合には、ステップ２４乃至２６の動作が
順次行われる。まずステップ２４において、アドレスレ
ジスタ２の内容かトレースメモリ５に格納される。即ぢ
、トレースメモリ制御部４はアドレスレジスタ２からそ
の保持内容を読出し。
順次行われる。まずステップ２４において、アドレスレ
ジスタ２の内容かトレースメモリ５に格納される。即ぢ
、トレースメモリ制御部４はアドレスレジスタ２からそ
の保持内容を読出し。
これをトレースメモリ５に書込む。次にステップ２５に
おいて、アドレスバス６上のアドレスデータがトレース
メモリ５に格納される。即ち、トレースメモリ制御部４
は、アドレスバス６上のアドレスデータを読゛込み、こ
れをトレースメモリ５に書込む。最後に、ステップ２６
において、アドレスバス６上のアドレスデータがアドレ
スレジスタ２に格納されその内容が直ちにプロゲラ太カ
ウン′−１／ 夕の増分に等しい値たけインクリメントされる。
おいて、アドレスバス６上のアドレスデータがトレース
メモリ５に格納される。即ち、トレースメモリ制御部４
は、アドレスバス６上のアドレスデータを読゛込み、こ
れをトレースメモリ５に書込む。最後に、ステップ２６
において、アドレスバス６上のアドレスデータがアドレ
スレジスタ２に格納されその内容が直ちにプロゲラ太カ
ウン′−１／ 夕の増分に等しい値たけインクリメントされる。
第３図は、上述した実施例の動作の説明を補足するため
の概念図である。Ａはプロセッサ１か実行するプログラ
ムである。ここに、α＋ｎｄ（ｎ＝０．１．２ ・・・
・）は主メモリ９のアドレス、ｄは命令語の語長に対応
したプロセッサ１内のプログラムカウンタの所定の増分
である。Ｂは、トレースメモリ５にトレースされたデー
タの内容（プロセッサ１がアドレスバス ６上に出力し
た主メモリ９のアドレスを表示する データ）である。
の概念図である。Ａはプロセッサ１か実行するプログラ
ムである。ここに、α＋ｎｄ（ｎ＝０．１．２ ・・・
・）は主メモリ９のアドレス、ｄは命令語の語長に対応
したプロセッサ１内のプログラムカウンタの所定の増分
である。Ｂは、トレースメモリ５にトレースされたデー
タの内容（プロセッサ１がアドレスバス ６上に出力し
た主メモリ９のアドレスを表示する データ）である。
即ち、プロセッサｌが分岐命令を実行せず、従ってアド
レスバス６上のアドレスデータがα、α十ｄ、 α＋
２ｄとプログラムカウンタの所定の増分ｄづつインクリ
メントされる場合には、トレースメモリ５へのアドレス
データの格納は行なわれない。上述したように、アドレ
スレジスタ２の内容である予測アドレスとアドレスバス
６上に出力される実際のアドレスが一致するからである
。ところが、主メモリ９のアドレスα＋２ｄに格納され
ている分岐命令が実行されてアドレスα＋６ｄへの分岐
が行なわれると、アドレスレジスタ２の内容である予測
アドレスα＋３ｄとアドレスバス６上に実際に出力され
るアドレスα→−６ｄとの間に不一致が生じ、アドレス
レジスタ２の内容α＋３ｄとアドレスバス６上の実際の
アドレスα＋６ｄがトレースメモリ５にトレースされる
。
レスバス６上のアドレスデータがα、α十ｄ、 α＋
２ｄとプログラムカウンタの所定の増分ｄづつインクリ
メントされる場合には、トレースメモリ５へのアドレス
データの格納は行なわれない。上述したように、アドレ
スレジスタ２の内容である予測アドレスとアドレスバス
６上に出力される実際のアドレスが一致するからである
。ところが、主メモリ９のアドレスα＋２ｄに格納され
ている分岐命令が実行されてアドレスα＋６ｄへの分岐
が行なわれると、アドレスレジスタ２の内容である予測
アドレスα＋３ｄとアドレスバス６上に実際に出力され
るアドレスα→−６ｄとの間に不一致が生じ、アドレス
レジスタ２の内容α＋３ｄとアドレスバス６上の実際の
アドレスα＋６ｄがトレースメモリ５にトレースされる
。
上述の実施例においては比較不一致の場合アドレスレジ
スタ２の内容をそのままトレースしたが。
スタ２の内容をそのままトレースしたが。
アドレスレジスタ２の内容をプログラムカウンタの所定
の増分ｄだけ減算した分岐命令のアドレス（α＋２ｄ）
をトレースするように構成することも出来る。、要する
に、トレースデータを解析する際の便宜に応し、アドレ
スレジスタ２の内容に対応する適宜なアドレスデータを
トレースすることができる。
の増分ｄだけ減算した分岐命令のアドレス（α＋２ｄ）
をトレースするように構成することも出来る。、要する
に、トレースデータを解析する際の便宜に応し、アドレ
スレジスタ２の内容に対応する適宜なアドレスデータを
トレースすることができる。
また、上述の実施例ではアドレスレジスタ２゜アドレス
比較回路３及びトレースメモリ５を別箇に設けたが、ア
ドレスレジスタ２及びアドレス比−較回路３をトレース
メモリ制御部４内に包含させるような構成とすることも
できる。
比較回路３及びトレースメモリ５を別箇に設けたが、ア
ドレスレジスタ２及びアドレス比−較回路３をトレース
メモリ制御部４内に包含させるような構成とすることも
できる。
さらに、上述の実施例においては、命令語の語長に対応
したプログラムカウンタの増分を全て同一の値としたか
、可変長の命令語を有するプロセッサにおいても、命令
の簡易なデコータを設けることによりアドレスレジスタ
に加えるプログラムカウンタの増分を命令語の内容に応
じて可変とすることも可能である。
したプログラムカウンタの増分を全て同一の値としたか
、可変長の命令語を有するプロセッサにおいても、命令
の簡易なデコータを設けることによりアドレスレジスタ
に加えるプログラムカウンタの増分を命令語の内容に応
じて可変とすることも可能である。
発明の詳細
な説明したように２本発明は２分岐命令により、予測ア
ドレスと実際に出力されたアドレスに不一致か生じた場
合にだけアドレスデータをトレースする構成であるから
、トレースメモリの容量を大幅に低減できると共に、ト
レースデータの解析の労力を大幅に低減できる利点があ
る。
ドレスと実際に出力されたアドレスに不一致か生じた場
合にだけアドレスデータをトレースする構成であるから
、トレースメモリの容量を大幅に低減できると共に、ト
レースデータの解析の労力を大幅に低減できる利点があ
る。
第１図は本発明の一実施例の構成ブロック図。
第２図は第１図の実施例の動作を説明するためのフロー
チャート、第３図は上記動作説明を補足するための概念
図である。 １・・プロセッサ、２・・アドレスレジスフ。 ３・・アドレス比較回路、４・・トレースメモリ制御部
、５・・トレースメモリ、６・・アドレスバス、７・・
データバス、８・・バスコントロール、９・・主メモリ
。 特許出願人 冨士電＋！製造株式会社（外１名）代 理
人 弁理士 玉蟲久五部（外１名）第２図 第３図 八 〇
チャート、第３図は上記動作説明を補足するための概念
図である。 １・・プロセッサ、２・・アドレスレジスフ。 ３・・アドレス比較回路、４・・トレースメモリ制御部
、５・・トレースメモリ、６・・アドレスバス、７・・
データバス、８・・バスコントロール、９・・主メモリ
。 特許出願人 冨士電＋！製造株式会社（外１名）代 理
人 弁理士 玉蟲久五部（外１名）第２図 第３図 八 〇
Claims (1)
- 【特許請求の範囲】 プロセッサが次にアドレスバス上に出力すると予測され
るアドレスを格納する予測アドレス保持手段、プロセッ
サが次にアドレスバス上に実際に出力したアドレス及び
前記予測アドレス保持手段の内容を比較する比較手段並
びに該比較手段の比較出力に応じて７トレスのトレース
を制御するトレース制御手段を備え。 該トレース制御手段は。 前記比較手段が比較一致を出力したときには次の予測ア
ドレスを前記予測アドレス保持手段に保持せしめ、前記
比較手段が比較不一致を出力したときは前記予測アドレ
ス保持手段の内容に対応するアドレスデータ及びアドレ
スバス上の実１際のアドレスをトレースした後前記予測
７トレス保持手段に次の予測アドレスを保持せしめるこ
とを特徴とするプログラムトレース・システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58079059A JPS59205652A (ja) | 1983-05-06 | 1983-05-06 | プログラムトレ−ス・システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58079059A JPS59205652A (ja) | 1983-05-06 | 1983-05-06 | プログラムトレ−ス・システム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59205652A true JPS59205652A (ja) | 1984-11-21 |
Family
ID=13679317
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58079059A Pending JPS59205652A (ja) | 1983-05-06 | 1983-05-06 | プログラムトレ−ス・システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59205652A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5056013A (en) * | 1988-11-14 | 1991-10-08 | Nec Corporation | In-circuit emulator |
| JPH07200348A (ja) * | 1993-11-23 | 1995-08-04 | Rockwell Internatl Corp | プログラムアドレスデータを圧縮する方法および装置ならびにプログラムのデバッギング処理を速める装置 |
-
1983
- 1983-05-06 JP JP58079059A patent/JPS59205652A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5056013A (en) * | 1988-11-14 | 1991-10-08 | Nec Corporation | In-circuit emulator |
| JPH07200348A (ja) * | 1993-11-23 | 1995-08-04 | Rockwell Internatl Corp | プログラムアドレスデータを圧縮する方法および装置ならびにプログラムのデバッギング処理を速める装置 |
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