KR870010444A - 데이터 프로세서 - Google Patents

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KR870010444A
KR870010444A KR870002692A KR870002692A KR870010444A KR 870010444 A KR870010444 A KR 870010444A KR 870002692 A KR870002692 A KR 870002692A KR 870002692 A KR870002692 A KR 870002692A KR 870010444 A KR870010444 A KR 870010444A
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KR
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data
internal bus
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data processing
buffer circuit
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KR870002692A
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Inventor
야스시 아가오
신기지 호즈다
하루오 게이다
Original Assignee
미쓰다 가쓰시게
가부시기가이샤 히다찌세이사꾸쇼
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    • G06—COMPUTING; CALCULATING OR COUNTING
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    • G06F15/00—Digital computers in general; Data processing equipment in general
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
    • G06F11/2205—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using arrangements specific to the hardware being tested
    • G06F11/2236—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using arrangements specific to the hardware being tested to test CPU or processors
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F15/00—Digital computers in general; Data processing equipment in general
    • G06F15/76—Architectures of general purpose stored program computers
    • G06F15/78—Architectures of general purpose stored program computers comprising a single central processing unit
    • G06F15/7807—System on chip, i.e. computer system on a single chip; System in package, i.e. computer system on one or more chips in a single package
    • G06F15/7814—Specially adapted for real time processing, e.g. comprising hardware timers

Abstract

내용 없음

Description

데이터 프로세서
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명에 관련되 데이터 처리장치의 1실시예인 싱글칩 마이크로 콤퓨터를 도시한 블럭도.
제2도는 내부 버스를 표준 버스로 할 경우에 있어서 신호의 입출력 타이밍을 도시한 타임챠트.
제3도는 버너 회로에 있어서 어드레스 신호의 입출력 방향을 제어하는 부위의 구체적인 예를 도시한 회로도.

Claims (3)

  1. 중앙처리장치 및 상기 중앙처리장치에 내부 버스를 통해서 결합되어 이루어진 기능 블럭을 가진 데이터처리 장치로서, 상기 중앙처리장치에 의해서 어드레스 데이터가 주어져야 할 내부 버스에 상기 기능블럭의 소정 에리어를 선택하기 위한 어드레스 데이터를 외부에서 공급 가능하게 하는 버퍼 회로를 마련한 것을 특징으로 하는 데이터 처리장치.
  2. 상기 버퍼 회로는 외부에서 어드레스 데이터가 공급 가능하게 되었을 때, 상기 기능 블럭을 동작 제어하기 위한 신호가 공급 가능하게 되는 것을 특징으로 하는 제1항 기재의 데이터 처리 장치.
  3. 상기 버퍼 회로는 외부에서 공급된 어드레스 데이터에 따라서 선택된 에리어의 데이터를 내부 버스를 통해서 외부에 출력 가능하게 하는 것을 특징으로 하는 특허청구의 범위 제1항 기재의 데이터 처리 장치.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019870002692A 1986-04-23 1987-03-24 데이타처리장치 KR950012515B1 (ko)

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Application Number Priority Date Filing Date Title
JP61-92031 1986-04-23
JP92031 1986-04-23
JP61092031A JPH0821028B2 (ja) 1986-04-23 1986-04-23 デ−タ処理装置

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KR870010444A true KR870010444A (ko) 1987-11-30
KR950012515B1 KR950012515B1 (ko) 1995-10-18

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KR1019870002692A KR950012515B1 (ko) 1986-04-23 1987-03-24 데이타처리장치

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JP (1) JPH0821028B2 (ko)
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DE (1) DE3750704T2 (ko)
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