JP2000269420A - 半導体集積回路及びその検証方法 - Google Patents
半導体集積回路及びその検証方法Info
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- JP2000269420A JP2000269420A JP11075708A JP7570899A JP2000269420A JP 2000269420 A JP2000269420 A JP 2000269420A JP 11075708 A JP11075708 A JP 11075708A JP 7570899 A JP7570899 A JP 7570899A JP 2000269420 A JP2000269420 A JP 2000269420A
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Abstract
(57)【要約】
【課題】複数個の機能マクロを組み合わせてシステムＬ
ＳＩを構成する場合に、機能マクロ間の接続確認のため
のテストを簡易化し、システムＬＳＩの設計の検証を簡
易化し、システムＬＳＩの設計期間を短縮化する。 【解決手段】両者間に接続された信号線を介してＩＰ間
接続確認を行うためのテスト回路を有する２個のＩＰを
具備し、一方のＩＰ１２のテスト回路は、ＩＰ間接続確
認テストモードで活性化され、ＭＰＵ１０からテストデ
ータが書き込まれるレジスタ２１と、このレジスタに書
き込まれたテストデータを信号線２０に出力する出力回
路２５とを具備し、他方のＩＰ１３のテスト回路は、Ｉ
Ｐ間接続確認テストモードで活性化され、信号線から入
力するテストデータが書き込まれ、このテストデータが
ＭＰＵに読み出されるレジスタ３１を具備する。
ＳＩを構成する場合に、機能マクロ間の接続確認のため
のテストを簡易化し、システムＬＳＩの設計の検証を簡
易化し、システムＬＳＩの設計期間を短縮化する。 【解決手段】両者間に接続された信号線を介してＩＰ間
接続確認を行うためのテスト回路を有する２個のＩＰを
具備し、一方のＩＰ１２のテスト回路は、ＩＰ間接続確
認テストモードで活性化され、ＭＰＵ１０からテストデ
ータが書き込まれるレジスタ２１と、このレジスタに書
き込まれたテストデータを信号線２０に出力する出力回
路２５とを具備し、他方のＩＰ１３のテスト回路は、Ｉ
Ｐ間接続確認テストモードで活性化され、信号線から入
力するテストデータが書き込まれ、このテストデータが
ＭＰＵに読み出されるレジスタ３１を具備する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路及
びその検証方法に係り、特に機能マクロ間の接続確認を
テストするためのテスト回路に関するもので、例えばＭ
ＣＵ（マイクロコントローラユニット）の派生品などの
システムＬＳＩ（大規模集積回路）に使用される。
びその検証方法に係り、特に機能マクロ間の接続確認を
テストするためのテスト回路に関するもので、例えばＭ
ＣＵ（マイクロコントローラユニット）の派生品などの
システムＬＳＩ（大規模集積回路）に使用される。
【０００２】
【従来の技術】近年、ＬＳＩの設計に際して、如何に効
率的に早く高品質の設計を行うかが強く求められてい
る。一方、各種の複雑な機能マクロを１チップ上に集積
して高い付加価値を実現するシステムオンチップの設計
に際しては、検証自体が複雑で所要時間が長くなってい
る。
率的に早く高品質の設計を行うかが強く求められてい
る。一方、各種の複雑な機能マクロを１チップ上に集積
して高い付加価値を実現するシステムオンチップの設計
に際しては、検証自体が複雑で所要時間が長くなってい
る。
【０００３】このような相反する要求を解決するため
に、最近は、ある決められたルールに基づいて設計され
た機能マクロをＩＰ（Intellectual property ；設計資
産）として登録しておくことにより、標準化と再利用を
行う考えが提案されている。このような提案は、例えば
ＬＳＩのメーカー内で採用され、あるいはメーカーの団
体で推進されており、さらにはＩＰ専門の供給会社が誕
生している。
に、最近は、ある決められたルールに基づいて設計され
た機能マクロをＩＰ（Intellectual property ；設計資
産）として登録しておくことにより、標準化と再利用を
行う考えが提案されている。このような提案は、例えば
ＬＳＩのメーカー内で採用され、あるいはメーカーの団
体で推進されており、さらにはＩＰ専門の供給会社が誕
生している。
【０００４】上記したようなＩＰを再利用することによ
り、複雑なシステムＬＳＩ等も短期間で設計することが
可能になり、具体的には、標準のＭＰＵ（マイクロプロ
セッサユニット）をコアとしたマイコンの派生品の開発
設計に際して、ＩＰ化された機能マクロを組み合わせる
ことで設計期間を短縮することができる。
り、複雑なシステムＬＳＩ等も短期間で設計することが
可能になり、具体的には、標準のＭＰＵ（マイクロプロ
セッサユニット）をコアとしたマイコンの派生品の開発
設計に際して、ＩＰ化された機能マクロを組み合わせる
ことで設計期間を短縮することができる。
【０００５】図４は、標準のＭＰＵとＩＰ化された従来
の機能マクロの複数個を１チップ上で組み合わせたＭＣ
Ｕ（マイクロコントローラユニット）において、機能マ
クロ用の２個のＩＰ間で信号を授受する部分を取り出し
て一例を示している。
の機能マクロの複数個を１チップ上で組み合わせたＭＣ
Ｕ（マイクロコントローラユニット）において、機能マ
クロ用の２個のＩＰ間で信号を授受する部分を取り出し
て一例を示している。
【０００６】図４において、一方のＩＰ４０において
は、内部回路４１で生成されたデータをクロック信号CL
K に同期してＦ／Ｆ（フリップフロップ）回路４２に取
り込み、さらに出力バッファ４３を介して信号線４４に
出力する。
は、内部回路４１で生成されたデータをクロック信号CL
K に同期してＦ／Ｆ（フリップフロップ）回路４２に取
り込み、さらに出力バッファ４３を介して信号線４４に
出力する。
【０００７】他方のＩＰ４５においては、信号線４４か
ら入力バッファ４６を介して入力する信号をクロック信
号CLK に同期してＦ／Ｆ回路４７に取り込み、さらに内
部回路４８に取り込む。
ら入力バッファ４６を介して入力する信号をクロック信
号CLK に同期してＦ／Ｆ回路４７に取り込み、さらに内
部回路４８に取り込む。
【０００８】そして、ＩＰ４０の内部回路４１を様々に
動作させ、ＩＰ４５の内部回路４８の動作をモニターす
ることにより、上記ＩＰ４０、４５間の接続が正しいか
否かを確認する。
動作させ、ＩＰ４５の内部回路４８の動作をモニターす
ることにより、上記ＩＰ４０、４５間の接続が正しいか
否かを確認する。
【０００９】しかし、上記したようなＩＰ４０、４５間
の接続の確認は、使用されるＩＰの種類、ＩＰ間の接続
の深さによって影響を受け、また、接続確認のためには
ＩＰの機能をかなり働かす必要があり、このためのテス
トベクター（テストデータ）の作成、検証にかなりの時
間と労力を必要とする。逆に言えば、ＭＣＵモードによ
りＩＰ間の接続のシミュレーションを行うステップは、
ＭＣＵの設計期間の短縮化の障害となっている。
の接続の確認は、使用されるＩＰの種類、ＩＰ間の接続
の深さによって影響を受け、また、接続確認のためには
ＩＰの機能をかなり働かす必要があり、このためのテス
トベクター（テストデータ）の作成、検証にかなりの時
間と労力を必要とする。逆に言えば、ＭＣＵモードによ
りＩＰ間の接続のシミュレーションを行うステップは、
ＭＣＵの設計期間の短縮化の障害となっている。
【００１０】
【発明が解決しようとする課題】上記したように標準化
と再利用を行うためにＩＰとして登録された従来の機能
マクロを１チップ上で複数個組み合わせてシステムＬＳ
Ｉを構成する場合に、機能マクロ間の接続確認のための
シミュレーション（テスト）が複雑であり、システムＬ
ＳＩの設計期間の短縮化の障害となっているという問題
があった。
と再利用を行うためにＩＰとして登録された従来の機能
マクロを１チップ上で複数個組み合わせてシステムＬＳ
Ｉを構成する場合に、機能マクロ間の接続確認のための
シミュレーション（テスト）が複雑であり、システムＬ
ＳＩの設計期間の短縮化の障害となっているという問題
があった。
【００１１】本発明は上記の問題点を解決すべくなされ
たもので、複数個の機能マクロを組み合わせてシステム
ＬＳＩを構成する場合に、機能マクロ間の接続確認のた
めのテストを簡易化し、システムＬＳＩの設計の検証を
簡易化し、システムＬＳＩの設計期間を短縮化し得る機
能マクロを有する半導体集積回路及びその検証方法を提
供することを目的とする。
たもので、複数個の機能マクロを組み合わせてシステム
ＬＳＩを構成する場合に、機能マクロ間の接続確認のた
めのテストを簡易化し、システムＬＳＩの設計の検証を
簡易化し、システムＬＳＩの設計期間を短縮化し得る機
能マクロを有する半導体集積回路及びその検証方法を提
供することを目的とする。
【００１２】
【課題を解決するための手段】本発明の半導体集積回路
は、それぞれ機能マクロ間の接続確認を行うためのテス
ト回路を有し、両者間がデータ転送用の信号線により接
続された第１の機能マクロおよび第２の機能マクロと、
前記テスト回路の動作を制御するための制御手段とを具
備し、前記第１の機能マクロの第１のテスト回路は、機
能マクロ間テストモードで活性化され、前記制御手段に
よりテストデータが書き込まれ、このテストデータを前
記信号線に出力する第１のデータ保持手段と、前記第２
の機能マクロの第２のテスト回路は、機能マクロ間テス
トモードで活性化され、前記信号線から入力するテスト
データが書き込まれ、このテストデータが前記制御手段
に読み出される第２のデータ保持手段とを具備すること
を特徴とする。
は、それぞれ機能マクロ間の接続確認を行うためのテス
ト回路を有し、両者間がデータ転送用の信号線により接
続された第１の機能マクロおよび第２の機能マクロと、
前記テスト回路の動作を制御するための制御手段とを具
備し、前記第１の機能マクロの第１のテスト回路は、機
能マクロ間テストモードで活性化され、前記制御手段に
よりテストデータが書き込まれ、このテストデータを前
記信号線に出力する第１のデータ保持手段と、前記第２
の機能マクロの第２のテスト回路は、機能マクロ間テス
トモードで活性化され、前記信号線から入力するテスト
データが書き込まれ、このテストデータが前記制御手段
に読み出される第２のデータ保持手段とを具備すること
を特徴とする。
【００１３】本発明の半導体集積回路の検証方法は、複
数の機能マクロを１チップ上に集積し、これらの機能マ
クロ間の接続を検証する半導体集積回路の検証方法にお
いて、制御手段より第１の機能マクロのデータ保持手段
に機能マクロ間の接続を検証するためのテストデータを
書き込むステップと、前記テストデータを第２の機能マ
クロのデータ保持手段に送信するステップと、前記第２
の機能マクロのデータ保持手段に送信されたテストデー
タを前記制御手段が読み込むステップと、前記第１の機
能マクロのデータ保持手段に書き込んだテストデータと
前記第２の機能マクロのデータ保持手段から読み出した
テストデータを比較するステップとを具備したことを特
徴とする。
数の機能マクロを１チップ上に集積し、これらの機能マ
クロ間の接続を検証する半導体集積回路の検証方法にお
いて、制御手段より第１の機能マクロのデータ保持手段
に機能マクロ間の接続を検証するためのテストデータを
書き込むステップと、前記テストデータを第２の機能マ
クロのデータ保持手段に送信するステップと、前記第２
の機能マクロのデータ保持手段に送信されたテストデー
タを前記制御手段が読み込むステップと、前記第１の機
能マクロのデータ保持手段に書き込んだテストデータと
前記第２の機能マクロのデータ保持手段から読み出した
テストデータを比較するステップとを具備したことを特
徴とする。
【００１４】本発明の機能マクロは、特定の機能を有す
る内部回路と、前記内部回路と信号線で接続され、機能
マクロ間の接続を検証するためのテストデータを保持す
るデータ保持手段を有するテスト回路とを具備したこと
を特徴とする。
る内部回路と、前記内部回路と信号線で接続され、機能
マクロ間の接続を検証するためのテストデータを保持す
るデータ保持手段を有するテスト回路とを具備したこと
を特徴とする。
【００１５】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を詳細に説明する。
施の形態を詳細に説明する。
【００１６】図１は、本発明の第１の実施の形態に係る
システムＬＳＩとして、標準のＭＰＵとＩＰ化された本
発明の機能マクロを１チップ上で組み合わせたＭＣＵの
一例を示している。
システムＬＳＩとして、標準のＭＰＵとＩＰ化された本
発明の機能マクロを１チップ上で組み合わせたＭＣＵの
一例を示している。
【００１７】このＭＣＵ１は、標準のＭＰＵ１０と機能
マクロ用の３個のＩＰ１１〜１３と２個のポート回路
（第１のポート回路１４、第２のポート回路１５）とを
組み合わせてなる。
マクロ用の３個のＩＰ１１〜１３と２個のポート回路
（第１のポート回路１４、第２のポート回路１５）とを
組み合わせてなる。
【００１８】図１中、１６はアドレスバス、１７はデー
タバス、１８〜２０は信号線であり、第１のポート回路
１４はＩＰ１３とＭＣＵ外部との間で信号を授受するた
めのものであり、第２のポート回路１５はＩＰ１２とＭ
ＣＵ外部との間で信号を授受するためのである。
タバス、１８〜２０は信号線であり、第１のポート回路
１４はＩＰ１３とＭＣＵ外部との間で信号を授受するた
めのものであり、第２のポート回路１５はＩＰ１２とＭ
ＣＵ外部との間で信号を授受するためのである。
【００１９】上記ＭＰＵ１０および３個のＩＰ１１〜１
３は、それぞれ単体でのテストベクター（テストデー
タ）を持っており、このテストベクターをＭＣＵの検証
にそのまま使用できるように、ＭＣＵにはＩ／Ｏテスト
モードを持たせている。
３は、それぞれ単体でのテストベクター（テストデー
タ）を持っており、このテストベクターをＭＣＵの検証
にそのまま使用できるように、ＭＣＵにはＩ／Ｏテスト
モードを持たせている。
【００２０】図２は、図１中の２個のＩＰ間の接続を確
認するためのテストに関係する部分を取り出して一例を
示している。
認するためのテストに関係する部分を取り出して一例を
示している。
【００２１】図２において、ＩＰ１２はデータを送信す
る側であり、ＩＰ１３はデータを受信する側であり、２
個のＩＰ１２、１３間にはデータを伝送するための信号
線２０が接続されている。
る側であり、ＩＰ１３はデータを受信する側であり、２
個のＩＰ１２、１３間にはデータを伝送するための信号
線２０が接続されている。
【００２２】上記ＩＰ１２には第１のテスト回路が設け
られており、ＩＰ１３には第２のテスト回路が設けられ
ており、これらはアドレスバス１６／データバス１７を
介してＭＰＵ１０との間でデータの授受が可能になって
いる。
られており、ＩＰ１３には第２のテスト回路が設けられ
ており、これらはアドレスバス１６／データバス１７を
介してＭＰＵ１０との間でデータの授受が可能になって
いる。
【００２３】一方のＩＰ１２において、第１のテスト回
路は、アドレスバス１６のアドレスにより選択され、デ
ータバス１７との間でデータの授受が行われる第１のレ
ジスタ２１と、内部回路２３で生成された通常のデータ
と第１のレジスタ２１から供給されるテストデータを切
換選択するセレクタ２２とを有する。
路は、アドレスバス１６のアドレスにより選択され、デ
ータバス１７との間でデータの授受が行われる第１のレ
ジスタ２１と、内部回路２３で生成された通常のデータ
と第１のレジスタ２１から供給されるテストデータを切
換選択するセレクタ２２とを有する。
【００２４】上記第１のレジスタ２１は、後述するＩＰ
間テストモードの時に活性化され、ＭＰＵ１０により選
択され、ＭＰＵ１０からデータバス１７を介してデータ
（テストデータ）が書き込まれるように制御される。
間テストモードの時に活性化され、ＭＰＵ１０により選
択され、ＭＰＵ１０からデータバス１７を介してデータ
（テストデータ）が書き込まれるように制御される。
【００２５】また、前記セレクタ２２は、ＩＰ間テスト
モードの時にはテストデータを選択し、通常動作時には
内部回路２３で生成された通常のデータを選択するよう
に制御される。
モードの時にはテストデータを選択し、通常動作時には
内部回路２３で生成された通常のデータを選択するよう
に制御される。
【００２６】また、ＩＰ１２においては、セレクタ２２
により選択したデータを第１のＦ／Ｆ回路２４のデータ
入力端Ｄに入力してクロック信号CLK に同期して取り込
み、この第１のＦ／Ｆ回路２４のデータ出力端Ｑのデー
タを出力バッファ２５および出力ノード２６を介して信
号線２０に出力するように構成されている。
により選択したデータを第１のＦ／Ｆ回路２４のデータ
入力端Ｄに入力してクロック信号CLK に同期して取り込
み、この第１のＦ／Ｆ回路２４のデータ出力端Ｑのデー
タを出力バッファ２５および出力ノード２６を介して信
号線２０に出力するように構成されている。
【００２７】他方のＩＰ１３において、第２のテスト回
路は、アドレスバス１６のアドレスにより選択され、デ
ータバス１７との間でデータの授受が行われる第２のレ
ジスタ３１を有する。
路は、アドレスバス１６のアドレスにより選択され、デ
ータバス１７との間でデータの授受が行われる第２のレ
ジスタ３１を有する。
【００２８】上記第２のレジスタ３１は、ＩＰ間テスト
モードの時に活性化され、ＭＰＵ１０により選択され、
データ（テストデータ）がデータバス１７を介してＭＰ
Ｕ１０に読み出されるように制御される。
モードの時に活性化され、ＭＰＵ１０により選択され、
データ（テストデータ）がデータバス１７を介してＭＰ
Ｕ１０に読み出されるように制御される。
【００２９】また、ＩＰ１３においては、信号線２０か
ら入力ノード３２および入力バッファ３３を介して入力
する信号を第２のレジスタ３１に入力するとともに、ク
ロック信号CLK に同期して第２のＦ／Ｆ回路３４に取り
込み、この第２のＦ／Ｆ回路３４のデータ出力端Ｑのデ
ータを内部回路３５に取り込むように構成されている。
ら入力ノード３２および入力バッファ３３を介して入力
する信号を第２のレジスタ３１に入力するとともに、ク
ロック信号CLK に同期して第２のＦ／Ｆ回路３４に取り
込み、この第２のＦ／Ｆ回路３４のデータ出力端Ｑのデ
ータを内部回路３５に取り込むように構成されている。
【００３０】なお、上記ＩＰ１３において、ＩＰ間テス
トモードの時には入力バッファ３３の出力信号あるいは
入力信号を第２のレジスタ３１に入力するように切換選
択し、通常動作時には第２のＦ／Ｆ回路３４のデータ入
力端Ｄに入力するように切換選択するようにセレクタ
（図示せず）を挿入してもよい。
トモードの時には入力バッファ３３の出力信号あるいは
入力信号を第２のレジスタ３１に入力するように切換選
択し、通常動作時には第２のＦ／Ｆ回路３４のデータ入
力端Ｄに入力するように切換選択するようにセレクタ
（図示せず）を挿入してもよい。
【００３１】図３は、図１のＭＣＵの検証手順を示すフ
ローチャートである。
ローチャートである。
【００３２】ここでは、説明の簡単化のために、タイミ
ング検証には触れず、機能検証に焦点を当てて説明す
る。
ング検証には触れず、機能検証に焦点を当てて説明す
る。
【００３３】まず、ステップＳ１として、Ｉ／Ｏテスト
モードによる各ＩＰ１１〜１３のシミュレーションによ
りＩＰ自体の機能確認を行う。このＩ／Ｏテストモード
は、ＩＰ単体の入出力信号をＭＣＵ１の外部端子へ引き
出すテストモードである。
モードによる各ＩＰ１１〜１３のシミュレーションによ
りＩＰ自体の機能確認を行う。このＩ／Ｏテストモード
は、ＩＰ単体の入出力信号をＭＣＵ１の外部端子へ引き
出すテストモードである。
【００３４】例えばＩＰ１２の入出力信号が２０本ある
と、Ｉ／Ｏテストモードでは、ＩＰ１２の２０本の入出
力信号がＭＣＵ１の外部端子に直接に現われ、ＭＣＵ外
部からＩＰ１２の動作を制御できるようになる。
と、Ｉ／Ｏテストモードでは、ＩＰ１２の２０本の入出
力信号がＭＣＵ１の外部端子に直接に現われ、ＭＣＵ外
部からＩＰ１２の動作を制御できるようになる。
【００３５】したがって、ＩＰ１２をＭＣＵ１で使用す
る時でも、ＩＰ１２が持っている単体のテストベクター
をそのまま使用できることを意味している。ＩＰ１１お
よびＩＰ１３についても、上記ＩＰ１２と同様である。
る時でも、ＩＰ１２が持っている単体のテストベクター
をそのまま使用できることを意味している。ＩＰ１１お
よびＩＰ１３についても、上記ＩＰ１２と同様である。
【００３６】このように登録されたＩＰとテストベクタ
ーおよびＭＣＵ１としてのＩ／Ｏテストモードにより、
ＩＰ自体の機能を簡単に確認することができる。
ーおよびＭＣＵ１としてのＩ／Ｏテストモードにより、
ＩＰ自体の機能を簡単に確認することができる。
【００３７】なお、ＩＰ自体の機能確認はゲートレベル
のＩＰでは極言すれば不要とすることもできるが、ＩＰ
の流用時に何らかのミスを起こしていないか、また、合
成されたゲートはソフトウェア的に正しいか、タイミン
グはＯＫかなどの確認のために、一般にはＩＰ自体の機
能確認は必要である。
のＩＰでは極言すれば不要とすることもできるが、ＩＰ
の流用時に何らかのミスを起こしていないか、また、合
成されたゲートはソフトウェア的に正しいか、タイミン
グはＯＫかなどの確認のために、一般にはＩＰ自体の機
能確認は必要である。
【００３８】次に、ＩＰの接続の確認を行う。この確認
の対象となるＩＰの接続の種類としては、図１中に示す
ようにアドレスバス１６／データバス１７を介してのＭ
ＰＵとＩＰとの接続、図１中に信号線１８、１９で示す
ようにＩＰとポート回路との接続、図１中に信号線２０
で示すようにＩＰ間の接続がある。
の対象となるＩＰの接続の種類としては、図１中に示す
ようにアドレスバス１６／データバス１７を介してのＭ
ＰＵとＩＰとの接続、図１中に信号線１８、１９で示す
ようにＩＰとポート回路との接続、図１中に信号線２０
で示すようにＩＰ間の接続がある。
【００３９】そこで、ステップＳ２として、ＭＣＵモー
ドにより、ＭＰＵ１０とＩＰ１１〜１３との接続のシミ
ュレーションを行う。これは、ＭＰＵ１０から各ＩＰ１
１〜１３のレジスタのうちの数個に対してリード／ライ
トを行うことにより確認することが可能である。この
時、ポート回路１４あるいは１５を介してＩＰ１３ある
いはＩＰ１２との間で入出力を行うことにより、ＩＰと
ポート回路との接続を確認することが可能である。な
お、ステップ２で必要とするテストベクターは、ステッ
プ１と同様に、ＩＰと共に登録しておくことが可能であ
る。
ドにより、ＭＰＵ１０とＩＰ１１〜１３との接続のシミ
ュレーションを行う。これは、ＭＰＵ１０から各ＩＰ１
１〜１３のレジスタのうちの数個に対してリード／ライ
トを行うことにより確認することが可能である。この
時、ポート回路１４あるいは１５を介してＩＰ１３ある
いはＩＰ１２との間で入出力を行うことにより、ＩＰと
ポート回路との接続を確認することが可能である。な
お、ステップ２で必要とするテストベクターは、ステッ
プ１と同様に、ＩＰと共に登録しておくことが可能であ
る。
【００４０】次に、ステップＳ３として、ＭＣＵモード
によりＩＰ間の接続のシミュレーションを行う。なお、
ＩＰ間の接続確認を行う時点では、ステップ１のＩ／Ｏ
テストモードにより、ＩＰ１２については内部回路２３
と出力ノード２６との間の接続、ＩＰ１３については入
力ノード３２と内部回路３５と間の接続は検証されてい
る。
によりＩＰ間の接続のシミュレーションを行う。なお、
ＩＰ間の接続確認を行う時点では、ステップ１のＩ／Ｏ
テストモードにより、ＩＰ１２については内部回路２３
と出力ノード２６との間の接続、ＩＰ１３については入
力ノード３２と内部回路３５と間の接続は検証されてい
る。
【００４１】ＩＰ間の接続確認を行う際、一方のＩＰ１
２においては、ＭＰＵ１０から第１のレジスタ２１にテ
ストデータが書き込まれ、このテストデータをセレクタ
２２により選択し、このテストデータをクロック信号CL
K に同期して第１のＦ／Ｆ回路２４に取り込み、さらに
出力バッファ２５および出力ノード２６を介して信号線
２０に出力する。
２においては、ＭＰＵ１０から第１のレジスタ２１にテ
ストデータが書き込まれ、このテストデータをセレクタ
２２により選択し、このテストデータをクロック信号CL
K に同期して第１のＦ／Ｆ回路２４に取り込み、さらに
出力バッファ２５および出力ノード２６を介して信号線
２０に出力する。
【００４２】他方のＩＰ１３においては、信号線２０か
ら入力ノード３２および入力バッファ３３を介して入力
するテストデータを第２のレジスタ３１に書き込み、こ
のテストデータをＭＰＵ１０に読み出す。
ら入力ノード３２および入力バッファ３３を介して入力
するテストデータを第２のレジスタ３１に書き込み、こ
のテストデータをＭＰＵ１０に読み出す。
【００４３】したがって、ＭＰＵ１０において、ＩＰ１
２の第１のレジスタ２１に書き込んだテストデータとＩ
Ｐ１３の第２のレジスタ３１から読み出したテストデー
タとを比較することにより、２個のＩＰ間の接続が正し
いか否かを確認することが可能になる。すなわち、書き
込んだテストデータと読み出したテストデータが一致す
れば、ＩＰ間の接続が正しいことが分かる。
２の第１のレジスタ２１に書き込んだテストデータとＩ
Ｐ１３の第２のレジスタ３１から読み出したテストデー
タとを比較することにより、２個のＩＰ間の接続が正し
いか否かを確認することが可能になる。すなわち、書き
込んだテストデータと読み出したテストデータが一致す
れば、ＩＰ間の接続が正しいことが分かる。
【００４４】このようにしてＩＰ間の接続確認を行う
際、ＭＰＵ１０からＩＰ１２の第１のレジスタ２１に様
々なテストデータを書き込み、このテストデータがＩＰ
１２から送信されてＩＰ１３の第２のレジスタ３１に書
き込まれたテストデータをモニターすることにより、Ｉ
Ｐ間の接続確認を簡単に行うことが可能になる。
際、ＭＰＵ１０からＩＰ１２の第１のレジスタ２１に様
々なテストデータを書き込み、このテストデータがＩＰ
１２から送信されてＩＰ１３の第２のレジスタ３１に書
き込まれたテストデータをモニターすることにより、Ｉ
Ｐ間の接続確認を簡単に行うことが可能になる。
【００４５】また、ＩＰ間の接続確認を行う際、前記し
たようにステップ１のＩ／Ｏテストモードにより、ＩＰ
１２における内部回路２３と出力ノード２６との間の接
続、ＩＰ１３における入力ノード３２と内部回路３５と
間の接続は検証されているので、各ＩＰの内部回路を殆
んど働かせる必要がなく、従来に比べ単純なテストベク
ターを用意することで、テストベクターの作成も容易に
なり、それをＩＰとともに登録して再利用することが可
能になる。
たようにステップ１のＩ／Ｏテストモードにより、ＩＰ
１２における内部回路２３と出力ノード２６との間の接
続、ＩＰ１３における入力ノード３２と内部回路３５と
間の接続は検証されているので、各ＩＰの内部回路を殆
んど働かせる必要がなく、従来に比べ単純なテストベク
ターを用意することで、テストベクターの作成も容易に
なり、それをＩＰとともに登録して再利用することが可
能になる。
【００４６】なお、通常動作時には、ＩＰ１２の内部回
路２３で生成された通常のデータが、セレクタ２２によ
り選択され、クロック信号CLK に同期して第１のＦ／Ｆ
回路２４に取り込まれ、出力バッファ２５を介して信号
線２０に出力される。この信号線２０のデータは、ＩＰ
１３の第２のＦ／Ｆ回路３３に取り込まれ、さらに内部
回路３４に取り込まれる。
路２３で生成された通常のデータが、セレクタ２２によ
り選択され、クロック信号CLK に同期して第１のＦ／Ｆ
回路２４に取り込まれ、出力バッファ２５を介して信号
線２０に出力される。この信号線２０のデータは、ＩＰ
１３の第２のＦ／Ｆ回路３３に取り込まれ、さらに内部
回路３４に取り込まれる。
【００４７】即ち、上記したようにＭＣＵチップの機能
を検証する際に機能マクロ（機能マクロ）間の接続確認
を行うためのテスト回路を工夫した第１の実施の形態に
よれば、機能マクロ間の接続確認のためのテストを簡易
化し、そのテスト時間を飛躍的に短縮化することができ
るので、ＭＣＵの設計の検証を簡易化し、設計期間を極
限まで短縮化し、高品質の設計を行うことが可能になっ
た。また、上記テスト回路を内蔵するＭＣＵチップは、
製造後における機能テストの時間も大幅に短縮化するこ
とができる。
を検証する際に機能マクロ（機能マクロ）間の接続確認
を行うためのテスト回路を工夫した第１の実施の形態に
よれば、機能マクロ間の接続確認のためのテストを簡易
化し、そのテスト時間を飛躍的に短縮化することができ
るので、ＭＣＵの設計の検証を簡易化し、設計期間を極
限まで短縮化し、高品質の設計を行うことが可能になっ
た。また、上記テスト回路を内蔵するＭＣＵチップは、
製造後における機能テストの時間も大幅に短縮化するこ
とができる。
【００４８】しかも、ＩＰ１２に第１のレジスタ２１お
よびセレクタ２２を追加したり、ＩＰ１３に第２のレジ
スタ３１を追加しても、それぞれの回路規模の増加への
影響は殆んどない。
よびセレクタ２２を追加したり、ＩＰ１３に第２のレジ
スタ３１を追加しても、それぞれの回路規模の増加への
影響は殆んどない。
【００４９】なお、図２には、２個のＩＰ１２、１３間
で１本の信号線２０により信号が授受される場合を示し
たが、２個のＩＰ間で複数本の信号線により信号を授受
する場合にはそれに対応して各ＩＰのテスト回路部を複
数個設ければよい。
で１本の信号線２０により信号が授受される場合を示し
たが、２個のＩＰ間で複数本の信号線により信号を授受
する場合にはそれに対応して各ＩＰのテスト回路部を複
数個設ければよい。
【００５０】また、データを送信する側のＩＰに設けら
れるテスト回路は上記例に限らず、ＩＰ間テストモード
で活性化されるテスト用のレジスタを設けておき、この
レジスタにＭＰＵからテストデータをライトし、このテ
ストデータをＩＰ外部の信号線に出力し得る構成であれ
ばよい。
れるテスト回路は上記例に限らず、ＩＰ間テストモード
で活性化されるテスト用のレジスタを設けておき、この
レジスタにＭＰＵからテストデータをライトし、このテ
ストデータをＩＰ外部の信号線に出力し得る構成であれ
ばよい。
【００５１】また、データを受信する側のＩＰに設けら
れるテスト回路は上記例に限らず、ＩＰ間テストモード
で活性化されるテスト用のレジスタを設けておき、この
レジスタにＩＰ外部の信号線から入力するテストデータ
をライトし、このテストデータをＭＰＵからリードし得
る構成であればよい。
れるテスト回路は上記例に限らず、ＩＰ間テストモード
で活性化されるテスト用のレジスタを設けておき、この
レジスタにＩＰ外部の信号線から入力するテストデータ
をライトし、このテストデータをＭＰＵからリードし得
る構成であればよい。
【００５２】
【発明の効果】上述したように本発明の半導体集積回路
及びその検証方法によれば、複数個の機能マクロを組み
合わせてシステムＬＳＩを構成する場合に、機能マクロ
間の接続確認のためのテストを簡易化し、システムＬＳ
Ｉの設計の検証を簡易化し、システムＬＳＩの設計期間
を短縮化することができる。
及びその検証方法によれば、複数個の機能マクロを組み
合わせてシステムＬＳＩを構成する場合に、機能マクロ
間の接続確認のためのテストを簡易化し、システムＬＳ
Ｉの設計の検証を簡易化し、システムＬＳＩの設計期間
を短縮化することができる。
【図１】本発明の第１の実施の形態に係るＭＣＵの一例
を示すブロック図。
を示すブロック図。
【図２】図１中の２個のＩＰ間の接続を確認するための
テストに関係する部分を取り出して一例を示すブロック
図。
テストに関係する部分を取り出して一例を示すブロック
図。
【図３】図１のＭＣＵの検証手順を示すフローチャー
ト。
ト。
【図４】標準のＭＣＵにおいて２個のＩＰ間で信号を授
受する部分を取り出して一例を示すブロック図。
受する部分を取り出して一例を示すブロック図。
１０…ＭＰＵ、 １１〜１３…機能マクロ用のＩＰ、 １４、１５…ポート回路、 １６…アドレスバス、 １７…データバス、 ２０…信号線、 ２１…第１のレジスタ、 ２２…セレクタ、 ２３…内部回路、 ２４…第１のＦ／Ｆ回路、 ２５…出力バッファ、 ３１…第２のレジスタ。 ３４…第２のＦ／Ｆ回路、 ３５…内部回路。
Claims (5)
- 【請求項１】 それぞれ機能マクロ間の接続確認を行う
ためのテスト回路を有し、両者間がデータ転送用の信号
線により接続された第１の機能マクロおよび第２の機能
マクロと、前記テスト回路の動作を制御するための制御
手段とを具備し、 前記第１の機能マクロの第１のテスト回路は、機能マク
ロ間テストモードで活性化され、前記制御手段によりテ
ストデータが書き込まれ、このテストデータを前記信号
線に出力する第１のデータ保持手段と、 前記第２の機能マクロの第２のテスト回路は、機能マク
ロ間テストモードで活性化され、前記信号線から入力す
るテストデータが書き込まれ、このテストデータが前記
制御手段に読み出される第２のデータ保持手段とを具備
することを特徴とする半導体集積回路。 - 【請求項２】 前記第１のテスト回路は、前記機能マク
ロ間テストモードの時に前記第１のデータ保持手段に書
き込まれたテストデータを通常のデータの出力に代えて
選択し、前記信号線に出力する選択手段をさらに具備す
ることを特徴とする請求項１記載の半導体集積回路。 - 【請求項３】 複数の機能マクロを１チップ上に集積
し、これらの機能マクロ間の接続を検証する半導体集積
回路の検証方法において、 制御手段より第１の機能マクロのデータ保持手段に機能
マクロ間の接続を検証するためのテストデータを書き込
むステップと、 前記テストデータを第２の機能マクロのデータ保持手段
に送信するステップと、 前記第２の機能マクロのデータ保持手段に送信されたテ
ストデータを前記制御手段が読み込むステップと、 前記第１の機能マクロのデータ保持手段に書き込んだテ
ストデータと前記第２の機能マクロのデータ保持手段か
ら読み出したテストデータを比較するステップとを具備
したことを特徴とする半導体集積回路の検証方法。 - 【請求項４】 前記テストデータを書き込むステップ
は、前記第１の機能マクロの内部回路を介さずに書き込
みが行われることを特徴とする請求項３記載の半導体集
積回路の検証方法。 - 【請求項５】 特定の機能を有する内部回路と、 前記内部回路と信号線で接続され、機能マクロ間の接続
を検証するためのテストデータを保持するデータ保持手
段を有するテスト回路とを具備したことを特徴とする機
能マクロ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11075708A JP2000269420A (ja) | 1999-03-19 | 1999-03-19 | 半導体集積回路及びその検証方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11075708A JP2000269420A (ja) | 1999-03-19 | 1999-03-19 | 半導体集積回路及びその検証方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000269420A true JP2000269420A (ja) | 2000-09-29 |
Family
ID=13584007
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11075708A Pending JP2000269420A (ja) | 1999-03-19 | 1999-03-19 | 半導体集積回路及びその検証方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000269420A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004038780A1 (ja) * | 2002-10-28 | 2004-05-06 | Hitachi, Ltd. | 半導体製造装置システム及びそれを用いた半導体装置の製造方法 |
| KR100488084B1 (ko) * | 2002-12-07 | 2005-05-06 | 한국전자통신연구원 | 마이크로 컨트롤러 소프트 아이피 내장용 롬 소프트아이피의 생성 방법 및 이 방법을 실행시키기 위한프로그램을 기록한 기록매체 |
| JP2010192876A (ja) * | 2009-02-19 | 2010-09-02 | Emprie Technology Development LLC | ナノワイヤの製造方法及び集積回路 |
-
1999
- 1999-03-19 JP JP11075708A patent/JP2000269420A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004038780A1 (ja) * | 2002-10-28 | 2004-05-06 | Hitachi, Ltd. | 半導体製造装置システム及びそれを用いた半導体装置の製造方法 |
| KR100488084B1 (ko) * | 2002-12-07 | 2005-05-06 | 한국전자통신연구원 | 마이크로 컨트롤러 소프트 아이피 내장용 롬 소프트아이피의 생성 방법 및 이 방법을 실행시키기 위한프로그램을 기록한 기록매체 |
| JP2010192876A (ja) * | 2009-02-19 | 2010-09-02 | Emprie Technology Development LLC | ナノワイヤの製造方法及び集積回路 |
| US8664539B2 (en) | 2009-02-19 | 2014-03-04 | Empire Technology Development Llc | Integrated circuit nanowires |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040322 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040406 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040607 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20040713 |