JP2695240B2

JP2695240B2 - 半導体集積回路装置

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Publication number: JP2695240B2
Application number: JP1137879A
Authority: JP
Inventors: 順一鹿谷; 貢内藤
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1989-05-31
Filing date: 1989-05-31
Publication date: 1997-12-24
Anticipated expiration: 2012-12-24
Also published as: JPH032680A

Description

【発明の詳細な説明】〔目次〕概要産業上の利用分野従来の技術発明が解決しようとする課題課題を解決するための手段作用実施例本発明の原理説明（第１〜７図）本発明の第１実施例（第８図）本発明の第２実施例（第９、10図）本発明の第３実施例（第11、12図）本発明の第４実施例（第13図）発明の効果〔概要〕同一チップ内にランダムロジック回路とマクロセルと
を混載した半導体集積回路装置に関し、使用ゲート数の増大を招くことなく、試験用端子を大
幅に低減させることのできる半導体集積回路装置を提供
することを目的とし、１チップ内にランダムロジック回路と複数のマクロセ
ルを混載した半導体集積回路装置において、前記チップ
内に外部からの試験状態選択信号に基づいて前記複数の
マクロセルの試験状態を設定するとともに、任意の同一
ビット幅を有するように試験データ及び前記各マクロセ
ルを分割し、分割された前記マクロセルを個別に選択
し、共通の外部入力端子を介して分割された前記試験デ
ータを入力して試験を行なう試験回路を具備して構成さ
れている。

〔産業上の利用分野〕

本発明は、半導体集積回路装置に関し、詳しくは同一
チップ内にランダムロジック回路とRAM、ROMおよび乗算
器等のマクロセルとを混載した複合化半導体集積回路装
置に係り、特に、試験用端子を減少させることが可能な
マクロセルの試験回路の改良に関する。

近年の半導体製造技術の進歩に伴い、半導体集積回路
１個のチップ内に搭載できるゲート規模が飛躍的に大き
くなり、数万〜数十万ゲート搭載可能な半導体集積回路
が見られるようになってきた。しかし、１個のチップ内
のランダムロジック部は多くても数万ゲート程度までで
あり、これ以上の規模になると論理設計および論理検証
が非常に難しくなる。そのため、RAM、ROM、乗算器、AL
Uなどのマクロセルの搭載が必須となってきており、ビ
ット幅の大きいマクロセルが搭載された場合の試験方法
が問題になってきている。

〔従来の技術〕

従来、ランダムロジックとマクロセルを搭載した半導
体集積回路では、論理設計者（ユーザ）に試験回路作成
と試験パターンを作成してもらうことが多かった。すな
わち、ビット、ワード幅が変わるということはマクロセ
ルの大きさが変わってしまうことを意味し、その試験の
ための試験回路も大きさが異なるため、論理設計者が試
験回路を作成することが一般的であった。しかし、マク
ロセルの搭載される種類や個数が増えると論理設計者の
負担が非常に大きくなってくることから、半導体ベンダ
側で試験を行う必要性が強くなってきた。

半導体ベンダ側で試験を行うためには試験専用の回路
が必要であり、その方法として大きく分類すると二種類
が考えられる。１つはスキャンフリップフロップを利用
してデータをシリアルに読み出す方法、もう１つは、被
試験マクロセルの全端子を外部端子から直接制御する方
法である。前者の方法は、スキャンフリップフロップを
シリアルに組み込んでおき、通常モードの状態で外部か
らシステムクロックを与えてスキャンフリップフロップ
に入力した後、スキャンモードに設定し、スキャンイン
端子を入力とし、スキャンアウト端子を出力としてスキ
ャンフリップフロップの数だけスキャンクロックを与え
てデータをシフトさせてシリアルに読み出すものであ
る。

〔発明が解決しようとする課題〕

しかしながら、このような従来の半導体集積回路装置
にあっては、前者の方法では使用する外部端子は少ない
ものの、スキャンフリップフロップを利用するための使
用ゲート数が増え、シリアル読み出しのため試験パター
ンが多くなるという問題点があった。例えば、ビット、
ワード幅が46あるときは46個のスキャンフリップフロッ
プが必要になり、これらフリップフロップに用いるロジ
ック用の回路が非常に増え、RAMのテストには不向きで
ある。

また、後者の方法では、使用ゲート数は少なく試験パ
ターン数も少ないが、LSIの外部端子から直接マクロセ
ルにテストパターンを入力するため多くの外部端子が必
要となる。したがって、ビット数の多いRAM、ROM、乗算
器、ALUなどを使用した場合、試験に必要な端子が、パ
ッケージの端子数から電源端子をのぞいた使用可能な端
子数を超えることがある。また、試験用素子の殆どはユ
ーザ用端子と共用すことができるが、共用端子にすると
共用した端子に負荷がつき遅延時間が増大して特性が悪
くなり論理設計者の要求している特性が得られなくなる
ことがあり、実際に使用できる共用端子は、かなり減少
する。従来では、ビット幅も比較的短かったため、上記
不具合はそれ程には問題となることはなかったが、最近
ではビット幅の非常に大きいマクロセルが混載されるの
に伴い試験用端子の増大が深刻な問題となってきてい
る。

そこで本発明は、使用ゲート数の増大を招くことな
く、試験用端子を大幅に低減させることのできる半導体
集積回路装置を提供することを目的としている。

〔課題を解決するための手段〕

本発明による半導体集積回路装置は上記目的達成のた
め、１チップ内にランダムロジック回路と複数のマクロ
セルを混載した半導体集積回路装置において、前記チッ
プ内に外部からの試験状態選択信号に基づいて前記複数
のマクロセルの試験状態を設定するとともに、任意の同
一ビット幅を有するように試験データ及び前記各マクロ
セルを分割し、分割された前記マクロセルを個別に選択
し、共通の外部入力端子を介して分割された前記試験デ
ータを入力して試験を行なう試験回路を具備して構成さ
れている。

〔作用〕

本発明では、１つのマクロセルを所定のビット幅を有
する複数のマクロセルに分割し、分割後のマクロセルに
対してマクロセルの試験が行われる。

したがって、大きなビット幅を持つマクロセルのため
に多数の試験用外部端子を用意する必要がなくなり、試
験信号および試験データを入出力する際に必要な外部端
子数が大幅に減少する。

〔実施例〕

以下、本発明を図面に基づいて説明する。

原理説明本発明は、１個のマクロセルを任意のビットに分割し
複数のマクロセルとして試験を行うことができるように
した試験専用回路を設け、マクロセルを外部から直接コ
ントロールできるようにする。そして、マクロテストモ
ード信号MTM（試験状態選択信号に相当）を専用端子と
し、この信号によって通常モードかマクロセルの試験モ
ードかを選択するとともに、他のマクロセル試験に必要
な信号は、通常モードで使用する外部端子と共用にす
る。ここにいうマクロセルは複数のビット幅を有し、機
能ブロックが複数個あるものをいい、RAM、ROM、乗算
器、ALU等を示す。

第１〜７図は本発明の基本原理を説明するための図で
あり、マクロセルとしてシングルポートRAMを用いた例
である。第１図において、１はランダムロジック回路
２、シングルポートRAM3を同一チップ内に混載した複合
化半導体集積回路（半導体集積回路装置）であり、半導
体集積回路装置１はランダムロジック回路２、シングル
ポートRAM3、外部入力端子４〜９、外部入出力端子10、
入力バッファ11〜13、双方向入出力バッファ14、マクロ
テストモード信号MTMによりランダムロジック回路２か
らの入力信号とマクロセルの試験用入力信号を選択する
セレクタ回路15〜18、ビットセレクト信号により後述す
る出力データバス23にどのビットのテスト用出力信号を
出力するかを選択するバスドライバ19、20、テスト回路
専用アドレス・バス21、テスト回路専用の入力データ・
バス22およびテスト回路専用の出力データ・バス23を含
んで構成されている。

外部入力端子４〜９にはそれぞれRAMのテストモード
選択信号（Macro Test Mode）MTM、テストモード時のラ
イトイネーブル信号（Test Write Enable）TWE、テスト
モード時のビット分割試験を行う際の制御信号（Bit Se
lect）BS0,BS1、テスト回路用アドレス信号（Test Addr
ess）TA、テスト回路用入力データ信号（Test Date Inp
ut）TIが入力され、外部入出力端子10からはテスト回路
用出力データ信号（Test Date Output）TOが出力され
る。また、31はテスト用アドレス端子とランダムロジッ
ク回路用端子を共用にした場合のランダムロジック回路
用入力データ、32はテスト用入力データ端子とランダム
ロジック回路用端子を共用にした場合のランダムロジッ
ク回路用入力データ、33はテスト用出力データ端子とラ
ンダムロジック回路用端子を共用にした場合のランダム
ロジック回路用入力データ、34はランダムロジック回路
側のライトイネーブル信号、35はランダムロジック回路
側のアドレス信号、36、37はランダムロジック回路側の
入力データ信号、38、39はランダムロジック回路側の出
力データ信号である。

アドレスバス21のビット幅はシングルポートRAM3のア
ドレス本数と同じとしてシングルポートRAM3に入力す
る。入力データバス22のビット幅はシングルポートRAM3
のビット幅を分割したうち最大のビット幅を持つもので
決まる。例えば、ビット幅15ビットのRAMを２分割した
い場合、８ビットと７ビットに分割できるため入力デー
タのバスのビット幅は８ビットとなる。出力データバス
23も入力データバス22と同様にビット幅はRAMのビット
幅を分割したうち最大のビット幅を持つもので決まる。
RAMの場合には、入力データと出力データのビット幅は
同じである。なお、入力バッファ11〜13は入力と入力の
組み合わせであるが、MTM信号で制御することにより、
入力と双方向等どの組み合わせでも可能である。双方向
入出力バッファ14も同様に出力と出力、出力と双方向等
の組み合わせが可能である。

また、第１図では図面が煩雑となるため、バッファ12
〜14は３個しか描かれていないが、実際は、バッファ12
〜14はアドレステスト、入力データテスト、出力データ
の本数と同じ個数が必要である。

第２図はシングルポートRAM3のブロック図、第３図は
テスト回路を内蔵したシングルポートRAM3のブロック図
である。第２、３図において、シングルポートRAM3は、
バッファ41、アドレスバッファ42、アドレス遷移検出回
路（ATD）43、プリチャージ回路44、ロウデコーダ45、
コラムデコーダ46、センスアンプ47、ライトアンプ48、
コラムセレクト49および記憶セルを行、列方向にマトリ
クス状に所定の容量で配置したメモリセルアレイ50によ
り構成されている。バッファ41はデータの書き込み読み
出しを制御するライトイネーブル信号WEをバッファリン
グしてロウデコーダ45、コラムデコーダ46、センスアン
プ47、ライトアンプ48に出力し、アドレスバッファ42は
ロウアドレスとコラムアドレスとをマルチプレクスして
入力される外部アドレス（A00〜A_(a-1)）をバッファリ
ングするもので、外部アドレスはアドレス遷移検出回路
43、ロウデコーダ45およびコラムデコーダ46に出力され
る。アドレス遷移検出回路43はアドレスバッファ42から
送られてきた外部アドレスに基づいてその遷移状態を検
出しこれをプリチャージ回路44およびセンスアンプ47に
伝える。プリチャージ回路44はこの検出結果に従ってメ
モリセルアレイ50のデータ線をプリチャージする。ロウ
デコーダ45は伝えられた外部アドレス若しくは内部アド
レスをデコードし、このデコード結果に従ってメモリセ
ルアレイ50の多数のワード線のうちの１つを選択して活
性化させる。コラムデコーダ46は伝えられた外部アドレ
スをデコードしてコラムセレクト49に出力する。ライト
アンプ48は外部からのデータ（I00〜I_(m-1)）をバッフ
ァリングし、このデータをコラムセレクト49に出力する
とともに、コラムデコーダ46からのデコード結果に従っ
てメモリセルアレイ50の多数のビット線のうちの１つを
選択する。センスアンプ47はコラムセレクト49を介して
選択されたビット線の電位を増幅してこのビット線に接
続されたメモリセルのデータ（D00〜D_(m-1)）を読み出
す。

第２図に示したシングルポートRAM3の内部構成自体は
従来のものと同一構成であるが、シングルポートRAM3に
はランダムロジック回路２からの信号のほか、試験専用
回路を介して外部端子から信号が入出力される点で従来
のものと異なっている。すなわち、第３図に示すように
ランダムロジック回路２側のライトイネーブル信号WEお
よびテストモード時のライトイネーブル信号TWEはセレ
クタ51に入力され、テストモード選択信号MTMにより選
択されてバッファ41に出力される。セレクタ52には通常
モード側からの入力としてランダムロジック回路２から
外部アドレスA00〜A_(a-1)が入力され、これらのアドレ
スはMTM信号により選択される。また、セレクタ53には
通常モード側からの入力として複数に（本例では２つ
に）分割されたランダムロジック回路２側の入力データ
I00〜I_(b-1)が入力されるとともに、半導体集積回路装
置１外部テスト入力データTI₀₀〜TI_(b-1)が入力され、
これらの入力データはMTM信号により選択される。一
方、メモリセルアレイ50のデータはコラムセレクト49お
よびセンスアンプ47を介してユーザ側への出力D00〜D
_(n-1)としてシングルポートRAM3外部に出力されるとと
もに、バスドライバ54に出力され、バスドライバ54はビ
ットセレクト信号BSに従って所定のビットのデータをテ
スト出力データTD00〜TD_(n-1)として外部に出力する。
この場合、バスドライバ54に代えてセレクタを使用して
もよい。上記セレクタ51、セクタ52、セレクタ53および
バスドライバ54は前述した第１図のセレクタ回路18、セ
レクタ回路17、セレクタ回路15、16およびバスドライバ
19、20にそれぞれ相当し、これらは全体として試験回路
を構成している。

第４〜７図は第１図に示す原理説明図のタイミングチ
ャートであり、第５〜７図は第４図の詳細なタイミング
チャートである。第４図において、マクロテストモード
選択信号MTMを“L"にするとテストモードに入り、テス
ト時のライトイネーブル信号TWEを“L"にしたとき書込
可能になる。第４図（ｄ）に示すようにあるアドレス
（TA₀₀〜TA_(a-1)）が選択されているとそのテストデー
タ（TI₀₀〜TI_(n-1)）がシングルポートRAM3に書き込ま
れ（第４図（ｃ）参照）、次のサイクルでライトイネー
ブル信号TWEを“H"にして読出状態に入ると第４図
（ｃ）に示すビットセレクト（BS0〜BS1）の出力に応じ
てここで書き込まれたデータ（TD00〜TD_(m-1)）あるい
は（TDm〜TD_(n-1)）が出力される。具体的には、のサ
イクルでは、“A1"のアドレスに“I1"のデータを書き込
み、のサイクルでは、“A1"のアドレスのデータをTD0
TD_(m-1)端子からデータを読み出す。のサイクルで
は、“A2"のアドレスに“I2"のデータを書き込み、の
サイクルでは、“A2"のアドレスのデータをTD0〜TD
_(m-1)端子からデータを読み出す。〜のサイクルで
はTD0〜TD_(m-1)端子を選択しており、ｍ本のテスト用出
力データ端子からデータを読み出す。この時、TDm〜TD
_(n-1)の出力は無効（すなわち、Ｚ（ハイインピーダン
ス）状態とする）である。〜のサイクルてはアドレ
スおよび入力データは同じであるが、出力端子はTDm〜T
D_(n-1)を選択しおり、（ｎ−ｍ）本のテスト用出力デー
タ端子からデータを読み出すことになる。この時、TD₀
〜TD_m-1の出力は無効である。

第５〜７図は、第４図の詳細タイミング図である。マ
クロテストモードのリードモードは第５図のの
タイミングを表し、そのライトモードは第６図の
のタイミングを表す。マクロテストモード端子を“H"
にすると、第７図に示すように、通常モード（ユーザー
モード）になる。

本発明は、上述したように１個のマクロセル（第１図
ではシングルポートRAM3）を所定のビットに所定の数だ
け分割し、１個のマクロセルが恰も複数のマクロセルが
存在するかのようにして試験するようにしている。した
がって、試験のために必要な端子数を制限することがで
き、特に、ビット幅の多分割を行った場合、テストに必
要な外部端子数を大幅に減少させることができる。

以下、上記基本原理に基づいて実施例を説明する。第
８図は本発明に係る半導体集積回路装置の第１実施例を
示す図であり、本実施例はマクロセルとしてシングルポ
ートRAMを２個搭載した半導体集積回路装置に適用した
例である。本実施例の説明の当り第１〜３図に示す原理
説明図と同一構成部分には同一番号・同一符号を付して
いる。

第８図において、61は４ワード×４ビットのシングル
ポートRAM、62は４ワード×８ビットのシングルポートR
AMであり、シングルポートRAM61、62は図示しないラン
ダムロジック回路に接続されている。試験回路の接続状
態を分かり易くするため、図示しないランダムロジック
回路に接続される結線は省略しているが、第１図に示す
原理説明図の場合と同様にして接続される。４、５およ
び63〜69は外部入力端子、70、71は外部出力端子であ
り、外部入力端子４にはテストモード選択信号MTMが、
外部入力端子５にはテストモード時のライトイネーブル
信号TWEが、外部入力端子63、64にはテスト回路用アド
レス信号TA0〜TA1がそれぞれ入力されるとともに、各信
号MTM、TWE、TA0、TA1はシングルポートRAM61、62に並
列に接続される。一方、外部入力端子65、66にはテスト
回路用入力データ信号TI0、TI1が入力され、TI0、TI1は
分割するビット毎および各RAM61、62に並列に接続され
る。また、外部入力端子67にはRAM61、62を選択する被
試験マクロセルの選択信号MSが入力され、外部入力端子
68、69にはテストモード時のビット分割試験を行う際の
制御信号BS0、BS1がそれぞれ入力される。MSおよびBS0
はイネーブル端子付デコーダ72を経由してシングルポー
トRAM61の所定のビットのテスト用出力信号TD0〜TD3を
選択するバスドライバー73、74に出力され、、バスドラ
イバ73、74はビット毎に分割されて入力されたテスト用
入力データ信号TI0〜TI3に対応する形で出力されるテス
ト用出力信号TD0〜TD3を選択する。イネーブル端子付デ
コーダ72の真理値表は第１表に示される。

同様に、インバータ75を介して入力された被試験マク
ロセルの選択信号MSおよび制御信号BS0、BS1はイネーブ
ル端子付デコーダ76を経由してシングルポートRAM62の
所定のビットのテスト用出力信号TD0〜TD7を選択するバ
スドライバ77〜80に出力され、バスドライバ77〜80はビ
ット毎に分割されて入力されたテスト用入力データ信号
TI0〜TI7に対応する形で出力されるテスト用出力信号TD
0〜TD3を選択する。イネーブル端子付デコーダ76の真理
値表は第２表に示される。

以上の構成において、本実施例の複合化半導体集積回
路１はシングルポートRAM61、62を２個搭載しており、
シングルポートRAM61は４ワード×４ビットを２分割
し、シングルポートRAM62の４ワード×８ビットを４分
割している。したがって、シングルポートRAM61ではRAM
が２分割され、入力は２本（２ビット）づつ入り、出力
は２本（２ビット）づつベアにしてビットセレクトBS
0、BS1で制御される。また、シングルポートRAM62ではR
AMが４分割され、入力は２本づつ並列に入り、出力は２
本づつペアにしてBS0、BS1で制御される。

このように、本実施例ではMS、BS0、BS1の信号により
第３表の真理値表に示すように４ワード×２ビットのRA
Mが６個あると考えて試験を行っている。

したがって、従来の試験回路であれば複数のマクロセ
ルが搭載されていて、その中にビット幅の非常に大きい
マクロセルが存在していると、このマクロセルに必要な
端子数によってチップ全体の試験用外部端子の数が決ま
ってしまっていたが、本実施例によればマクロセルを試
験する場合に、任意のビット幅に任意の数だけ分割でき
るので、大きいマクロセルのみビット幅の分割を行うこ
とによってチップ全体の試験用外部端子の数を削減する
ことができ、マクロセルが１個だけ存在する場合でも、
大小様々なマクロセルが複数個存在する場合でもチップ
全体の試験用外部端子の数はあまり増加しない。本実施
例では８ビットのシングルポートRAM62を４分割するこ
とにより、従来例では試験データの入出力に関し８本必
要とされていた外部端子を２本に減らすことができる。
実際にはマクロセルに８ビット以外の、例えば32ビット
のRAMが搭載されることもあり、このような場合従来で
はマクロセレクト機能を付けて外部端子を共用したとし
ても最終的には外部に32ビットで出力する必要があった
が、本実施例ではビット幅の大きいRAMであればある程
その効果は顕著なものとなる。

なお、本実施例では、バスドライバ54を使用している
がセレクタを使用してもよく、また、デコーダ72、76は
使用しないで、外部から分割数分のビットセレクト信号
を設けて、それを直接制御してもよい。また、ビットセ
レクト信号は２本になっているが、４分割以上するに
は、ビットセレクト信号を３本、４本と増やせばよい。
また、分割数が多い場合はBS信号を増やしてデコーダで
バスドライバをデコードしてもよい。

第９、10図は本発明に係る半導体集積回路装置の第２
実施例を示す図であり、本実施例はマクロセルとしてシ
ングルポートRAMとROMの２個を搭載した例である。第１
〜３図に示した原理説明図および第８図に示した第１実
施例と同一構成部分には同一符号を付している。

第９図において、61は４ワード×４ビットのシングル
ポートRAM、81は４ワード×８ビットのROMであり、シン
グルポートRAM61は４ワード×４ビットを２分割し、ROM
81は４ワード×８ビットを４分割している。第10図はテ
スト回路を内蔵したROM81のブロック図であり、この図
において、アドレスバッファ82、アドレス遷移検出回路
（ATD）83、ロウデコーダ84、コラムデコーダ85、記憶
セルを行、列方向にマトリクス状に所定の容量で配置し
たメモリセルアレイ86、コラムセレクト87およびセンス
アンプ88により構成され、ROM81の内部構成自体は従来
のものと同様であるため説明は省略する。

マクロセルのテストモード信号MTM、テストモード時
のライトイネーブル信号TWEおよびテスト回路用入力ア
ドレス信号TA0、TA1はシングルポートRAM61およびROM81
に並列に接続され、テスト回路用入力データTI0、TI1は
分割するシングルポートRAM61のビット毎に並列に接続
される。また、テストモード時のビット分割試験を行う
際の制御信号BS0、BS1および被試験マクロセルの選択信
号MSはイネーブル端子付デコーダ72、76を経由してシン
グルポートRAM61およびROM81のマクロセルの出力を選択
する。第９図の回路の真理値表は第４表に示される。

したがって、本実施例では、MS、BS0、BS1の信号によ
り４ワード×２ビットのRAMが２個、４ワード×２ビッ
トのROMが４個あると考えて試験を行うことができ、第
１実施例と同様の効果を得ることができる。

第11、12図は本発明に係る半導体集積回路装置の第３
実施例を示す図であり、本実施例はマクロセルとしてシ
ングルポートRAMと乗算器の２個を搭載した例である。
第１〜３図に示した原理説明図および第８図に示した第
１実施例と同一構成部分には同一符号を付している。

第11図において、61は４ワード×４ビットのシングル
ポートRAM、91は４ワード×８ビットの乗算器であり、
シングルポートRAM61は４ワード×４ビットを２分割
し、乗算器91は４ワード×８ビットを４分割している。
第12図は乗算器91のブロック図であり、この図におい
て、乗算器91は乗数データA00〜A_(a-1)およびテスト回
路用乗数データTA00〜TA_(a-1)が入力されこれら入力デ
ータをMTMに従って選択するセレクタ92と、セレクタ92
により選択された入力データをバッファリングするマル
チプルバッファ93と、被乗数データB00〜B_(n-1)および
テスト回路用被乗数データTB00〜TB_(n-1)が入力されこ
れら入力データをMTMに従って選択するセレクタ94と、
ブースデコーダ95と、マルチプルアレイ96と、アダー回
路97と、により構成され、乗算器91からの乗算結果はユ
ーザ側の出力D00〜D_(L-1)として外部に出力されるとと
もに、バスドライバ54に出力され、バスドライバ54はMS
およびBSに従って所定のビットのデータをテスト出力デ
ータTD00〜TD_(L-1)として外部に出力される。

第11図に戻って、101〜104はクロックTCK1〜TCK4が入
力される外部入力端子、105〜108はテスト入力データTI
0、TI1をクロックTCK1〜TCK4に同期してラッチし、乗数
TA0〜TA3、被乗数TB0〜TB3として乗算器91に出力するラ
ッチ回路である。乗算器91はメモリセルとは違い入力デ
ータの入力前にラッチ又はフリップフロップ等の回路を
追加してテスト用クロック信号TCK1〜TCK4で制御する必
要がある。

マクロセルのテストモード信号MTM、テスト回路用入
力データ信号TI0〜TI1はシングルポートRAM61および乗
算器91に並列に接続され、TI0、TI1はさらに分割するシ
ングルポートRAM61のビット毎に並列に接続される。ま
た、テストモード時のライトイネーブル信号TWEおよび
テスト回路用入力データ信号TA0、TA1はシングルポート
RAM61のみに接続される。

MSおよびBS0はイネーブル端子付デコーダ72を経由し
てシングルポートRAM61の所定のビットのテスト用出力
信号TD0〜TD3を選択するバスドライバ73に出力され、イ
ンバータ75を介して入力された被試験マクロセルの選択
信号MSおよび制御信号BS0、BS1はイネーブル端子付デコ
ーダ109を経由して乗算器91の所定のビットのテスト用
出力信号TD0〜TD7を選択するバスドライバ77〜80に出力
される。第11図の回路の真理値表は第５表で示される。

したがって、本実施例ではMS、BS0、BS1の信号により
４ワード×２ビットのRAMが２個、出力２ビットの乗算
器が４個であると考えて試験を行うことができる。ALU
の場合も乗算器と同様に接続することによって端子数を
減らして試験を行うことができる。

なお、上記各実施例では、マクロセルが２個の場合で
あるが、勿論これには限定されず、例えば第13図の第４
実施例に示すように、マクロセレクト信号を増やすこと
によりマクロセルが２個以上の場合でもよい。第13図は
テスト回路内蔵型シングルポートRAM111、テスト回路内
蔵型ROM112、テスト回路内蔵型乗算器113にテスト入力
データTI0〜TI3、テスト入力アドレスTA0〜TA2を接続
し、テスト出力データTD0、TD1を得るものである。但
し、マクロセルのアドレス端子は各マクロセルの端子に
並列に接続し、マクロにアドレス端子の定義がない場合
（乗算器、ALU等）は接続しない。

また、上記各実施例ではビット幅は２ビットになって
いるが、ビット幅はどのような大きさのものでもよいこ
とは言うまでもなく、さらに１個のマクロセルで分割す
るとビット幅が違っていても構わない。例えば、256ワ
ード×36ビットのRAMを８ビット単位で分割する場合、2
56ワード×８ビットのRAMを４個、256ワード×４ビット
のRAMを１個としてもよい。またシングルポートRAM3、R
OM81、乗算器91とそれらにテスト回路を外付けしても同
様である。

〔発明の効果〕

本発明によれば、マクロセルを試験する場合に、任意
のビット幅で任意の数だけ分割しているので、大きいマ
クロセルのみビット幅の分割を行うことによってチップ
全体の試験用外部端子の数を大幅に削減することができ
る。

【図面の簡単な説明】

第１〜７図は本発明の原理を説明するための図であり、第１図はその全体構成図、第２図はそのシングルポートRAMのブロック図、第３図はそのテスト回路内蔵型シングルポートRAMのブ
ロック図、第４図はそのタイミングチャート、第５図はマクロテスト時のリードモードのタイミングチ
ャート、第６図はマクロテスト時のライトモードのタイミングチ
ャート、第７図はユーザモードのタイミングチャート、第８図は本発明に係る半導体集積回路装置の第１実施例
を示すその全体構成図、第９、10図は本発明に係る半導体集積回路装置の第２実
施例を示す図であり、第９図はその全体構成図、第10図はそのテスト回路内蔵型ROMのブロック図、第11、12図は本発明に係る半導体集積回路装置の第３実
施例を示す図であり、第11図はその全体構成図、第12図はそのテスト回路内蔵型乗算器のブロック図、第13図は本発明に係る半導体集積回路装置の第４実施例
を示すマクロセルが２個以上の場合を説明するための図
である。１……複合化半導体集積回路（半導体集積回路装置）、２……ランダムロジック回路、３……シングルポートRAM（マクロセル）、４〜９、63〜69、101〜104……外部入力端子、 10……外部入出力端子、 11〜13……入力バッファ、 14……双方向入出力バッファ、 15〜18……セレクタ回路、 19、20、54、73、74、77〜80……バスドライバ、 21……アドレスバス、 22……入力データバス、 23……出力データバス、 31、32……ランダムロジック回路用入力データ、 33……ランダムロジック回路用入力データ、 34……ライトイネーブル信号、 35……アドレス信号、 36、37……入力データ信号、 38、39……出力データ信号、 41……バッファ、 42、82……アドレスバッファ、 43、83……アドレス遷移検出回路、 44……プリチャージ回路、 45、84……ロウデコーダ、 46、85……コラムデコーダ、 47、88……センスアンプ、 48……ライトアンプ、 49、87……コラムセレクト、 50……メモリセルアレイ、 51〜53……セレクタ、 61、62……シングルポートRAM（マクロセル）、 70、71……外部出力端子、 72、76……イネーブル端子付デコーダ、 81……ROM（マクロセル）、 91……乗算器（マクロセル）、 92、94……セレクタ、 93……マルチプルバッファ、 95……ブースデコーダ、 96……マルチプルアレイ、 97……アダー回路、 105〜108……ラッチ回路、 109……イネーブル端子付デコーダ、 111……テスト回路内蔵型シングルポートRAM（マクロセ
ル）、 112……テスト回路内蔵型ROM（マクロセル）、 113……テスト回路内蔵型乗算器（マクロセル）、 MTM……テストモード選択信号、 TWE……テストモード時のライトイネーブル信号、 TA0、TA1……テスト回路用アドレス信号、 MS……被試験マクロセルの選択信号、 BS0、BS1……ビットセレクト信号、 TI0〜TI3……テスト回路用入力データ信号、 TD0〜TD3……テスト用出力信号。

───────────────────────────────────────────────────── フロントページの続き (56)参考文献特開昭61−59697（ＪＰ，Ａ) 特開昭56−41599（ＪＰ，Ａ) 特開昭60−20399（ＪＰ，Ａ) 特開昭63−184995（ＪＰ，Ａ) 特開昭63−241791（ＪＰ，Ａ) 特開昭62−86600（ＪＰ，Ａ)

Claims

(57)【特許請求の範囲】

【請求項１】１チップ内にランダムロジック回路と複数
のマクロセルを混載した半導体集積回路装置において、前記チップ内に外部からの試験状態選択信号に基づいて
前記複数のマクロセルの試験状態を設定するとともに、
任意の同一ビット幅を有するように試験データ及び前記
各マクロセルを分割し、分割された前記マクロセルを個
別に選択し、共通の外部入力端子を介して分割された前
記試験データを入力して試験を行なう試験回路を具備す
ることを特徴とする半導体集積回路装置。