JP3816034B2 - メモリ混載半導体集積回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、メモリ混載半導体集積回路に関するものであり、特に、メモリとデータ処理を行うロジック部とが混載されたメモリ混載半導体集積回路の技術に属する。
【０００２】
【従来の技術】
近年、ＤＲＡＭ（ダイナミック・ランダム・アクセス・メモリ）をマクロセル化し、マイクロプロセッサやＡＳＩＣ（Application Specific IC ）などのデータ処理を行うロジック部とともに一つの半導体集積回路基板上に形成する混載化が盛んである。このようにメモリとロジック部とが混載化された半導体集積回路は、メモリ混載半導体集積回路あるいはシステムＬＳＩと呼ばれている。
【０００３】
システムＬＳＩの利点として、次の２点が知られている。まず１つは、ＤＲＡＭのピン数に起因する制約がなくなり、データ入出力のデータ幅を拡張することができ、ＤＲＡＭとロジック部との間のデータ転送速度を飛躍的に向上させることができるという点である。そして、もう１つは、ＤＲＡＭとロジック部との間の結線が短距離のメタル配線で済み、入出力配線における寄生容量を著しく低減させることができ、メモリ混載半導体集積回路の消費電力を低減することができるという点である。
【０００４】
また、ＤＲＡＭには、あらかじめ冗長メモリセルが準備されている。これにより、拡散工程で発生した不良メモリセルは、メモリの冗長救済工程において、予備の冗長メモリセルに置き換えることができる。これにより、ＤＲＡＭ製造に係る歩留りを確保している。
【０００５】
【発明が解決しようとする課題】
システムＬＳＩは、特定用途向けに製造されることが多い。このような特定用途向けのメモリ混載半導体集積回路の製造には、個別の露光用マスクが必要である。また、特定用途向けのメモリ混載半導体集積回路は、それぞれ個別の製造工程を経て製造される必要がある。しかし、近年、メモリ混載半導体集積回路の製造プロセスにおいて微細化が進み、露光用マスクの製作には莫大なコストがかかるようになってきている。このため、システムＬＳＩごとに個別の露光用マスクを製作することは、製造コストを増加させることになる。
【０００６】
また、従来のシステムＬＳＩには、ＤＲＡＭについては置き換え用の冗長メモリセルが準備されていても、ロジック部については冗長ロジック部が搭載されていない。このため、拡散工程において発生した不良ロジック部は救済することができず、その不良ロジック部を有するメモリ混載半導体集積回路は不良品となってしまう。このような歩留りの低下もまた、メモリ混載半導体集積回路の製造コストを増加させることになる。
【０００７】
上記諸問題に鑑み、本発明は、ＤＲＡＭなどのメモリとマイクロプロセッサやＡＳＩＣなどのロジック部とを混載したメモリ混載半導体集積回路について、一の露光用マスクで開発から拡散工程までを行った後に、目的とする特定用途向けのシステムＬＳＩに切り替えることを可能にし、生産性を向上することを課題とする。また、メモリ混載半導体集積回路の拡散工程において発生した不良ロジック部の救済を可能にし、歩留りを向上することを課題とする。
【０００８】
【課題を解決するための手段】
上記課題を解決するために、請求項１の発明が講じた手段は、メモリ混載半導体集積回路として、メモリと、前記メモリに接続可能にされており、データ処理をそれぞれ行う複数のロジック部と、前記複数のロジック部のうち少なくともいずれか１つを前記メモリに接続する一方、他のロジック部を前記メモリから切り離す切り離し部とを備えたことを特徴とする。
【０００９】
請求項１の発明によると、切り離し部によって、メモリに接続可能にされた複数のロジック部のうち少なくともいずれか１つがメモリに接続される一方、他のロジック部はメモリから切り離される。これにより、複数のロジック部を含む一の露光用マスクで拡散工程を終えた後に、必要とするロジック部のみをメモリに接続して、最終製品としてのメモリ混載半導体集積回路（システムＬＳＩ）を得ることができる。したがって、メモリ混載半導体集積回路の生産性および歩留りを向上することができる。また、不要なロジック部がメモリから切り離されることにより、そのロジック部の端子や配線に寄生する寄生容量がメモリから切り離される。これにより、メモリ混載半導体集積回路において駆動すべき電気容量が減り、消費電力の低減および動作の高速化が可能となる。今後、システムＬＳＩにおいてメモリの占める面積の割合はますます増加していくと予想されている。逆に、ロジックの占める割合は減少していく。そのため、複数のロジックを搭載し、そのうちのいずれかをメモリに接続し、他をメモリから切り離す構成とするため、予備のロジックを搭載したとしても、全体の面積に対して問題とならない。
【００１０】
そして、請求項２の発明では、請求項１記載のメモリ混載半導体集積回路において、前記複数のロジック部は、互いに異なる機能を有するものであり、前記切り離し部は、前記複数のロジック部のうち当該メモリ混載半導体集積回路に必要とされる機能を有するものを、前記メモリに接続するものであることを特徴とする。
【００１１】
請求項２の発明によると、互いに異なる機能を有する複数のロジック部のうち必要とされる機能を有するものがメモリに接続される。これにより、メモリ混載半導体集積回路を一の露光用マスクで製造した後に、目的に応じたシステムＬＳＩに切り替えることが可能となり、メモリ混載半導体集積回路の生産性が向上する。
【００１２】
また、請求項３の発明では、請求項１記載のメモリ混載半導体集積回路において、前記複数のロジック部は、同一の機能を有するものであり、前記切り離し部は、前記複数のロジック部のうち健全なものを、前記メモリに接続するものであることを特徴とする。
【００１３】
請求項３の発明によると、同一の機能を有する複数のロジック部のうち健全なもの、つまり正常に動作するものがメモリに接続される。これにより、拡散工程において発生した不良ロジック部を他の健全なロジック部に置き換えるといったロジック部の救済が可能となり、メモリ混載半導体集積回路の歩留りが向上する。
【００１４】
一方、請求項４の発明では、請求項１記載のメモリ混載半導体集積回路において、前記切り離し部は、前記メモリと前記複数のロジック部のそれぞれとの間に設けられた複数のフューズ回路を有するものであり、前記他のロジック部に係る前記フューズ回路のフューズは、切断されていることを特徴とする。
【００１５】
請求項５の発明では、請求項４記載のメモリ混載半導体集積回路において、前記フューズ回路におけるフューズの切断は、当該メモリ混載半導体集積回路の製造工程におけるメモリの冗長救済工程においてなされたものであることを特徴とする。
【００１６】
請求項６の発明では、請求項１記載のメモリ混載半導体集積回路において、前記切り離し部は、前記メモリと前記複数のロジック部のそれぞれとの間に設けられた複数のアンチフューズ回路を有するものであり、前記いずれか１つのロジック部に係る前記アンチフューズ回路のアンチフューズは、導通状態である一方、前記他のロジック部に係る前記アンチフューズ回路のアンチフューズは、非導通状態であることを特徴とする。
【００１７】
請求項４または６の発明によると、不要とされるロジック部がメモリから物理的に切り離される。これにより、不要とされるロジック部の端子や配線などに寄生する寄生容量をメモリから物理的に切り離すことができ、メモリ混載半導体集積回路において駆動すべき電気容量が減り、消費電力の低減および動作の高速化が可能となる。
【００１８】
一方、請求項７の発明では、請求項１記載のメモリ混載半導体集積回路において、前記切り離し部は、前記メモリと前記複数のロジック部との間に設けられたスイッチ手段を有するものであり、前記スイッチ手段は、前記各ロジック部について、与えられた制御信号に応じて、当該ロジック部と前記メモリとを接続する接続状態と、当該ロジック部と前記メモリとを切り離す切り離し状態とを、切替制御するものであることを特徴とする。
【００１９】
請求項７の発明によると、スイッチ手段に与えられる制御信号に応じて、各ロジック部について、メモリとの接続状態および切り離し状態が切替制御される。これにより、スイッチ手段に与える制御信号によって、ロジック部とメモリとの接続／切り離しを制御することができる。
【００２０】
請求項８の発明では、請求項７記載のメモリ混載半導体集積回路において、前記スイッチ手段は、前記メモリと前記複数のロジック部のそれぞれとの間に設けられ、前記制御信号に応じてそれぞれ開閉動作をする複数のトランジスタスイッチを有するものであり、前記各トランジスタスイッチは、閉じることによって前記接続状態を実現する一方、開くことによって前記切り離し状態を実現するものであることを特徴とする。
【００２１】
請求項９の発明では、請求項７記載のメモリ混載半導体集積回路において、前記制御信号を、前記接続状態および切り離し状態のいずれかに固定する制御信号固定手段を備えたことを特徴とする。
【００２２】
一方、請求項１０の発明では、請求項７記載のメモリ混載半導体集積回路において、前記複数のロジック部のうち少なくとも１つは、当該ロジック部が前記メモリにアクセス中であるか否かを判断し、この判断結果に基づいて、当該ロジック部について前記接続状態および切り離し状態のいずれかにするように、前記制御信号を出力する制御回路を有することを特徴とする。
【００２３】
請求項１０の発明によると、制御回路から、ロジック部がメモリにアクセス中であるか否かの判断に基づく制御信号が出力される。これにより、ロジック部が、自発的に、自己とメモリとの接続／切り離しを制御することが可能となる。
【００２４】
請求項１１の発明では、請求項１０記載のメモリ混載半導体集積回路において、前記制御回路は、自己の属するロジック部が当該メモリ混載半導体集積回路に不要なものであるとき、当該ロジック部について前記切り離し状態にするように、前記制御信号を出力することを特徴とする。
【００２５】
請求項１１の発明によると、不要なロジック部について、制御回路から、そのロジック部をメモリから切り離すように指示する制御信号が出力される。これにより、不要であることがあらかじめ判明しているロジック部について、自発的に、自己をメモリから切り離すように制御することができる。
【００２６】
請求項１２の発明では、請求項７記載のメモリ混載半導体集積回路において、前記複数のロジック部のうち少なくとも１つは、当該ロジック部以外のロジック部が非動作状態であると判断したとき、このロジック部について前記切り離し状態にするように、前記制御信号を出力する制御回路を有することを特徴とする。
【００２７】
請求項１２の発明によると、ロジック部の制御回路によって、他のロジック部が非動作状態であると判断されたとき、この非動作状態のロジック部をメモリから切り離すように指示する制御信号が出力される。これにより、動作しない故障ロジック部などを、自己以外のロジック部からの制御信号によって、メモリから切り離すことができる。
【００２８】
請求項１３の発明では、請求項７記載のメモリ混載半導体集積回路において、前記メモリは、前記複数のロジック部のうち少なくとも１つに要求信号を出力する要求信号発生回路を有するものであり、前記少なくとも１つのロジック部は、前記要求信号を受けたとき、当該ロジック部の動作状態を判断し、この判断結果に基づいて、当該ロジック部について前記接続状態および切り離し状態のいずれかにするように、前記制御信号を出力する制御回路を有するものであることを特徴とする。
【００２９】
請求項１３の発明によると、メモリの要求信号発生回路から要求信号が出力されると、制御回路によって、その制御回路の属するロジック部の動作状態が判断され、この判断結果に基づく制御信号が出力される。これにより、メモリからの要求により、正常に動作するロジック部をメモリに接続する一方、正常に動作しないロジック部をメモリから切り離すことができる。
【００３０】
請求項１４の発明では、請求項７記載のメモリ混載半導体集積回路において、前記各ロジック部の健全性を判定し、当該ロジック部に、この判定結果に基づいた判定信号を出力するテスト回路を備え、前記複数のロジック部のうち少なくとも１つは、前記判定信号を入力し、当該判定信号が、当該ロジック部が健全でないことを示すものであるとき、当該ロジック部について前記切り離し状態にするように前記制御信号を出力する制御回路を有するものであることを特徴とする。
【００３１】
また、請求項１５の発明では、請求項７記載のメモリ混載半導体集積回路において、前記各ロジック部の健全性を判定し、健全でないと判定したロジック部について前記切り離し状態にするように、前記制御信号を出力するテスト回路を備えたことを特徴とする。
【００３２】
請求項１４または１５の発明によると、テスト回路によって各ロジック部の健全性が判定され、健全でないと判定されたロジック部については、メモリからの切り離しを指示する制御信号が出力される。これにより、たとえば、メモリ混載半導体集積回路の電源投入時などテスト回路が動作するたびに、各ロジック部のテストが行われ、このテストの結果、健全でない、たとえば、誤動作をしていると判定されたロジック部をメモリから切り離すことができる。
【００３３】
一方、請求項１６の発明では、請求項１記載のメモリ混載半導体集積回路において、前記切り離し状態にあるロジック部を、当該ロジック部に供給されている電源から切り離す電源切り離し手段を備えたことを特徴とする。
【００３４】
また、請求項１７の発明では、請求項１記載のメモリ混載半導体集積回路において、前記切り離し状態にあるロジック部に供給されている電源電圧と当該ロジック部の基板電圧との差が小さくなるように、当該基板電圧を変更する基板電圧変更手段を備えたことを特徴とする。
【００３５】
請求項１６の発明によると、電源切り離し手段によって、メモリから切り離されたロジック部は電源から切り離される。また、請求項１７の発明によると、基板電圧変更手段によって、メモリから切り離されたロジック部の電源電圧と基板電圧との差が小さくなるように、基板電圧が変更される。これにより、メモリから切り離されたロジック部を構成するＭＯＳトランジスタのオフリーク電流を抑制することができ、さらなる消費電力の低減が可能となる。
【００３６】
一方、請求項１８の発明では、請求項１記載のメモリ混載半導体集積回路において、前記切り離し部は、前記複数のロジック部のうち当該メモリ混載半導体集積回路において使用される使用ロジック部を、順次切り替えて、前記メモリに接続する一方、前記使用ロジック部以外である不使用ロジック部を前記メモリから切り離すものであることを特徴とする。
【００３７】
請求項１８の発明によると、使用ロジック部を切り替えながら動作するメモリ混載半導体集積回路において、切り離し部によって不使用ロジック部がメモリから切り離されることにより、不使用ロジック部の配線や端子などに寄生する不要な寄生容量をメモリから切り離すことができる。これにより、メモリ混載半導体集積回路の消費電力が低減されるとともに、回路動作が高速かつ安定したものとなる。
【００３８】
請求項１９の発明では、請求項１８記載のメモリ混載半導体集積回路において、前記各ロジック部は、前記メモリ内の出力回路に共通に接続可能にされたものであり、前記切り離し部は、前記出力回路と前記各ロジック部との間に設けられ、前記使用ロジック部を前記出力回路に接続する一方、前記不使用ロジック部を前記出力回路から切り離すものであることを特徴とする。
【００３９】
請求項２０の発明では、請求項１８記載のメモリ混載半導体集積回路において、前記メモリは、前記複数のロジック部にそれぞれ相応する複数の出力回路を有するものであり、前記各ロジック部は、前記相応する出力回路を介して、前記メモリ内のアンプ回路に共通に接続可能にされたものであり、前記切り離し部は、前記アンプ回路と前記相応する出力回路との間に設けられ、前記使用ロジック部を前記アンプ回路に接続する一方、前記不使用ロジック部を前記アンプ回路から切り離すものであることを特徴とする。
【００４０】
請求項２１の発明では、請求項１８記載のメモリ混載半導体集積回路において、前記メモリは、前記複数のロジック部にそれぞれ相応する複数の出力回路および複数のアンプ回路を有するものであり、前記各ロジック部は、前記相応する出力回路およびアンプ回路を介して、前記メモリ内のプリアンプ回路に共通に接続可能にされたものであり、前記切り離し部は、前記プリアンプ回路と前記相応するアンプ回路との間に設けられ、前記使用ロジック部を前記プリアンプ回路に接続する一方、前記不使用ロジック部を前記プリアンプ回路から切り離すものであることを特徴とする。
【００４１】
請求項２２の発明では、請求項１８記載のメモリ混載半導体集積回路において、前記メモリは、前記複数のロジック部にそれぞれ相応する複数の出力回路、複数のアンプ回路および複数のプリアンプ回路を有するものであり、前記各ロジック部は、前記相応する出力回路、アンプ回路およびプリアンプ回路を介して、前記メモリ内のセンスアンプ回路に共通に接続可能にされたものであり、前記切り離し部は、前記センスアンプ回路と前記相応するプリアンプ回路との間に設けられ、前記使用ロジック部を前記センスアンプ回路に接続する一方、前記不使用ロジック部を前記センスアンプ回路から切り離すものであることを特徴とする。
【００４２】
請求項１９から２２までの各発明によると、切り離し部を設ける位置を、メモリ内のメモリセルにより近い位置にすることにより、メモリセルと切り離し部との間におけるデータの読み出し時間を短くすることができる。これにより、メモリからデータを読み出すときに、使用ロジック部の切り替えを高速に行うことができ、メモリアクセス動作を実効的に高速化することができる。
【００４３】
請求項２３の発明では、請求項１８記載のメモリ混載半導体集積回路において、前記各ロジック部は、前記メモリ内の入力回路に共通に接続可能にされたものであり、前記切り離し部は、前記入力回路と前記各ロジック部との間に設けられ、前記使用ロジック部を前記入力回路に接続する一方、前記不使用ロジック部を前記入力回路から切り離すものであることを特徴とする。
【００４４】
請求項２４の発明では、請求項１８記載のメモリ混載半導体集積回路において、前記メモリは、前記複数のロジック部にそれぞれ相応する複数の入力回路を有するものであり、前記各ロジック部は、前記相応する入力回路を介して、前記メモリ内のライトアンプ回路に共通に接続可能にされたものであり、前記切り離し部は、前記ライトアンプ回路と前記相応する入力回路との間に設けられ、前記使用ロジック部を前記ライトアンプ回路に接続する一方、前記不使用ロジック部を前記ライトアンプ回路から切り離すものであることを特徴とする。
【００４５】
請求項２５の発明では、請求項１８記載のメモリ混載半導体集積回路において、前記メモリは、前記複数のロジック部にそれぞれ相応する複数の入力回路および複数のライトアンプ回路を有するものであり、前記各ロジック部は、前記相応する入力回路およびライトアンプ回路を介して、前記メモリ内のライトバッファ回路に共通に接続可能にされたものであり、前記切り離し部は、前記ライトバッファ回路と前記相応するライトアンプ回路との間に設けられ、前記使用ロジック部を前記ライトバッファ回路に接続する一方、前記不使用ロジック部を前記ライトバッファ回路から切り離すものであることを特徴とする。
【００４６】
請求項２６の発明では、請求項１８記載のメモリ混載半導体集積回路において、前記メモリは、前記複数のロジック部にそれぞれ相応する複数の入力回路、複数のライトアンプ回路および複数のライトバッファ回路を有するものであり、前記各ロジック部は、前記相応する入力回路、ライトアンプ回路およびライトバッファ回路を介して、前記メモリ内のセンスアンプ回路に共通に接続可能にされたものであり、前記切り離し部は、前記センスアンプ回路と前記相応するライトバッファ回路との間に設けられ、前記使用ロジック部を前記センスアンプ回路に接続する一方、前記不使用ロジック部を前記センスアンプ回路から切り離すものであることを特徴とする。
【００４７】
請求項２３から２６までの各発明によると、切り離し部を設ける位置を、メモリ内のメモリセルにより近い位置にすることにより、切り離し部とメモリセルとの間におけるデータの書き込み時間を短くすることができる。これにより、メモリにデータを書き込むときに、使用ロジック部の切り替えを高速に行うことができ、メモリアクセス動作を実効的に高速化することができる。
【００４８】
【発明の実施の形態】
以下、本発明の実施の形態について、図面を参照しながら詳細に説明する。
【００４９】
（第１の実施形態）
図１は、本発明の第１の実施形態に係るメモリ混載半導体集積回路の構成を示す。本実施形態に係るメモリ混載半導体集積回路は、ＤＲＡＭ（ダイナミック・ランダム・アクセス・メモリ）、ＳＲＡＭ（スタティック・ランダム・アクセス・メモリ）、フラッシュメモリ、ＲＯＭ（リード・オンリー・メモリ）、強誘電体メモリなどのメモリ１１と、マイクロプロセッサやＡＳＩＣ（Application Specific IC ）などのデータ処理を行うロジック部１２Ａ，１２Ｂと、切り離し部１３とを、一の基板上に混載したものである。
【００５０】
図示していないが、メモリ１１およびロジック部１２Ａ，１２Ｂはそれぞれ、アドレス端子、データ入力端子、データ出力端子、データ入出力端子、クロック端子などを装備している。ロジック部１２Ａ，１２Ｂのこれら端子は、配線Ｗ１，Ｗ２によってそれぞれ切り離し部１３に接続されており、メモリ１１における各種端子もまた、配線Ｗ３によりそれぞれ切り離し部１３に接続されている。このように、ロジック部１２Ａ，１２Ｂは、切り離し部１３を介して、メモリ１１に接続可能にされている。
【００５１】
切り離し部１３は、メモリ１１とロジック部１２Ａ，１２Ｂのそれぞれと間に設けられた複数（本実施形態では２個）のフューズ回路１３１またはアンチフューズ回路１３１を有する。フューズ回路１３１のフューズまたはアンチフューズ回路１３１のアンチフューズは、ロジック部１２Ａ，１２Ｂの各種端子と、これら各種端子に相応するメモリ１１の各種端子とを繋ぐ配線ごとにそれぞれ割り付けられている。なお、これらフューズやアンチフューズとして、たとえば、ＤＲＡＭの冗長救済に用いられるものを利用することができる。
【００５２】
本実施形態に係るメモリ混載半導体集積回路については、ロジック部１２Ａ，１２Ｂの双方を備えた一の露光用マスクで、開発から拡散工程までが行われる。フューズ回路１３１の場合、拡散工程を終えたメモリ混載半導体集積回路においてフューズは接続状態にあるため、ロジック部１２Ａ，１２Ｂの双方がメモリ１１に接続された状態となっている。しかし、この状態で動作させると、ロジック部１２Ａ，１２Ｂからの出力が、切り離し部１３を介して衝突するため、動作不良の原因となる。また、メモリ１１の出力は配線Ｗ１，Ｗ２の双方に寄生する寄生容量を駆動しなければならず、消費電力が必要以上に増加することになる。
【００５３】
そこで、切り離し部１３は、ロジック部１２Ａ，１２Ｂのうち、必要とするいずれか１つをメモリ１１に接続する一方、不要な他のロジック部をメモリ１１から切り離す。たとえば、ロジック部１２Ａをメモリ１１に接続し、ロジック部１２Ｂをメモリ１１から切り離す場合、切り離し部１３は、ロジック部１２Ｂに係るフューズをレーザートリミングなどによりすべて切断し、ロジック部１２Ｂをメモリ１１から切り離す。これにより、メモリ混載半導体集積回路は、ロジック部１２Ａのみがメモリ１１に接続された状態となる。
【００５４】
一方、アンチフューズ回路１３１の場合、拡散工程を終えたメモリ混載半導体集積回路においてアンチフューズは非導通状態となっているため、ロジック部１２Ａ，１２Ｂの双方がメモリ１１から切り離された状態となっている。したがって、切り離し部１３は、ロジック部１２Ａに係るアンチフューズに電圧を印加してこれらアンチフューズを導通状態にし、ロジック部１２Ａをメモリ１１に接続する。
【００５５】
フューズ回路１３１のフューズの切断、またはアンチフューズ回路１３１のアンチフューズの導通化を行うために、新たな製造工程を追加する必要はない。これらは、たとえば、メモリの冗長救済工程（製造工程により不良となったメモリセルを予備の冗長メモリセルに置き換える工程）において行うことができる。
【００５６】
ロジック部１２Ａ，１２Ｂは、互いに異なる機能を有するものであっても、同一の機能を有するものであってもよい。互いに異なる機能を有するものである場合、一の露光用マスクでメモリ混載半導体集積回路の拡散を行った後に、たとえば、ロジック部１２Ａをメモリ１１に接続することにより、最終製品として、ロジック部１２Ａの有する機能を実現するシステムＬＳＩを得ることができる。逆に、ロジック部１２Ｂをメモリ１１に接続することにより、ロジック部１２Ｂの有する機能を実現するシステムＬＳＩを得ることができる。つまり、ロジック部１２Ａ，１２Ｂを、互いに異なる機能を有するものにすることにより、拡散後のメモリ混載半導体集積回路を、目的とするシステムＬＳＩに切り替えることができる。
【００５７】
一方、ロジック部１２Ａ，１２Ｂが同一の機能を有するものである場合、拡散後の検査工程で、たとえば、ロジック部１２Ａの不良が発見されたとき、ロジック部１２Ｂをメモリ１１に接続してロジック部１２Ａを救済することができる。つまり、ロジック部１２Ａ，１２Ｂを、同一の機能を有するものにすることにより、ロジック部の冗長救済が可能となる。
【００５８】
また、ロジック部１２Ａ，１２Ｂのうち不要なものをメモリ１１から切り離すことにより、この不要なロジック部の配線に寄生する寄生容量をメモリ１１から物理的に切り離すことができる。これにより、メモリ混載半導体集積回路が駆動すべき電気容量が減り、消費電力の低減および動作の高速化が可能となる。さらに、ロジック部１２Ａ，１２Ｂからの出力が衝突することもなくなり、メモリ１１とロジック部１２Ａ（または１２Ｂ）との間で、安定したデータ転送が可能となる。
【００５９】
以上、本実施形態によると、ロジック部１２Ａ，１２Ｂの双方を含む一の露光用マスクでメモリ混載半導体集積回路の拡散を行った後に、切り離し部１３によって、ロジック部１２Ａ，１２Ｂのうちいずれか１つがメモリ１１に接続される一方、他のロジック部はメモリ１１から切り離される。これにより、拡散後のメモリ混載半導体集積回路をさまざまなシステムＬＳＩへと切り替えることが可能となり、メモリ混載半導体集積回路の生産性が向上する。また、ロジック部の冗長救済が可能となり、拡散工程における歩留りが向上する。さらに、不要なロジック部がメモリ１１から物理的に切り離されることにより、メモリ混載半導体集積回路の消費電力の低減および動作の高速化が可能となる。
【００６０】
なお、本実施形態では、１個のメモリ１１と２個のロジック部１２Ａ，１２Ｂとを備えたメモリ混載半導体集積回路について説明したが、本発明はこれらの個数に限定されるものではない。２個以上のメモリと３個以上のロジック部とを備えたメモリ混載半導体集積回路についても、本発明による同様の効果を得ることができる。
【００６１】
（第２の実施形態）
図２は、本発明の第２の実施形態に係るメモリ混載半導体集積回路の構成を示す。本実施形態に係るメモリ混載半導体集積回路は、第１の実施形態に係るメモリ混載半導体集積回路に、ロジック部１２Ａに供給されている電源１４を切り離す電源切り離し手段１５と、ロジック部１２Ｂの基板電圧ＶＳＳを変更する基板電圧変更手段１６を備えたものである。以下、第１の実施形態と異なる点について、特に、電源切り離し手段１５および基板電圧変更手段１６の動作について説明する。
【００６２】
電源切り離し手段１５は、電源１４とロジック部１２Ａとの接続または切り離し行うものである。切り離し部１３と同様に、フューズやアンチフューズ、またはＭＯＳトランジスタなどのスイッチで構成することができる。
【００６３】
基板電圧変更手段１６は、メモリ１１から切り離されたロジック部１２Ｂに供給されている電源１４の電圧ＶＤＤと、ロジック部１２Ｂの基板電圧ＶＳＳとの差が小さくなるように、基板電圧ＶＳＳを変更するものである。ここで、ロジック部１２Ｂに供給される電源１４を、ロジック部１２Ｂを構成するＭＯＳトランジスタの基板電源とは別にしておく。基板電圧変更手段１６は、切り離し部１３と同様に、フューズやアンチフューズ、またはＭＯＳトランジスタなどのスイッチで構成することができる。
【００６４】
ロジック部１２Ａが不要なものとして切り離し部１３によってメモリ１１から切り離されていても、電源１４の電圧ＶＤＤがロジック部１２Ａに供給されていると、ロジック部１２Ａを構成するＭＯＳトランジスタにオフリーク電流などが流れる。このため、ロジック部１２Ａは、メモリ１１から切り離されているもかかわらず、無駄な電力を消費してしまう。そこで、電源切り離し手段１５は、メモリ１１から切り離されたロジック部１２Ａに供給されている電源１４を切り離し、ロジック部１２Ａによって無駄な電力が消費されないようにする。
【００６５】
一方、基板電圧変更手段１６は、ロジック部１２Ｂに供給されている電源１４の電圧ＶＤＤと基板電圧ＶＳＳとの差がちいさくなるように基板電圧ＶＳＳを変更することによって、ロジック部１２Ｂを構成するＭＯＳトランジスタに流れるオフリーク電流などを抑制し、ロジック部１２Ｂによって無駄な電力が消費されないようにする。
【００６６】
以上、本実施形態によると、電源切り離し手段１５や基板電圧変更手段１６によって、メモリ１１から切り離されたロジック部１２Ａやロジック部１２Ｂの内部で生ずるオフリーク電流を抑制し、さらなる消費電力の低減が可能となる。
【００６７】
なお、本実施形態では、電源切り離し手段１５および基板電圧変更手段１６の双方を備えているが、これらを同時に備える必要はない。少なくとも電源切り離し手段１５または基板電圧変更手段１６を備えることにより、本発明による効果を得ることができる。
【００６８】
（第３の実施形態）
図３は、本発明の第３の実施形態に係るメモリ混載半導体集積回路の構成を示す。本実施形態に係るメモリ混載半導体集積回路は、メモリ１１と、制御回路１２１Ａを有するロジック部１２Ｃと、制御回路１２１Ｂを有するロジック部１２Ｄと、ロジック部１２Ｃ，１２Ｄとメモリ１１との接続／切り離しを切替制御するスイッチ手段を有する切り離し部１３Ａとが、一の基板上に混載されたものである。
【００６９】
切り離し部１３Ａはスイッチ手段として、メモリ１１とロジック部１２Ｃ，１２Ｄのそれぞれと間に設けられた複数（本実施形態では２個）のトランジスタスイッチ１３２を有する。トランジスタスイッチ１３２は、ロジック部１２Ｃ，１２Ｄの各種端子と、これら各種端子に相応するメモリ１１の各種端子とを繋ぐ配線ごとにそれぞれ割り付けられている。
【００７０】
トランジスタスイッチ１３２の開閉動作は、ゲート電極に制御信号ＳＧ１１，ＳＧ１２を与えることによって制御される。たとえば、制御信号ＳＧ１１が、ロジック部１２Ｃをメモリ１１に接続するように指示するものであるとき、トランジスタスイッチ１３２は閉じ、配線Ｗ１と配線Ｗ３を繋ぐ。一方、制御信号ＳＧ１１が、ロジック部１２Ｃをメモリ１１から切り離すように指示するものであるとき、トランジスタスイッチ１３２は開き、配線Ｗ１と配線Ｗ３とを切り離す。
【００７１】
なお、図示していないが、制御信号ＳＧ１１，ＳＧ１２は、制御信号固定手段によって、メモリ１１とロジック部１２Ｃ，１２Ｄとの接続および切り離しのいずれかを指示するものに固定することができる。制御信号固定手段は、フューズやアンチフューズなどで構成することが可能であり、フューズの切断、またはアンチフューズの導通化により、制御信号ＳＧ１１，ＳＧ１２を固定する。
【００７２】
一方、制御回路１２１Ａ，１２１Ｂは、自己の属するロジック部１２Ｃ，１２Ｄがメモリ１１にアクセス中であるか否かを判断し、この判断結果に基づいて、制御信号ＳＧ１１，ＳＧ１２を出力する。たとえば、ロジック部１２Ｃがメモリ１１に対してデータ転送や制御を行っているとき、制御回路１２１Ａは、ロジック部１２Ｃからの内部信号により、ロジック部１２Ｃがメモリ１１にアクセス中であると判断する。そして、切り離し部１３Ａに、ロジック部１２Ｃをメモリ１１に接続するように指示する制御信号ＳＧ１１を出力する。一方、ロジック部１２Ｃがメモリ１１に対してデータ転送や制御を行っていないとき、制御回路１２１Ａは、ロジック部１２Ｃがメモリ１１にアクセスしていないと判断し、切り離し部１３Ａに、ロジック部１２Ｃをメモリ１１から切り離すように指示する制御信号ＳＧ１１を出力する。
【００７３】
また、上記とは逆に、制御回路１２１Ａ，１２１Ｂについて、メモリ１１にアクセス中のロジック部の制御回路から、アクセスしていない他のロジック部に係るトランジスタスイッチ１３２に切り離しを指示する制御信号を出力するようにしてもよい。たとえば、制御回路１２１Ａが、自己の属するロジック部１２Ｃがメモリ１１にアクセス中であると判断したとき、他のロジック部であるロジック部１２Ｄをメモリ１１から切り離すように指示する制御信号ＳＧ１１を、ロジック部１２Ｄに係るトランジスタスイッチ１３２に出力する。これにより、メモリ１１にアクセスしていないロジック部１２Ｄをメモリ１１から切り離すことができる。
【００７４】
ところで、ロジック部１２Ｃ，１２Ｄについて、その要・不要があらかじめ明らかなことがある。たとえば、故障のため動作しないロジック部は不要である。このような不要ロジック部はメモリ１１から切り離しておくことが好ましい。したがって、制御回路１２１Ａ，１２１Ｂは、メモリ１１から自己の属するロジック部１２Ｃ，１２Ｄの切り離しを指示する制御信号ＳＧ１１，ＳＧ１２を、定常的に出力するように設定可能となっている。具体的には、制御回路１２１Ａ，１２１Ｂにフラッシュメモリやフューズなどを搭載しておき、このフラッシュメモリを設定したり、またはフューズを切断したりすることによって、メモリ１１からのロジック部１２Ｃ，１２Ｄの切り離しを指示する制御信号ＳＧ１１，ＳＧ１２を定常的に出力することができる。
【００７５】
以上、本実施形態によると、制御回路１２１Ａ，１２１Ｂから出力される制御信号ＳＧ１１，ＳＧ１２によって、切り離し部１３Ａにおけるトランジスタスイッチ１３２を制御し、メモリ１１にアクセス中であるロジック部をメモリ１１に接続する一方、アクセスしていない他のロジック部をメモリ１１から切り離すことができる。これにより、メモリ１１にアクセスしていないロジック部の配線や端子に寄生する寄生容量をメモリ１１から切り離し、メモリ１１が駆動すべき電気容量を削減することができる。したがって、メモリ混載半導体集積回路の消費電力を低減することが可能となり、また、回路動作の高速化を図ることができる。
【００７６】
なお、制御信号ＳＧ１１，ＳＧ１２は、制御回路１２１Ａ，１２１Ｂから出力されるとしたが、本発明はこれに限定されるものではない。制御回路１２１Ａ，１２１Ｂ以外から、制御信号ＳＧ１１，ＳＧ１２を出力するようにしても、本発明による同様の効果を得ることができる。また、すべてのロジック部が制御回路を有する必要はなく、少なくとも１つのロジック部が有していればよい。
【００７７】
また、切り離し部１３Ａにおけるスイッチ手段として、複数のトランジスタスイッチ１３２の代わりに、たとえば、１個のセレクタ回路などを設けてもよい。セレクタ回路は、ロジック部１２Ｃ，１２Ｄのいずれか１つをメモリ１１に接続し、他のロジック部をメモリ１１から切り離すことが可能であり、上記の効果を得ることができる。
【００７８】
（第４の実施形態）
図４は、本発明の第４の実施形態に係るメモリ混載半導体集積回路の構成を示す。本実施形態に係るメモリ混載半導体集積回路は、第３の実施形態に係るメモリ混載半導体集積回路における制御回路１２１Ａ，１２１Ｂを、確認信号ＳＧ２１，ＳＧ２２および返答信号ＳＧ３１，ＳＧ３２の入出力が可能な制御回路１２１Ｃ，１２１Ｄに置き換えたものである。以下、第３の実施形態と異なる点について、特に、制御回路１２１Ｃ，１２１Ｄの動作について説明する。
【００７９】
制御回路１２１Ｃは、自己の属するロジック部１２Ｃ以外のロジック部１２Ｄに対して、確認信号ＳＧ２１を出力する。そして、ロジック部１２Ｄから返答信号ＳＧ３２を受けることによって、ロジック部１２Ｄは動作していると判断する。一方、ロジック部１２Ｄから返答信号ＳＧ３２を受けなかったとき、制御回路１２１Ｃは、ロジック部１２Ｄが非動作状態であると判断し、ロジック部１２Ｄをメモリ１１から切り離すように指示する制御信号ＳＧ１３を出力する。また、制御回路１２１Ｃは、確認信号ＳＧ２２を入力することにより、返答信号ＳＧ３１を出力する。
【００８０】
制御回路１２１Ｄも、制御回路１２１Ｃと同様に動作するものである。そして、これら制御回路１２１Ｃ，１２１Ｄが互いに相手のロジック部の動作状態を確認しあって、ロジック部１２Ｃ，１２Ｄとメモリ１１との接続／切り離しを制御する。
【００８１】
以上、本実施形態によると、制御回路１２１Ｃ（または１２１Ｄ）によって、他のロジック部１２Ｄ（または１２Ｃ）が非動作状態であると判断されたとき、ロジック部１２Ｄ（または１２Ｃ）をメモリ１１から切り離すように指示する制御信号ＳＧ１３（またはＳＧ１４）が出力される。これにより、故障などにより動作しないため、自らではメモリ１１からの切り離しのための制御信号を出力することのできないロジック部について、他のロジック部の制御回路による制御によってメモリ１１から切り離すことができる。
【００８２】
（第５の実施形態）
図５は、本発明の第５の実施形態に係るメモリ混載半導体集積回路の構成を示す。本実施形態に係るメモリ混載半導体集積回路は、要求信号ＳＧ４１を出力する要求信号発生回路１１１を有するメモリ１１Ａを備えたものである。以下、第３の実施形態と異なる点について、特に、要求信号発生回路１１１の動作について説明する。
【００８３】
要求信号発生回路１１１は、各ロジック部１２Ｃ，１２Ｄに、メモリ１１Ａとの接続または切り離しを要求する要求信号ＳＧ４１を出力する。
【００８４】
ロジック部１２Ｃ，１２Ｄにおける制御回路１２１Ｅ，１２１Ｆは、メモリ１１Ａとの接続を要求する要求信号ＳＧ４１が与えられることにより、自己の属するロジック部１２Ｃ，１２Ｄの動作状態を判断する。そして、正常に動作していると判断したとき、自己の属するロジック部１２Ｃ，１２Ｄをメモリ１１Ａに接続するように指示する制御信号ＳＧ１１，ＳＧ１２を出力する一方、正常に動作していないと判断したとき、メモリ１１Ａから切り離すように指示する制御信号ＳＧ１１，ＳＧ１２を出力する。
【００８５】
一方、制御回路１２１Ｅ，１２１Ｆは、メモリ１１Ａとの切り離しを要求する要求信号ＳＧ４１が与えられることにより、自己の属するロジック部１２Ｃ，１２Ｄをメモリ１１Ａから切り離すように指示する制御信号ＳＧ１１，ＳＧ１２を出力する。
【００８６】
以上、本実施形態によると、メモリ１１Ａにおける要求信号発生回路１１１から出力される要求信号ＳＧ４１に応じて、ロジック部１２Ｃ，１２Ｄとメモリ１１Ａとの接続／切り離しを制御することができる。これにより、正常に動作しないロジック部をメモリ１１Ａから切り離すようにすることができる。
【００８７】
なお、すべてのロジック部が制御回路を有する必要はない。少なくとも１つのロジック部が有することにより、本発明による同様の効果を得ることができる。
【００８８】
また、第４の実施形態における確認信号ＳＧ２１，ＳＧ２２の代わりに、要求信号発生回路１１１からの要求信号ＳＧ４１を与えることにより、故障などにより動作しないため、自らではメモリ１１Ａからの切り離しのための制御信号を出力することのできないロジック部について、他のロジック部の制御回路による制御によってメモリ１１Ａから切り離すことができる。
【００８９】
（第６の実施形態）
図６は、本発明の第６の実施形態に係るメモリ混載半導体集積回路の構成を示す。本実施形態に係るメモリ混載半導体集積回路は、第３の実施形態に係るメモリ混載半導体集積回路に、本発明のテスト回路に相当するＢＩＳＴ（ビルト・イン・セルフ・テスト）回路１７を備えたものである。以下、第３の実施形態と異なる点について、特に、ＢＩＳＴ回路１７の動作について説明する。
【００９０】
ＢＩＳＴ回路１７は、メモリ混載半導体集積回路の電源投入時に、自動的にロジック部１２Ｃ，１２Ｄの健全性をテストし、各ロジック部１２Ｃ，１２Ｄが正常動作しているか、または誤動作していて不良であるかを判定する。そして、この判定結果に基づいた判定信号ＳＧ５１を各ロジック部１２Ｃ，１２Ｄに出力する。
【００９１】
制御回路１２１Ｇ，１２１Ｈは、判定信号ＳＧ５１を入力し、この判定信号ＳＧ５１が示す内容に応じて制御信号ＳＧ１１，ＳＧ１２を出力する。具体的には、判定信号ＳＧ５１が、ロジック部１２Ｃが健全でないことを示すものであるとき、制御回路１２１Ｇは、自己の属するロジック部１２Ｃをメモリ１１から切り離すように指示する制御信号ＳＧ１１を出力する。
【００９２】
図７は、本実施形態の別の構成例である。同図に示すように、切り離し部１３Ａに与える制御信号ＳＧ１１，ＳＧ１２を、ＢＩＳＴ回路１７Ａから出力することも可能である。
【００９３】
以上、本実施形態によると、ＢＩＳＴ回路１７，１７Ａによって、メモリ混載半導体集積回路の電源投入時に、自動的にロジック部１２Ｃ，１２Ｄの健全性が検査され、健全でないと判定されたロジック部はメモリ１１から切り離される。これにより、メモリ混載半導体集積回路の製造において不要なロジック部を切り離す工程を設ける必要がなくなり、メモリ混載半導体集積回路の使用時に、動的に不要な故障ロジック部などを切り離すことができる。
【００９４】
なお、すべてのロジック部が制御回路を有する必要はない。少なくとも１つのロジック部が有することにより、本発明による同様の効果を得ることができる。
【００９５】
（第７の実施形態）
図８は、本発明の第７の実施形態に係るメモリ混載半導体集積回路の構成を示す。本実施形態に係るメモリ混載半導体集積回路は、ロジック部１２Ａ，１２Ｂを順次切り替えて交互に駆動することを前提としている。具体的には、ロジック部１２Ａをメモリ混載半導体集積回路において使用されるべき使用ロジック部としてメモリ１１に接続する一方、ロジック部１２Ｂを使用されない不使用ロジック部としてメモリ１１から切り離す。次に、使用ロジック部を切り替えて、ロジック部１２Ｂを使用ロジック部としてメモリ１１に接続する一方、ロジック部１２Ａを不使用ロジック部としてメモリ１１から切り離す。これを繰り返し行い、ロジック部１２Ａ，１２Ｂを交互に駆動するものである。
【００９６】
切り離し部１３Ａは、第３の実施形態で説明したようなスイッチ手段で構成される。なお、切り離し部１３Ａを制御する制御信号の図示は省略している。
【００９７】
メモリ１１は、出力回路２１０、アンプ回路２２０、プリアンプ回路２３０、メモリセルアレイ部２４０、入力回路２６０、ライトアンプ回路２７０、およびライトバッファ回路２８０を備えている。メモリセルアレイ部２４０は、センスアンプ回路２５０およびメモリセル２５１を備えている。
【００９８】
切り離し部１３Ａは、出力回路２１０とロジック部１２Ａ，１２Ｂとの間、および入力回路２６０とロジック部１２Ａ，１２Ｂとの間に設けられている。そして、ロジック部１２Ａ，１２Ｂは、切り離し部１３Ａを介して、出力回路２１０および入力回路２６０に共通に接続可能にされている。
【００９９】
次に、メモリ１１とロジック部１２Ａ，１２Ｂとの間のデータ転送について説明する。まず、ロジック部１２Ａ，１２Ｂからメモリ１１へのデータの書き込みについて説明する。
【０１００】
ロジック部１２Ａ（または１２Ｂ）からメモリロジック接続配線Ｗ１（またはＷ２）を通じて入力回路２６０に書き込みデータが入力される。入力回路２６０は、インバータなどで構成することが可能である。入力回路２６０は、書き込みデータに基づいて、ライトアンプ回路２７０にライトデータ信号ＳＧ２６０を出力する。ライトアンプ回路２７０は、入力した信号を増幅する機能を有する。ライトアンプ回路２７０は、ライトデータ信号ＳＧ２６０に基づいて、メモリセルアレイ部２４０に隣接したライトバッファ回路２８０に内部ライト信号ＳＧ２７０を出力する。ライトバッファ回路２８０は、内部ライト信号ＳＧ２７０に基づいて、センスアンプ回路２５０にアレイデータ信号ＳＧ２８０を出力する。そして、センスアンプ回路２５０によって増幅されたデータが、ビット線ＳＧ２５０および反転ビット線ＳＧ２５１を介して、メモリセル２５１に書き込まれる。
【０１０１】
一方、メモリ１１からロジック部１２Ａ，１２Ｂへのデータの読み出し動作は次のようになる。まず、メモリセル２５１からビット線ＳＧ２５０および反転ビット線ＳＧ２５１にデータが読み出される。センスアンプ回路２５０は、ビット線ＳＧ２５０および反転ビット線ＳＧ２５１のデータを比較し、データ増幅を行い、アレイデータ信号ＳＧ２３０を出力する。メモリセルアレイ部２４０に隣接したプリアンプ回路２３０は、アレイデータ信号ＳＧ２３０を増幅し、プリアンプ信号ＳＧ２２０として出力する。アンプ回路２２０は、プリアンプ信号ＳＧ２２０を増幅し、アンプ信号ＳＧ２１０を出力する。そして、出力回路２１０は、アンプ信号ＳＧ２１０を、メモリ１１からの出力データとして出力し、メモリロジック接続配線Ｗ１（またはＷ２）を通じて、ロジック部１２Ａ（または１２Ｂ）に出力する。
【０１０２】
本実施形態によると、切り離し部１３Ａによって、ロジック部１２Ａ，１２Ｂのうち、メモリ混載半導体集積回路において使用する使用ロジック部（たとえば、ロジック部１２Ａ）はメモリ１１に接続される一方、使用しない不使用ロジック部（たとえば、ロジック部１２Ｂ）はメモリ１１から切り離される。このように不使用ロジック部をメモリ１１から切り離すことにより、不使用ロジック部の端子や配線などに寄生する寄生容量がメモリ１１から切り離され、メモリ混載半導体集積回路の消費電力の低減および動作の高速化が可能となる。
【０１０３】
また、切り離し部１３Ａをメモリ１１の内部に設けることにより、メモリセル２５１から切り離し部１３Ａまでの距離を短くすることができ、切り離し部１３Ａとメモリセル２５１との間で、データの書き込み／読み出し時間を短縮することができる。したがって、ロジック部１２Ａ，１２Ｂの切り替え周期をより短くすることができ、書き込み／読み出しのメモリアクセス動作を実効的に高速化することができる。
【０１０４】
なお、上記説明では、メモリ１１としてデータの読み書きが可能なＲＡＭであると想定しているが、データ書き込みのできないＲＯＭであっても、本発明による同様の効果を得ることができる。
【０１０５】
（第８の実施形態）
図９は、本発明の第８の実施形態に係るメモリ混載半導体集積回路の構成を示す。本実施形態に係るメモリ混載半導体集積回路は、第７の実施形態よりもさらにメモリセル２５１に近い位置に切り離し部１３Ａを設けたものである。
【０１０６】
メモリ１１は、ロジック部１２Ａ，１２Ｂにそれぞれ相応する出力回路２１０，２１１と、入力回路２６０，２６１とを備えている。ロジック部１２Ａ，１２Ｂは、相応する出力回路２１０，２１１を介してアンプ回路２２０に共通に接続可能にされている。また、相応する入力回路２６０，２６１を介してライトアンプ回路２７０に共通に接続可能にされている。
【０１０７】
ロジック部１２Ａ（または１２Ｂ）からメモリ１１へのデータの書き込みは、入力回路２６０（または２６１）を介して行われる。一方、メモリ１１からロジック部１２Ａ（または１２Ｂ）へのデータの読み込みは、出力回路２１０（または２１１）を介して行われる。
【０１０８】
本実施形態によると、メモリセル２５１から切り離し部１３Ａまでの距離をより短くすることができるため、切り離し部１３Ａとメモリセル２５１との間で、データの書き込み／読み出し時間をより短縮することができる。したがって、ロジック部１２Ａ，１２Ｂの切り替え周期をさらに短くすることができ、書き込み／読み出しのメモリアクセス動作を実効的により高速化することができる。
【０１０９】
（第９の実施形態）
図１０は、本発明の第９の実施形態に係るメモリ混載半導体集積回路の構成を示す。本実施形態に係るメモリ混載半導体集積回路は、第８の実施形態よりもさらにメモリセル２５１に近い位置に切り離し部１３Ａを設けたものである。
【０１１０】
メモリ１１は、ロジック部１２Ａ，１２Ｂにそれぞれ相応する出力回路２１０，２１１と、アンプ回路２２０，２２１と、入力回路２６０，２６１と、ライトアンプ回路２７０，２７１とを備えている。ロジック部１２Ａ，１２Ｂは、相応する出力回路２１０，２１１およびアンプ回路２２０，２２１を介してプリアンプ回路２３０に共通に接続可能にされている。また、相応する入力回路２６０，２６１およびライトアンプ回路２７０，２７１を介してライトバッファ回路２８０に共通に接続可能にされている。
【０１１１】
ロジック部１２Ａ（または１２Ｂ）からメモリ１１へのデータの書き込みは、入力回路２６０（または２６１）およびライトアンプ回路２７０（または２７１）を介して行われる。一方、メモリ１１からロジック部１２Ａ（または１２Ｂ）へのデータの読み込みは、出力回路２１０（または２１１）およびアンプ回路２２０（または２２１）を介して行われる。
【０１１２】
本実施形態によると、メモリセル２５１から切り離し部１３Ａまでの距離をさらに短くすることができるため、切り離し部１３Ａとメモリセル２５１との間で、データの書き込み／読み出し時間をさらに短縮することができる。したがって、ロジック部１２Ａ，１２Ｂの切り替え周期をさらに短くすることができ、書き込み／読み出しのメモリアクセス動作を実効的により高速化することができる。
【０１１３】
（第１０の実施形態）
図１１は、本発明の第１０の実施形態に係るメモリ混載半導体集積回路の構成を示す。本実施形態に係るメモリ混載半導体集積回路は、第９の実施形態よりもさらにメモリセル２５１に近い位置に切り離し部１３Ａを設けたものである。
【０１１４】
メモリ１１は、ロジック部１２Ａ，１２Ｂにそれぞれ相応する出力回路２１０，２１１と、アンプ回路２２０，２２１と、プリアンプ回路２３０，２３１と、入力回路２６０，２６１と、ライトアンプ回路２７０，２７１と、ライトバッファ回路２８０，２８１とを備えている。ロジック部１２Ａ，１２Ｂは、相応する出力回路２１０，２１１、アンプ回路２２０，２２１およびプリアンプ回路２３０，２３１を介してセンスアンプ回路２５０に共通に接続可能にされている。また、相応する入力回路２６０，２６１、ライトアンプ回路２７０，２７１およびライトバッファ回路２８０，２８１を介してセンスアンプ回路２５０に共通に接続可能にされている。
【０１１５】
ロジック部１２Ａ（または１２Ｂ）からメモリ１１へのデータの書き込みは、入力回路２６０（または２６１）、ライトアンプ回路２７０（または２７１）およびライトバッファ回路２８０（または２８１）を介して行われる。一方、メモリ１１からロジック部１２Ａ（または１２Ｂ）へのデータの読み込みは、出力回路２１０（または２１１）、アンプ回路２２０（または２２１）およびプリアンプ回路２３０（または２３１）を介して行われる。
【０１１６】
本実施形態によると、メモリセル２５１から切り離し部１３Ａまでの距離をさらに短くすることができるため、切り離し部１３Ａとメモリセル２５１との間で、データの書き込み／読み出し時間をより一層短縮することができる。したがって、ロジック部１２Ａ，１２Ｂの切り替え周期をより一層短くすることができ、書き込み／読み出しのメモリアクセス動作を実効的にさらに高速化することができる。
【０１１７】
【発明の効果】
以上説明したように、本発明によると、一の露光用マスクで、ＤＲＡＭなどのメモリとマイクロプロセッサやＡＳＩＣなどの複数のロジック部とを混載したメモリ混載半導体集積回路の拡散を行った後に、複数のロジック部のうち必要とするロジック部のみメモリに接続し、不要なロジック部をメモリから切り離すことにより、さまざまなシステムＬＳＩへと切り替えることができる。これにより、メモリ混載半導体集積回路の生産性が向上する。
【０１１８】
また、複数のロジック部として同一の機能を有するものを備えることにより、不良ロジック部を他の健全なロジック部に置き換えるといったロジック部の救済が可能となる。これにより、メモリ混載半導体集積回路の歩留りが向上する。
【０１１９】
以上のことから、本発明により、メモリ混載半導体集積回路の製造に係るコストを大幅に削減にすることができる。
【図面の簡単な説明】
【図１】 本発明の第１の実施形態に係るメモリ混載半導体集積回路の構成図である。
【図２】 本発明の第２の実施形態に係るメモリ混載半導体集積回路の構成図である。
【図３】 本発明の第３の実施形態に係るメモリ混載半導体集積回路の構成図である。
【図４】 本発明の第４の実施形態に係るメモリ混載半導体集積回路の構成図である。
【図５】 本発明の第５の実施形態に係るメモリ混載半導体集積回路の構成図である。
【図６】 本発明の第６の実施形態に係るメモリ混載半導体集積回路の構成図である。
【図７】 本発明の第６の実施形態に係るメモリ混載半導体集積回路の構成図である。
【図８】 本発明の第７の実施形態に係るメモリ混載半導体集積回路の構成図である。
【図９】 本発明の第８の実施形態に係るメモリ混載半導体集積回路の構成図である。
【図１０】 本発明の第９の実施形態に係るメモリ混載半導体集積回路の構成図である。
【図１１】 本発明の第１０の実施形態に係るメモリ混載半導体集積回路の構成図である。
【符号の説明】
１１，１１Ａ メモリ
１２Ａ，１２Ｂ，１２Ｃ，１２Ｄ ロジック部
１３，１３Ａ 切り離し部
１４ 電源
１５ 電源切り離し手段
１６ 基板電圧変更手段
１７，１７Ａ ＢＩＳＴ回路（テスト回路）
１１１ 要求信号発生回路
１２１Ａ〜１２１Ｈ 制御回路
１３１ フューズ回路、アンチフューズ回路
１３２ トランジスタスイッチ
２１０，２１１ 出力回路
２２０，２２１ アンプ回路
２３０，２３１ プリアンプ回路
２５０ センスアンプ回路
２６０，２６１ 入力回路
２７０，２７１ ライトアンプ回路
２８０，２８１ ライトバッファ回路
ＳＧ１１〜ＳＧ１４ 制御信号
ＳＧ４１ 要求信号
ＳＧ５１ 判定信号
ＶＤＤ 電源電圧
ＶＳＳ 基板電圧
【発明の属する技術分野】
本発明は、メモリ混載半導体集積回路に関するものであり、特に、メモリとデータ処理を行うロジック部とが混載されたメモリ混載半導体集積回路の技術に属する。
【０００２】
【従来の技術】
近年、ＤＲＡＭ（ダイナミック・ランダム・アクセス・メモリ）をマクロセル化し、マイクロプロセッサやＡＳＩＣ（Application Specific IC ）などのデータ処理を行うロジック部とともに一つの半導体集積回路基板上に形成する混載化が盛んである。このようにメモリとロジック部とが混載化された半導体集積回路は、メモリ混載半導体集積回路あるいはシステムＬＳＩと呼ばれている。
【０００３】
システムＬＳＩの利点として、次の２点が知られている。まず１つは、ＤＲＡＭのピン数に起因する制約がなくなり、データ入出力のデータ幅を拡張することができ、ＤＲＡＭとロジック部との間のデータ転送速度を飛躍的に向上させることができるという点である。そして、もう１つは、ＤＲＡＭとロジック部との間の結線が短距離のメタル配線で済み、入出力配線における寄生容量を著しく低減させることができ、メモリ混載半導体集積回路の消費電力を低減することができるという点である。
【０００４】
また、ＤＲＡＭには、あらかじめ冗長メモリセルが準備されている。これにより、拡散工程で発生した不良メモリセルは、メモリの冗長救済工程において、予備の冗長メモリセルに置き換えることができる。これにより、ＤＲＡＭ製造に係る歩留りを確保している。
【０００５】
【発明が解決しようとする課題】
システムＬＳＩは、特定用途向けに製造されることが多い。このような特定用途向けのメモリ混載半導体集積回路の製造には、個別の露光用マスクが必要である。また、特定用途向けのメモリ混載半導体集積回路は、それぞれ個別の製造工程を経て製造される必要がある。しかし、近年、メモリ混載半導体集積回路の製造プロセスにおいて微細化が進み、露光用マスクの製作には莫大なコストがかかるようになってきている。このため、システムＬＳＩごとに個別の露光用マスクを製作することは、製造コストを増加させることになる。
【０００６】
また、従来のシステムＬＳＩには、ＤＲＡＭについては置き換え用の冗長メモリセルが準備されていても、ロジック部については冗長ロジック部が搭載されていない。このため、拡散工程において発生した不良ロジック部は救済することができず、その不良ロジック部を有するメモリ混載半導体集積回路は不良品となってしまう。このような歩留りの低下もまた、メモリ混載半導体集積回路の製造コストを増加させることになる。
【０００７】
上記諸問題に鑑み、本発明は、ＤＲＡＭなどのメモリとマイクロプロセッサやＡＳＩＣなどのロジック部とを混載したメモリ混載半導体集積回路について、一の露光用マスクで開発から拡散工程までを行った後に、目的とする特定用途向けのシステムＬＳＩに切り替えることを可能にし、生産性を向上することを課題とする。また、メモリ混載半導体集積回路の拡散工程において発生した不良ロジック部の救済を可能にし、歩留りを向上することを課題とする。
【０００８】
【課題を解決するための手段】
上記課題を解決するために、請求項１の発明が講じた手段は、メモリ混載半導体集積回路として、メモリと、前記メモリに接続可能にされており、データ処理をそれぞれ行う複数のロジック部と、前記複数のロジック部のうち少なくともいずれか１つを前記メモリに接続する一方、他のロジック部を前記メモリから切り離す切り離し部とを備えたことを特徴とする。
【０００９】
請求項１の発明によると、切り離し部によって、メモリに接続可能にされた複数のロジック部のうち少なくともいずれか１つがメモリに接続される一方、他のロジック部はメモリから切り離される。これにより、複数のロジック部を含む一の露光用マスクで拡散工程を終えた後に、必要とするロジック部のみをメモリに接続して、最終製品としてのメモリ混載半導体集積回路（システムＬＳＩ）を得ることができる。したがって、メモリ混載半導体集積回路の生産性および歩留りを向上することができる。また、不要なロジック部がメモリから切り離されることにより、そのロジック部の端子や配線に寄生する寄生容量がメモリから切り離される。これにより、メモリ混載半導体集積回路において駆動すべき電気容量が減り、消費電力の低減および動作の高速化が可能となる。今後、システムＬＳＩにおいてメモリの占める面積の割合はますます増加していくと予想されている。逆に、ロジックの占める割合は減少していく。そのため、複数のロジックを搭載し、そのうちのいずれかをメモリに接続し、他をメモリから切り離す構成とするため、予備のロジックを搭載したとしても、全体の面積に対して問題とならない。
【００１０】
そして、請求項２の発明では、請求項１記載のメモリ混載半導体集積回路において、前記複数のロジック部は、互いに異なる機能を有するものであり、前記切り離し部は、前記複数のロジック部のうち当該メモリ混載半導体集積回路に必要とされる機能を有するものを、前記メモリに接続するものであることを特徴とする。
【００１１】
請求項２の発明によると、互いに異なる機能を有する複数のロジック部のうち必要とされる機能を有するものがメモリに接続される。これにより、メモリ混載半導体集積回路を一の露光用マスクで製造した後に、目的に応じたシステムＬＳＩに切り替えることが可能となり、メモリ混載半導体集積回路の生産性が向上する。
【００１２】
また、請求項３の発明では、請求項１記載のメモリ混載半導体集積回路において、前記複数のロジック部は、同一の機能を有するものであり、前記切り離し部は、前記複数のロジック部のうち健全なものを、前記メモリに接続するものであることを特徴とする。
【００１３】
請求項３の発明によると、同一の機能を有する複数のロジック部のうち健全なもの、つまり正常に動作するものがメモリに接続される。これにより、拡散工程において発生した不良ロジック部を他の健全なロジック部に置き換えるといったロジック部の救済が可能となり、メモリ混載半導体集積回路の歩留りが向上する。
【００１４】
一方、請求項４の発明では、請求項１記載のメモリ混載半導体集積回路において、前記切り離し部は、前記メモリと前記複数のロジック部のそれぞれとの間に設けられた複数のフューズ回路を有するものであり、前記他のロジック部に係る前記フューズ回路のフューズは、切断されていることを特徴とする。
【００１５】
請求項５の発明では、請求項４記載のメモリ混載半導体集積回路において、前記フューズ回路におけるフューズの切断は、当該メモリ混載半導体集積回路の製造工程におけるメモリの冗長救済工程においてなされたものであることを特徴とする。
【００１６】
請求項６の発明では、請求項１記載のメモリ混載半導体集積回路において、前記切り離し部は、前記メモリと前記複数のロジック部のそれぞれとの間に設けられた複数のアンチフューズ回路を有するものであり、前記いずれか１つのロジック部に係る前記アンチフューズ回路のアンチフューズは、導通状態である一方、前記他のロジック部に係る前記アンチフューズ回路のアンチフューズは、非導通状態であることを特徴とする。
【００１７】
請求項４または６の発明によると、不要とされるロジック部がメモリから物理的に切り離される。これにより、不要とされるロジック部の端子や配線などに寄生する寄生容量をメモリから物理的に切り離すことができ、メモリ混載半導体集積回路において駆動すべき電気容量が減り、消費電力の低減および動作の高速化が可能となる。
【００１８】
一方、請求項７の発明では、請求項１記載のメモリ混載半導体集積回路において、前記切り離し部は、前記メモリと前記複数のロジック部との間に設けられたスイッチ手段を有するものであり、前記スイッチ手段は、前記各ロジック部について、与えられた制御信号に応じて、当該ロジック部と前記メモリとを接続する接続状態と、当該ロジック部と前記メモリとを切り離す切り離し状態とを、切替制御するものであることを特徴とする。
【００１９】
請求項７の発明によると、スイッチ手段に与えられる制御信号に応じて、各ロジック部について、メモリとの接続状態および切り離し状態が切替制御される。これにより、スイッチ手段に与える制御信号によって、ロジック部とメモリとの接続／切り離しを制御することができる。
【００２０】
請求項８の発明では、請求項７記載のメモリ混載半導体集積回路において、前記スイッチ手段は、前記メモリと前記複数のロジック部のそれぞれとの間に設けられ、前記制御信号に応じてそれぞれ開閉動作をする複数のトランジスタスイッチを有するものであり、前記各トランジスタスイッチは、閉じることによって前記接続状態を実現する一方、開くことによって前記切り離し状態を実現するものであることを特徴とする。
【００２１】
請求項９の発明では、請求項７記載のメモリ混載半導体集積回路において、前記制御信号を、前記接続状態および切り離し状態のいずれかに固定する制御信号固定手段を備えたことを特徴とする。
【００２２】
一方、請求項１０の発明では、請求項７記載のメモリ混載半導体集積回路において、前記複数のロジック部のうち少なくとも１つは、当該ロジック部が前記メモリにアクセス中であるか否かを判断し、この判断結果に基づいて、当該ロジック部について前記接続状態および切り離し状態のいずれかにするように、前記制御信号を出力する制御回路を有することを特徴とする。
【００２３】
請求項１０の発明によると、制御回路から、ロジック部がメモリにアクセス中であるか否かの判断に基づく制御信号が出力される。これにより、ロジック部が、自発的に、自己とメモリとの接続／切り離しを制御することが可能となる。
【００２４】
請求項１１の発明では、請求項１０記載のメモリ混載半導体集積回路において、前記制御回路は、自己の属するロジック部が当該メモリ混載半導体集積回路に不要なものであるとき、当該ロジック部について前記切り離し状態にするように、前記制御信号を出力することを特徴とする。
【００２５】
請求項１１の発明によると、不要なロジック部について、制御回路から、そのロジック部をメモリから切り離すように指示する制御信号が出力される。これにより、不要であることがあらかじめ判明しているロジック部について、自発的に、自己をメモリから切り離すように制御することができる。
【００２６】
請求項１２の発明では、請求項７記載のメモリ混載半導体集積回路において、前記複数のロジック部のうち少なくとも１つは、当該ロジック部以外のロジック部が非動作状態であると判断したとき、このロジック部について前記切り離し状態にするように、前記制御信号を出力する制御回路を有することを特徴とする。
【００２７】
請求項１２の発明によると、ロジック部の制御回路によって、他のロジック部が非動作状態であると判断されたとき、この非動作状態のロジック部をメモリから切り離すように指示する制御信号が出力される。これにより、動作しない故障ロジック部などを、自己以外のロジック部からの制御信号によって、メモリから切り離すことができる。
【００２８】
請求項１３の発明では、請求項７記載のメモリ混載半導体集積回路において、前記メモリは、前記複数のロジック部のうち少なくとも１つに要求信号を出力する要求信号発生回路を有するものであり、前記少なくとも１つのロジック部は、前記要求信号を受けたとき、当該ロジック部の動作状態を判断し、この判断結果に基づいて、当該ロジック部について前記接続状態および切り離し状態のいずれかにするように、前記制御信号を出力する制御回路を有するものであることを特徴とする。
【００２９】
請求項１３の発明によると、メモリの要求信号発生回路から要求信号が出力されると、制御回路によって、その制御回路の属するロジック部の動作状態が判断され、この判断結果に基づく制御信号が出力される。これにより、メモリからの要求により、正常に動作するロジック部をメモリに接続する一方、正常に動作しないロジック部をメモリから切り離すことができる。
【００３０】
請求項１４の発明では、請求項７記載のメモリ混載半導体集積回路において、前記各ロジック部の健全性を判定し、当該ロジック部に、この判定結果に基づいた判定信号を出力するテスト回路を備え、前記複数のロジック部のうち少なくとも１つは、前記判定信号を入力し、当該判定信号が、当該ロジック部が健全でないことを示すものであるとき、当該ロジック部について前記切り離し状態にするように前記制御信号を出力する制御回路を有するものであることを特徴とする。
【００３１】
また、請求項１５の発明では、請求項７記載のメモリ混載半導体集積回路において、前記各ロジック部の健全性を判定し、健全でないと判定したロジック部について前記切り離し状態にするように、前記制御信号を出力するテスト回路を備えたことを特徴とする。
【００３２】
請求項１４または１５の発明によると、テスト回路によって各ロジック部の健全性が判定され、健全でないと判定されたロジック部については、メモリからの切り離しを指示する制御信号が出力される。これにより、たとえば、メモリ混載半導体集積回路の電源投入時などテスト回路が動作するたびに、各ロジック部のテストが行われ、このテストの結果、健全でない、たとえば、誤動作をしていると判定されたロジック部をメモリから切り離すことができる。
【００３３】
一方、請求項１６の発明では、請求項１記載のメモリ混載半導体集積回路において、前記切り離し状態にあるロジック部を、当該ロジック部に供給されている電源から切り離す電源切り離し手段を備えたことを特徴とする。
【００３４】
また、請求項１７の発明では、請求項１記載のメモリ混載半導体集積回路において、前記切り離し状態にあるロジック部に供給されている電源電圧と当該ロジック部の基板電圧との差が小さくなるように、当該基板電圧を変更する基板電圧変更手段を備えたことを特徴とする。
【００３５】
請求項１６の発明によると、電源切り離し手段によって、メモリから切り離されたロジック部は電源から切り離される。また、請求項１７の発明によると、基板電圧変更手段によって、メモリから切り離されたロジック部の電源電圧と基板電圧との差が小さくなるように、基板電圧が変更される。これにより、メモリから切り離されたロジック部を構成するＭＯＳトランジスタのオフリーク電流を抑制することができ、さらなる消費電力の低減が可能となる。
【００３６】
一方、請求項１８の発明では、請求項１記載のメモリ混載半導体集積回路において、前記切り離し部は、前記複数のロジック部のうち当該メモリ混載半導体集積回路において使用される使用ロジック部を、順次切り替えて、前記メモリに接続する一方、前記使用ロジック部以外である不使用ロジック部を前記メモリから切り離すものであることを特徴とする。
【００３７】
請求項１８の発明によると、使用ロジック部を切り替えながら動作するメモリ混載半導体集積回路において、切り離し部によって不使用ロジック部がメモリから切り離されることにより、不使用ロジック部の配線や端子などに寄生する不要な寄生容量をメモリから切り離すことができる。これにより、メモリ混載半導体集積回路の消費電力が低減されるとともに、回路動作が高速かつ安定したものとなる。
【００３８】
請求項１９の発明では、請求項１８記載のメモリ混載半導体集積回路において、前記各ロジック部は、前記メモリ内の出力回路に共通に接続可能にされたものであり、前記切り離し部は、前記出力回路と前記各ロジック部との間に設けられ、前記使用ロジック部を前記出力回路に接続する一方、前記不使用ロジック部を前記出力回路から切り離すものであることを特徴とする。
【００３９】
請求項２０の発明では、請求項１８記載のメモリ混載半導体集積回路において、前記メモリは、前記複数のロジック部にそれぞれ相応する複数の出力回路を有するものであり、前記各ロジック部は、前記相応する出力回路を介して、前記メモリ内のアンプ回路に共通に接続可能にされたものであり、前記切り離し部は、前記アンプ回路と前記相応する出力回路との間に設けられ、前記使用ロジック部を前記アンプ回路に接続する一方、前記不使用ロジック部を前記アンプ回路から切り離すものであることを特徴とする。
【００４０】
請求項２１の発明では、請求項１８記載のメモリ混載半導体集積回路において、前記メモリは、前記複数のロジック部にそれぞれ相応する複数の出力回路および複数のアンプ回路を有するものであり、前記各ロジック部は、前記相応する出力回路およびアンプ回路を介して、前記メモリ内のプリアンプ回路に共通に接続可能にされたものであり、前記切り離し部は、前記プリアンプ回路と前記相応するアンプ回路との間に設けられ、前記使用ロジック部を前記プリアンプ回路に接続する一方、前記不使用ロジック部を前記プリアンプ回路から切り離すものであることを特徴とする。
【００４１】
請求項２２の発明では、請求項１８記載のメモリ混載半導体集積回路において、前記メモリは、前記複数のロジック部にそれぞれ相応する複数の出力回路、複数のアンプ回路および複数のプリアンプ回路を有するものであり、前記各ロジック部は、前記相応する出力回路、アンプ回路およびプリアンプ回路を介して、前記メモリ内のセンスアンプ回路に共通に接続可能にされたものであり、前記切り離し部は、前記センスアンプ回路と前記相応するプリアンプ回路との間に設けられ、前記使用ロジック部を前記センスアンプ回路に接続する一方、前記不使用ロジック部を前記センスアンプ回路から切り離すものであることを特徴とする。
【００４２】
請求項１９から２２までの各発明によると、切り離し部を設ける位置を、メモリ内のメモリセルにより近い位置にすることにより、メモリセルと切り離し部との間におけるデータの読み出し時間を短くすることができる。これにより、メモリからデータを読み出すときに、使用ロジック部の切り替えを高速に行うことができ、メモリアクセス動作を実効的に高速化することができる。
【００４３】
請求項２３の発明では、請求項１８記載のメモリ混載半導体集積回路において、前記各ロジック部は、前記メモリ内の入力回路に共通に接続可能にされたものであり、前記切り離し部は、前記入力回路と前記各ロジック部との間に設けられ、前記使用ロジック部を前記入力回路に接続する一方、前記不使用ロジック部を前記入力回路から切り離すものであることを特徴とする。
【００４４】
請求項２４の発明では、請求項１８記載のメモリ混載半導体集積回路において、前記メモリは、前記複数のロジック部にそれぞれ相応する複数の入力回路を有するものであり、前記各ロジック部は、前記相応する入力回路を介して、前記メモリ内のライトアンプ回路に共通に接続可能にされたものであり、前記切り離し部は、前記ライトアンプ回路と前記相応する入力回路との間に設けられ、前記使用ロジック部を前記ライトアンプ回路に接続する一方、前記不使用ロジック部を前記ライトアンプ回路から切り離すものであることを特徴とする。
【００４５】
請求項２５の発明では、請求項１８記載のメモリ混載半導体集積回路において、前記メモリは、前記複数のロジック部にそれぞれ相応する複数の入力回路および複数のライトアンプ回路を有するものであり、前記各ロジック部は、前記相応する入力回路およびライトアンプ回路を介して、前記メモリ内のライトバッファ回路に共通に接続可能にされたものであり、前記切り離し部は、前記ライトバッファ回路と前記相応するライトアンプ回路との間に設けられ、前記使用ロジック部を前記ライトバッファ回路に接続する一方、前記不使用ロジック部を前記ライトバッファ回路から切り離すものであることを特徴とする。
【００４６】
請求項２６の発明では、請求項１８記載のメモリ混載半導体集積回路において、前記メモリは、前記複数のロジック部にそれぞれ相応する複数の入力回路、複数のライトアンプ回路および複数のライトバッファ回路を有するものであり、前記各ロジック部は、前記相応する入力回路、ライトアンプ回路およびライトバッファ回路を介して、前記メモリ内のセンスアンプ回路に共通に接続可能にされたものであり、前記切り離し部は、前記センスアンプ回路と前記相応するライトバッファ回路との間に設けられ、前記使用ロジック部を前記センスアンプ回路に接続する一方、前記不使用ロジック部を前記センスアンプ回路から切り離すものであることを特徴とする。
【００４７】
請求項２３から２６までの各発明によると、切り離し部を設ける位置を、メモリ内のメモリセルにより近い位置にすることにより、切り離し部とメモリセルとの間におけるデータの書き込み時間を短くすることができる。これにより、メモリにデータを書き込むときに、使用ロジック部の切り替えを高速に行うことができ、メモリアクセス動作を実効的に高速化することができる。
【００４８】
【発明の実施の形態】
以下、本発明の実施の形態について、図面を参照しながら詳細に説明する。
【００４９】
（第１の実施形態）
図１は、本発明の第１の実施形態に係るメモリ混載半導体集積回路の構成を示す。本実施形態に係るメモリ混載半導体集積回路は、ＤＲＡＭ（ダイナミック・ランダム・アクセス・メモリ）、ＳＲＡＭ（スタティック・ランダム・アクセス・メモリ）、フラッシュメモリ、ＲＯＭ（リード・オンリー・メモリ）、強誘電体メモリなどのメモリ１１と、マイクロプロセッサやＡＳＩＣ（Application Specific IC ）などのデータ処理を行うロジック部１２Ａ，１２Ｂと、切り離し部１３とを、一の基板上に混載したものである。
【００５０】
図示していないが、メモリ１１およびロジック部１２Ａ，１２Ｂはそれぞれ、アドレス端子、データ入力端子、データ出力端子、データ入出力端子、クロック端子などを装備している。ロジック部１２Ａ，１２Ｂのこれら端子は、配線Ｗ１，Ｗ２によってそれぞれ切り離し部１３に接続されており、メモリ１１における各種端子もまた、配線Ｗ３によりそれぞれ切り離し部１３に接続されている。このように、ロジック部１２Ａ，１２Ｂは、切り離し部１３を介して、メモリ１１に接続可能にされている。
【００５１】
切り離し部１３は、メモリ１１とロジック部１２Ａ，１２Ｂのそれぞれと間に設けられた複数（本実施形態では２個）のフューズ回路１３１またはアンチフューズ回路１３１を有する。フューズ回路１３１のフューズまたはアンチフューズ回路１３１のアンチフューズは、ロジック部１２Ａ，１２Ｂの各種端子と、これら各種端子に相応するメモリ１１の各種端子とを繋ぐ配線ごとにそれぞれ割り付けられている。なお、これらフューズやアンチフューズとして、たとえば、ＤＲＡＭの冗長救済に用いられるものを利用することができる。
【００５２】
本実施形態に係るメモリ混載半導体集積回路については、ロジック部１２Ａ，１２Ｂの双方を備えた一の露光用マスクで、開発から拡散工程までが行われる。フューズ回路１３１の場合、拡散工程を終えたメモリ混載半導体集積回路においてフューズは接続状態にあるため、ロジック部１２Ａ，１２Ｂの双方がメモリ１１に接続された状態となっている。しかし、この状態で動作させると、ロジック部１２Ａ，１２Ｂからの出力が、切り離し部１３を介して衝突するため、動作不良の原因となる。また、メモリ１１の出力は配線Ｗ１，Ｗ２の双方に寄生する寄生容量を駆動しなければならず、消費電力が必要以上に増加することになる。
【００５３】
そこで、切り離し部１３は、ロジック部１２Ａ，１２Ｂのうち、必要とするいずれか１つをメモリ１１に接続する一方、不要な他のロジック部をメモリ１１から切り離す。たとえば、ロジック部１２Ａをメモリ１１に接続し、ロジック部１２Ｂをメモリ１１から切り離す場合、切り離し部１３は、ロジック部１２Ｂに係るフューズをレーザートリミングなどによりすべて切断し、ロジック部１２Ｂをメモリ１１から切り離す。これにより、メモリ混載半導体集積回路は、ロジック部１２Ａのみがメモリ１１に接続された状態となる。
【００５４】
一方、アンチフューズ回路１３１の場合、拡散工程を終えたメモリ混載半導体集積回路においてアンチフューズは非導通状態となっているため、ロジック部１２Ａ，１２Ｂの双方がメモリ１１から切り離された状態となっている。したがって、切り離し部１３は、ロジック部１２Ａに係るアンチフューズに電圧を印加してこれらアンチフューズを導通状態にし、ロジック部１２Ａをメモリ１１に接続する。
【００５５】
フューズ回路１３１のフューズの切断、またはアンチフューズ回路１３１のアンチフューズの導通化を行うために、新たな製造工程を追加する必要はない。これらは、たとえば、メモリの冗長救済工程（製造工程により不良となったメモリセルを予備の冗長メモリセルに置き換える工程）において行うことができる。
【００５６】
ロジック部１２Ａ，１２Ｂは、互いに異なる機能を有するものであっても、同一の機能を有するものであってもよい。互いに異なる機能を有するものである場合、一の露光用マスクでメモリ混載半導体集積回路の拡散を行った後に、たとえば、ロジック部１２Ａをメモリ１１に接続することにより、最終製品として、ロジック部１２Ａの有する機能を実現するシステムＬＳＩを得ることができる。逆に、ロジック部１２Ｂをメモリ１１に接続することにより、ロジック部１２Ｂの有する機能を実現するシステムＬＳＩを得ることができる。つまり、ロジック部１２Ａ，１２Ｂを、互いに異なる機能を有するものにすることにより、拡散後のメモリ混載半導体集積回路を、目的とするシステムＬＳＩに切り替えることができる。
【００５７】
一方、ロジック部１２Ａ，１２Ｂが同一の機能を有するものである場合、拡散後の検査工程で、たとえば、ロジック部１２Ａの不良が発見されたとき、ロジック部１２Ｂをメモリ１１に接続してロジック部１２Ａを救済することができる。つまり、ロジック部１２Ａ，１２Ｂを、同一の機能を有するものにすることにより、ロジック部の冗長救済が可能となる。
【００５８】
また、ロジック部１２Ａ，１２Ｂのうち不要なものをメモリ１１から切り離すことにより、この不要なロジック部の配線に寄生する寄生容量をメモリ１１から物理的に切り離すことができる。これにより、メモリ混載半導体集積回路が駆動すべき電気容量が減り、消費電力の低減および動作の高速化が可能となる。さらに、ロジック部１２Ａ，１２Ｂからの出力が衝突することもなくなり、メモリ１１とロジック部１２Ａ（または１２Ｂ）との間で、安定したデータ転送が可能となる。
【００５９】
以上、本実施形態によると、ロジック部１２Ａ，１２Ｂの双方を含む一の露光用マスクでメモリ混載半導体集積回路の拡散を行った後に、切り離し部１３によって、ロジック部１２Ａ，１２Ｂのうちいずれか１つがメモリ１１に接続される一方、他のロジック部はメモリ１１から切り離される。これにより、拡散後のメモリ混載半導体集積回路をさまざまなシステムＬＳＩへと切り替えることが可能となり、メモリ混載半導体集積回路の生産性が向上する。また、ロジック部の冗長救済が可能となり、拡散工程における歩留りが向上する。さらに、不要なロジック部がメモリ１１から物理的に切り離されることにより、メモリ混載半導体集積回路の消費電力の低減および動作の高速化が可能となる。
【００６０】
なお、本実施形態では、１個のメモリ１１と２個のロジック部１２Ａ，１２Ｂとを備えたメモリ混載半導体集積回路について説明したが、本発明はこれらの個数に限定されるものではない。２個以上のメモリと３個以上のロジック部とを備えたメモリ混載半導体集積回路についても、本発明による同様の効果を得ることができる。
【００６１】
（第２の実施形態）
図２は、本発明の第２の実施形態に係るメモリ混載半導体集積回路の構成を示す。本実施形態に係るメモリ混載半導体集積回路は、第１の実施形態に係るメモリ混載半導体集積回路に、ロジック部１２Ａに供給されている電源１４を切り離す電源切り離し手段１５と、ロジック部１２Ｂの基板電圧ＶＳＳを変更する基板電圧変更手段１６を備えたものである。以下、第１の実施形態と異なる点について、特に、電源切り離し手段１５および基板電圧変更手段１６の動作について説明する。
【００６２】
電源切り離し手段１５は、電源１４とロジック部１２Ａとの接続または切り離し行うものである。切り離し部１３と同様に、フューズやアンチフューズ、またはＭＯＳトランジスタなどのスイッチで構成することができる。
【００６３】
基板電圧変更手段１６は、メモリ１１から切り離されたロジック部１２Ｂに供給されている電源１４の電圧ＶＤＤと、ロジック部１２Ｂの基板電圧ＶＳＳとの差が小さくなるように、基板電圧ＶＳＳを変更するものである。ここで、ロジック部１２Ｂに供給される電源１４を、ロジック部１２Ｂを構成するＭＯＳトランジスタの基板電源とは別にしておく。基板電圧変更手段１６は、切り離し部１３と同様に、フューズやアンチフューズ、またはＭＯＳトランジスタなどのスイッチで構成することができる。
【００６４】
ロジック部１２Ａが不要なものとして切り離し部１３によってメモリ１１から切り離されていても、電源１４の電圧ＶＤＤがロジック部１２Ａに供給されていると、ロジック部１２Ａを構成するＭＯＳトランジスタにオフリーク電流などが流れる。このため、ロジック部１２Ａは、メモリ１１から切り離されているもかかわらず、無駄な電力を消費してしまう。そこで、電源切り離し手段１５は、メモリ１１から切り離されたロジック部１２Ａに供給されている電源１４を切り離し、ロジック部１２Ａによって無駄な電力が消費されないようにする。
【００６５】
一方、基板電圧変更手段１６は、ロジック部１２Ｂに供給されている電源１４の電圧ＶＤＤと基板電圧ＶＳＳとの差がちいさくなるように基板電圧ＶＳＳを変更することによって、ロジック部１２Ｂを構成するＭＯＳトランジスタに流れるオフリーク電流などを抑制し、ロジック部１２Ｂによって無駄な電力が消費されないようにする。
【００６６】
以上、本実施形態によると、電源切り離し手段１５や基板電圧変更手段１６によって、メモリ１１から切り離されたロジック部１２Ａやロジック部１２Ｂの内部で生ずるオフリーク電流を抑制し、さらなる消費電力の低減が可能となる。
【００６７】
なお、本実施形態では、電源切り離し手段１５および基板電圧変更手段１６の双方を備えているが、これらを同時に備える必要はない。少なくとも電源切り離し手段１５または基板電圧変更手段１６を備えることにより、本発明による効果を得ることができる。
【００６８】
（第３の実施形態）
図３は、本発明の第３の実施形態に係るメモリ混載半導体集積回路の構成を示す。本実施形態に係るメモリ混載半導体集積回路は、メモリ１１と、制御回路１２１Ａを有するロジック部１２Ｃと、制御回路１２１Ｂを有するロジック部１２Ｄと、ロジック部１２Ｃ，１２Ｄとメモリ１１との接続／切り離しを切替制御するスイッチ手段を有する切り離し部１３Ａとが、一の基板上に混載されたものである。
【００６９】
切り離し部１３Ａはスイッチ手段として、メモリ１１とロジック部１２Ｃ，１２Ｄのそれぞれと間に設けられた複数（本実施形態では２個）のトランジスタスイッチ１３２を有する。トランジスタスイッチ１３２は、ロジック部１２Ｃ，１２Ｄの各種端子と、これら各種端子に相応するメモリ１１の各種端子とを繋ぐ配線ごとにそれぞれ割り付けられている。
【００７０】
トランジスタスイッチ１３２の開閉動作は、ゲート電極に制御信号ＳＧ１１，ＳＧ１２を与えることによって制御される。たとえば、制御信号ＳＧ１１が、ロジック部１２Ｃをメモリ１１に接続するように指示するものであるとき、トランジスタスイッチ１３２は閉じ、配線Ｗ１と配線Ｗ３を繋ぐ。一方、制御信号ＳＧ１１が、ロジック部１２Ｃをメモリ１１から切り離すように指示するものであるとき、トランジスタスイッチ１３２は開き、配線Ｗ１と配線Ｗ３とを切り離す。
【００７１】
なお、図示していないが、制御信号ＳＧ１１，ＳＧ１２は、制御信号固定手段によって、メモリ１１とロジック部１２Ｃ，１２Ｄとの接続および切り離しのいずれかを指示するものに固定することができる。制御信号固定手段は、フューズやアンチフューズなどで構成することが可能であり、フューズの切断、またはアンチフューズの導通化により、制御信号ＳＧ１１，ＳＧ１２を固定する。
【００７２】
一方、制御回路１２１Ａ，１２１Ｂは、自己の属するロジック部１２Ｃ，１２Ｄがメモリ１１にアクセス中であるか否かを判断し、この判断結果に基づいて、制御信号ＳＧ１１，ＳＧ１２を出力する。たとえば、ロジック部１２Ｃがメモリ１１に対してデータ転送や制御を行っているとき、制御回路１２１Ａは、ロジック部１２Ｃからの内部信号により、ロジック部１２Ｃがメモリ１１にアクセス中であると判断する。そして、切り離し部１３Ａに、ロジック部１２Ｃをメモリ１１に接続するように指示する制御信号ＳＧ１１を出力する。一方、ロジック部１２Ｃがメモリ１１に対してデータ転送や制御を行っていないとき、制御回路１２１Ａは、ロジック部１２Ｃがメモリ１１にアクセスしていないと判断し、切り離し部１３Ａに、ロジック部１２Ｃをメモリ１１から切り離すように指示する制御信号ＳＧ１１を出力する。
【００７３】
また、上記とは逆に、制御回路１２１Ａ，１２１Ｂについて、メモリ１１にアクセス中のロジック部の制御回路から、アクセスしていない他のロジック部に係るトランジスタスイッチ１３２に切り離しを指示する制御信号を出力するようにしてもよい。たとえば、制御回路１２１Ａが、自己の属するロジック部１２Ｃがメモリ１１にアクセス中であると判断したとき、他のロジック部であるロジック部１２Ｄをメモリ１１から切り離すように指示する制御信号ＳＧ１１を、ロジック部１２Ｄに係るトランジスタスイッチ１３２に出力する。これにより、メモリ１１にアクセスしていないロジック部１２Ｄをメモリ１１から切り離すことができる。
【００７４】
ところで、ロジック部１２Ｃ，１２Ｄについて、その要・不要があらかじめ明らかなことがある。たとえば、故障のため動作しないロジック部は不要である。このような不要ロジック部はメモリ１１から切り離しておくことが好ましい。したがって、制御回路１２１Ａ，１２１Ｂは、メモリ１１から自己の属するロジック部１２Ｃ，１２Ｄの切り離しを指示する制御信号ＳＧ１１，ＳＧ１２を、定常的に出力するように設定可能となっている。具体的には、制御回路１２１Ａ，１２１Ｂにフラッシュメモリやフューズなどを搭載しておき、このフラッシュメモリを設定したり、またはフューズを切断したりすることによって、メモリ１１からのロジック部１２Ｃ，１２Ｄの切り離しを指示する制御信号ＳＧ１１，ＳＧ１２を定常的に出力することができる。
【００７５】
以上、本実施形態によると、制御回路１２１Ａ，１２１Ｂから出力される制御信号ＳＧ１１，ＳＧ１２によって、切り離し部１３Ａにおけるトランジスタスイッチ１３２を制御し、メモリ１１にアクセス中であるロジック部をメモリ１１に接続する一方、アクセスしていない他のロジック部をメモリ１１から切り離すことができる。これにより、メモリ１１にアクセスしていないロジック部の配線や端子に寄生する寄生容量をメモリ１１から切り離し、メモリ１１が駆動すべき電気容量を削減することができる。したがって、メモリ混載半導体集積回路の消費電力を低減することが可能となり、また、回路動作の高速化を図ることができる。
【００７６】
なお、制御信号ＳＧ１１，ＳＧ１２は、制御回路１２１Ａ，１２１Ｂから出力されるとしたが、本発明はこれに限定されるものではない。制御回路１２１Ａ，１２１Ｂ以外から、制御信号ＳＧ１１，ＳＧ１２を出力するようにしても、本発明による同様の効果を得ることができる。また、すべてのロジック部が制御回路を有する必要はなく、少なくとも１つのロジック部が有していればよい。
【００７７】
また、切り離し部１３Ａにおけるスイッチ手段として、複数のトランジスタスイッチ１３２の代わりに、たとえば、１個のセレクタ回路などを設けてもよい。セレクタ回路は、ロジック部１２Ｃ，１２Ｄのいずれか１つをメモリ１１に接続し、他のロジック部をメモリ１１から切り離すことが可能であり、上記の効果を得ることができる。
【００７８】
（第４の実施形態）
図４は、本発明の第４の実施形態に係るメモリ混載半導体集積回路の構成を示す。本実施形態に係るメモリ混載半導体集積回路は、第３の実施形態に係るメモリ混載半導体集積回路における制御回路１２１Ａ，１２１Ｂを、確認信号ＳＧ２１，ＳＧ２２および返答信号ＳＧ３１，ＳＧ３２の入出力が可能な制御回路１２１Ｃ，１２１Ｄに置き換えたものである。以下、第３の実施形態と異なる点について、特に、制御回路１２１Ｃ，１２１Ｄの動作について説明する。
【００７９】
制御回路１２１Ｃは、自己の属するロジック部１２Ｃ以外のロジック部１２Ｄに対して、確認信号ＳＧ２１を出力する。そして、ロジック部１２Ｄから返答信号ＳＧ３２を受けることによって、ロジック部１２Ｄは動作していると判断する。一方、ロジック部１２Ｄから返答信号ＳＧ３２を受けなかったとき、制御回路１２１Ｃは、ロジック部１２Ｄが非動作状態であると判断し、ロジック部１２Ｄをメモリ１１から切り離すように指示する制御信号ＳＧ１３を出力する。また、制御回路１２１Ｃは、確認信号ＳＧ２２を入力することにより、返答信号ＳＧ３１を出力する。
【００８０】
制御回路１２１Ｄも、制御回路１２１Ｃと同様に動作するものである。そして、これら制御回路１２１Ｃ，１２１Ｄが互いに相手のロジック部の動作状態を確認しあって、ロジック部１２Ｃ，１２Ｄとメモリ１１との接続／切り離しを制御する。
【００８１】
以上、本実施形態によると、制御回路１２１Ｃ（または１２１Ｄ）によって、他のロジック部１２Ｄ（または１２Ｃ）が非動作状態であると判断されたとき、ロジック部１２Ｄ（または１２Ｃ）をメモリ１１から切り離すように指示する制御信号ＳＧ１３（またはＳＧ１４）が出力される。これにより、故障などにより動作しないため、自らではメモリ１１からの切り離しのための制御信号を出力することのできないロジック部について、他のロジック部の制御回路による制御によってメモリ１１から切り離すことができる。
【００８２】
（第５の実施形態）
図５は、本発明の第５の実施形態に係るメモリ混載半導体集積回路の構成を示す。本実施形態に係るメモリ混載半導体集積回路は、要求信号ＳＧ４１を出力する要求信号発生回路１１１を有するメモリ１１Ａを備えたものである。以下、第３の実施形態と異なる点について、特に、要求信号発生回路１１１の動作について説明する。
【００８３】
要求信号発生回路１１１は、各ロジック部１２Ｃ，１２Ｄに、メモリ１１Ａとの接続または切り離しを要求する要求信号ＳＧ４１を出力する。
【００８４】
ロジック部１２Ｃ，１２Ｄにおける制御回路１２１Ｅ，１２１Ｆは、メモリ１１Ａとの接続を要求する要求信号ＳＧ４１が与えられることにより、自己の属するロジック部１２Ｃ，１２Ｄの動作状態を判断する。そして、正常に動作していると判断したとき、自己の属するロジック部１２Ｃ，１２Ｄをメモリ１１Ａに接続するように指示する制御信号ＳＧ１１，ＳＧ１２を出力する一方、正常に動作していないと判断したとき、メモリ１１Ａから切り離すように指示する制御信号ＳＧ１１，ＳＧ１２を出力する。
【００８５】
一方、制御回路１２１Ｅ，１２１Ｆは、メモリ１１Ａとの切り離しを要求する要求信号ＳＧ４１が与えられることにより、自己の属するロジック部１２Ｃ，１２Ｄをメモリ１１Ａから切り離すように指示する制御信号ＳＧ１１，ＳＧ１２を出力する。
【００８６】
以上、本実施形態によると、メモリ１１Ａにおける要求信号発生回路１１１から出力される要求信号ＳＧ４１に応じて、ロジック部１２Ｃ，１２Ｄとメモリ１１Ａとの接続／切り離しを制御することができる。これにより、正常に動作しないロジック部をメモリ１１Ａから切り離すようにすることができる。
【００８７】
なお、すべてのロジック部が制御回路を有する必要はない。少なくとも１つのロジック部が有することにより、本発明による同様の効果を得ることができる。
【００８８】
また、第４の実施形態における確認信号ＳＧ２１，ＳＧ２２の代わりに、要求信号発生回路１１１からの要求信号ＳＧ４１を与えることにより、故障などにより動作しないため、自らではメモリ１１Ａからの切り離しのための制御信号を出力することのできないロジック部について、他のロジック部の制御回路による制御によってメモリ１１Ａから切り離すことができる。
【００８９】
（第６の実施形態）
図６は、本発明の第６の実施形態に係るメモリ混載半導体集積回路の構成を示す。本実施形態に係るメモリ混載半導体集積回路は、第３の実施形態に係るメモリ混載半導体集積回路に、本発明のテスト回路に相当するＢＩＳＴ（ビルト・イン・セルフ・テスト）回路１７を備えたものである。以下、第３の実施形態と異なる点について、特に、ＢＩＳＴ回路１７の動作について説明する。
【００９０】
ＢＩＳＴ回路１７は、メモリ混載半導体集積回路の電源投入時に、自動的にロジック部１２Ｃ，１２Ｄの健全性をテストし、各ロジック部１２Ｃ，１２Ｄが正常動作しているか、または誤動作していて不良であるかを判定する。そして、この判定結果に基づいた判定信号ＳＧ５１を各ロジック部１２Ｃ，１２Ｄに出力する。
【００９１】
制御回路１２１Ｇ，１２１Ｈは、判定信号ＳＧ５１を入力し、この判定信号ＳＧ５１が示す内容に応じて制御信号ＳＧ１１，ＳＧ１２を出力する。具体的には、判定信号ＳＧ５１が、ロジック部１２Ｃが健全でないことを示すものであるとき、制御回路１２１Ｇは、自己の属するロジック部１２Ｃをメモリ１１から切り離すように指示する制御信号ＳＧ１１を出力する。
【００９２】
図７は、本実施形態の別の構成例である。同図に示すように、切り離し部１３Ａに与える制御信号ＳＧ１１，ＳＧ１２を、ＢＩＳＴ回路１７Ａから出力することも可能である。
【００９３】
以上、本実施形態によると、ＢＩＳＴ回路１７，１７Ａによって、メモリ混載半導体集積回路の電源投入時に、自動的にロジック部１２Ｃ，１２Ｄの健全性が検査され、健全でないと判定されたロジック部はメモリ１１から切り離される。これにより、メモリ混載半導体集積回路の製造において不要なロジック部を切り離す工程を設ける必要がなくなり、メモリ混載半導体集積回路の使用時に、動的に不要な故障ロジック部などを切り離すことができる。
【００９４】
なお、すべてのロジック部が制御回路を有する必要はない。少なくとも１つのロジック部が有することにより、本発明による同様の効果を得ることができる。
【００９５】
（第７の実施形態）
図８は、本発明の第７の実施形態に係るメモリ混載半導体集積回路の構成を示す。本実施形態に係るメモリ混載半導体集積回路は、ロジック部１２Ａ，１２Ｂを順次切り替えて交互に駆動することを前提としている。具体的には、ロジック部１２Ａをメモリ混載半導体集積回路において使用されるべき使用ロジック部としてメモリ１１に接続する一方、ロジック部１２Ｂを使用されない不使用ロジック部としてメモリ１１から切り離す。次に、使用ロジック部を切り替えて、ロジック部１２Ｂを使用ロジック部としてメモリ１１に接続する一方、ロジック部１２Ａを不使用ロジック部としてメモリ１１から切り離す。これを繰り返し行い、ロジック部１２Ａ，１２Ｂを交互に駆動するものである。
【００９６】
切り離し部１３Ａは、第３の実施形態で説明したようなスイッチ手段で構成される。なお、切り離し部１３Ａを制御する制御信号の図示は省略している。
【００９７】
メモリ１１は、出力回路２１０、アンプ回路２２０、プリアンプ回路２３０、メモリセルアレイ部２４０、入力回路２６０、ライトアンプ回路２７０、およびライトバッファ回路２８０を備えている。メモリセルアレイ部２４０は、センスアンプ回路２５０およびメモリセル２５１を備えている。
【００９８】
切り離し部１３Ａは、出力回路２１０とロジック部１２Ａ，１２Ｂとの間、および入力回路２６０とロジック部１２Ａ，１２Ｂとの間に設けられている。そして、ロジック部１２Ａ，１２Ｂは、切り離し部１３Ａを介して、出力回路２１０および入力回路２６０に共通に接続可能にされている。
【００９９】
次に、メモリ１１とロジック部１２Ａ，１２Ｂとの間のデータ転送について説明する。まず、ロジック部１２Ａ，１２Ｂからメモリ１１へのデータの書き込みについて説明する。
【０１００】
ロジック部１２Ａ（または１２Ｂ）からメモリロジック接続配線Ｗ１（またはＷ２）を通じて入力回路２６０に書き込みデータが入力される。入力回路２６０は、インバータなどで構成することが可能である。入力回路２６０は、書き込みデータに基づいて、ライトアンプ回路２７０にライトデータ信号ＳＧ２６０を出力する。ライトアンプ回路２７０は、入力した信号を増幅する機能を有する。ライトアンプ回路２７０は、ライトデータ信号ＳＧ２６０に基づいて、メモリセルアレイ部２４０に隣接したライトバッファ回路２８０に内部ライト信号ＳＧ２７０を出力する。ライトバッファ回路２８０は、内部ライト信号ＳＧ２７０に基づいて、センスアンプ回路２５０にアレイデータ信号ＳＧ２８０を出力する。そして、センスアンプ回路２５０によって増幅されたデータが、ビット線ＳＧ２５０および反転ビット線ＳＧ２５１を介して、メモリセル２５１に書き込まれる。
【０１０１】
一方、メモリ１１からロジック部１２Ａ，１２Ｂへのデータの読み出し動作は次のようになる。まず、メモリセル２５１からビット線ＳＧ２５０および反転ビット線ＳＧ２５１にデータが読み出される。センスアンプ回路２５０は、ビット線ＳＧ２５０および反転ビット線ＳＧ２５１のデータを比較し、データ増幅を行い、アレイデータ信号ＳＧ２３０を出力する。メモリセルアレイ部２４０に隣接したプリアンプ回路２３０は、アレイデータ信号ＳＧ２３０を増幅し、プリアンプ信号ＳＧ２２０として出力する。アンプ回路２２０は、プリアンプ信号ＳＧ２２０を増幅し、アンプ信号ＳＧ２１０を出力する。そして、出力回路２１０は、アンプ信号ＳＧ２１０を、メモリ１１からの出力データとして出力し、メモリロジック接続配線Ｗ１（またはＷ２）を通じて、ロジック部１２Ａ（または１２Ｂ）に出力する。
【０１０２】
本実施形態によると、切り離し部１３Ａによって、ロジック部１２Ａ，１２Ｂのうち、メモリ混載半導体集積回路において使用する使用ロジック部（たとえば、ロジック部１２Ａ）はメモリ１１に接続される一方、使用しない不使用ロジック部（たとえば、ロジック部１２Ｂ）はメモリ１１から切り離される。このように不使用ロジック部をメモリ１１から切り離すことにより、不使用ロジック部の端子や配線などに寄生する寄生容量がメモリ１１から切り離され、メモリ混載半導体集積回路の消費電力の低減および動作の高速化が可能となる。
【０１０３】
また、切り離し部１３Ａをメモリ１１の内部に設けることにより、メモリセル２５１から切り離し部１３Ａまでの距離を短くすることができ、切り離し部１３Ａとメモリセル２５１との間で、データの書き込み／読み出し時間を短縮することができる。したがって、ロジック部１２Ａ，１２Ｂの切り替え周期をより短くすることができ、書き込み／読み出しのメモリアクセス動作を実効的に高速化することができる。
【０１０４】
なお、上記説明では、メモリ１１としてデータの読み書きが可能なＲＡＭであると想定しているが、データ書き込みのできないＲＯＭであっても、本発明による同様の効果を得ることができる。
【０１０５】
（第８の実施形態）
図９は、本発明の第８の実施形態に係るメモリ混載半導体集積回路の構成を示す。本実施形態に係るメモリ混載半導体集積回路は、第７の実施形態よりもさらにメモリセル２５１に近い位置に切り離し部１３Ａを設けたものである。
【０１０６】
メモリ１１は、ロジック部１２Ａ，１２Ｂにそれぞれ相応する出力回路２１０，２１１と、入力回路２６０，２６１とを備えている。ロジック部１２Ａ，１２Ｂは、相応する出力回路２１０，２１１を介してアンプ回路２２０に共通に接続可能にされている。また、相応する入力回路２６０，２６１を介してライトアンプ回路２７０に共通に接続可能にされている。
【０１０７】
ロジック部１２Ａ（または１２Ｂ）からメモリ１１へのデータの書き込みは、入力回路２６０（または２６１）を介して行われる。一方、メモリ１１からロジック部１２Ａ（または１２Ｂ）へのデータの読み込みは、出力回路２１０（または２１１）を介して行われる。
【０１０８】
本実施形態によると、メモリセル２５１から切り離し部１３Ａまでの距離をより短くすることができるため、切り離し部１３Ａとメモリセル２５１との間で、データの書き込み／読み出し時間をより短縮することができる。したがって、ロジック部１２Ａ，１２Ｂの切り替え周期をさらに短くすることができ、書き込み／読み出しのメモリアクセス動作を実効的により高速化することができる。
【０１０９】
（第９の実施形態）
図１０は、本発明の第９の実施形態に係るメモリ混載半導体集積回路の構成を示す。本実施形態に係るメモリ混載半導体集積回路は、第８の実施形態よりもさらにメモリセル２５１に近い位置に切り離し部１３Ａを設けたものである。
【０１１０】
メモリ１１は、ロジック部１２Ａ，１２Ｂにそれぞれ相応する出力回路２１０，２１１と、アンプ回路２２０，２２１と、入力回路２６０，２６１と、ライトアンプ回路２７０，２７１とを備えている。ロジック部１２Ａ，１２Ｂは、相応する出力回路２１０，２１１およびアンプ回路２２０，２２１を介してプリアンプ回路２３０に共通に接続可能にされている。また、相応する入力回路２６０，２６１およびライトアンプ回路２７０，２７１を介してライトバッファ回路２８０に共通に接続可能にされている。
【０１１１】
ロジック部１２Ａ（または１２Ｂ）からメモリ１１へのデータの書き込みは、入力回路２６０（または２６１）およびライトアンプ回路２７０（または２７１）を介して行われる。一方、メモリ１１からロジック部１２Ａ（または１２Ｂ）へのデータの読み込みは、出力回路２１０（または２１１）およびアンプ回路２２０（または２２１）を介して行われる。
【０１１２】
本実施形態によると、メモリセル２５１から切り離し部１３Ａまでの距離をさらに短くすることができるため、切り離し部１３Ａとメモリセル２５１との間で、データの書き込み／読み出し時間をさらに短縮することができる。したがって、ロジック部１２Ａ，１２Ｂの切り替え周期をさらに短くすることができ、書き込み／読み出しのメモリアクセス動作を実効的により高速化することができる。
【０１１３】
（第１０の実施形態）
図１１は、本発明の第１０の実施形態に係るメモリ混載半導体集積回路の構成を示す。本実施形態に係るメモリ混載半導体集積回路は、第９の実施形態よりもさらにメモリセル２５１に近い位置に切り離し部１３Ａを設けたものである。
【０１１４】
メモリ１１は、ロジック部１２Ａ，１２Ｂにそれぞれ相応する出力回路２１０，２１１と、アンプ回路２２０，２２１と、プリアンプ回路２３０，２３１と、入力回路２６０，２６１と、ライトアンプ回路２７０，２７１と、ライトバッファ回路２８０，２８１とを備えている。ロジック部１２Ａ，１２Ｂは、相応する出力回路２１０，２１１、アンプ回路２２０，２２１およびプリアンプ回路２３０，２３１を介してセンスアンプ回路２５０に共通に接続可能にされている。また、相応する入力回路２６０，２６１、ライトアンプ回路２７０，２７１およびライトバッファ回路２８０，２８１を介してセンスアンプ回路２５０に共通に接続可能にされている。
【０１１５】
ロジック部１２Ａ（または１２Ｂ）からメモリ１１へのデータの書き込みは、入力回路２６０（または２６１）、ライトアンプ回路２７０（または２７１）およびライトバッファ回路２８０（または２８１）を介して行われる。一方、メモリ１１からロジック部１２Ａ（または１２Ｂ）へのデータの読み込みは、出力回路２１０（または２１１）、アンプ回路２２０（または２２１）およびプリアンプ回路２３０（または２３１）を介して行われる。
【０１１６】
本実施形態によると、メモリセル２５１から切り離し部１３Ａまでの距離をさらに短くすることができるため、切り離し部１３Ａとメモリセル２５１との間で、データの書き込み／読み出し時間をより一層短縮することができる。したがって、ロジック部１２Ａ，１２Ｂの切り替え周期をより一層短くすることができ、書き込み／読み出しのメモリアクセス動作を実効的にさらに高速化することができる。
【０１１７】
【発明の効果】
以上説明したように、本発明によると、一の露光用マスクで、ＤＲＡＭなどのメモリとマイクロプロセッサやＡＳＩＣなどの複数のロジック部とを混載したメモリ混載半導体集積回路の拡散を行った後に、複数のロジック部のうち必要とするロジック部のみメモリに接続し、不要なロジック部をメモリから切り離すことにより、さまざまなシステムＬＳＩへと切り替えることができる。これにより、メモリ混載半導体集積回路の生産性が向上する。
【０１１８】
また、複数のロジック部として同一の機能を有するものを備えることにより、不良ロジック部を他の健全なロジック部に置き換えるといったロジック部の救済が可能となる。これにより、メモリ混載半導体集積回路の歩留りが向上する。
【０１１９】
以上のことから、本発明により、メモリ混載半導体集積回路の製造に係るコストを大幅に削減にすることができる。
【図面の簡単な説明】
【図１】 本発明の第１の実施形態に係るメモリ混載半導体集積回路の構成図である。
【図２】 本発明の第２の実施形態に係るメモリ混載半導体集積回路の構成図である。
【図３】 本発明の第３の実施形態に係るメモリ混載半導体集積回路の構成図である。
【図４】 本発明の第４の実施形態に係るメモリ混載半導体集積回路の構成図である。
【図５】 本発明の第５の実施形態に係るメモリ混載半導体集積回路の構成図である。
【図６】 本発明の第６の実施形態に係るメモリ混載半導体集積回路の構成図である。
【図７】 本発明の第６の実施形態に係るメモリ混載半導体集積回路の構成図である。
【図８】 本発明の第７の実施形態に係るメモリ混載半導体集積回路の構成図である。
【図９】 本発明の第８の実施形態に係るメモリ混載半導体集積回路の構成図である。
【図１０】 本発明の第９の実施形態に係るメモリ混載半導体集積回路の構成図である。
【図１１】 本発明の第１０の実施形態に係るメモリ混載半導体集積回路の構成図である。
【符号の説明】
１１，１１Ａ メモリ
１２Ａ，１２Ｂ，１２Ｃ，１２Ｄ ロジック部
１３，１３Ａ 切り離し部
１４ 電源
１５ 電源切り離し手段
１６ 基板電圧変更手段
１７，１７Ａ ＢＩＳＴ回路（テスト回路）
１１１ 要求信号発生回路
１２１Ａ〜１２１Ｈ 制御回路
１３１ フューズ回路、アンチフューズ回路
１３２ トランジスタスイッチ
２１０，２１１ 出力回路
２２０，２２１ アンプ回路
２３０，２３１ プリアンプ回路
２５０ センスアンプ回路
２６０，２６１ 入力回路
２７０，２７１ ライトアンプ回路
２８０，２８１ ライトバッファ回路
ＳＧ１１〜ＳＧ１４ 制御信号
ＳＧ４１ 要求信号
ＳＧ５１ 判定信号
ＶＤＤ 電源電圧
ＶＳＳ 基板電圧
Claims (26)
- メモリと、
前記メモリに接続可能にされており、データ処理をそれぞれ行う複数のロジック部と、
前記複数のロジック部のうち少なくともいずれか１つを前記メモリに接続する一方、他のロジック部を前記メモリから切り離す切り離し部とを備えた
ことを特徴とするメモリ混載半導体集積回路。 - 請求項１記載のメモリ混載半導体集積回路において、
前記複数のロジック部は、互いに異なる機能を有するものであり、
前記切り離し部は、前記複数のロジック部のうち当該メモリ混載半導体集積回路に必要とされる機能を有するものを、前記メモリに接続するものである
ことを特徴とするメモリ混載半導体集積回路。 - 請求項１記載のメモリ混載半導体集積回路において、
前記複数のロジック部は、同一の機能を有するものであり、
前記切り離し部は、前記複数のロジック部のうち健全なものを、前記メモリに接続するものである
ことを特徴とするメモリ混載半導体集積回路。 - 請求項１記載のメモリ混載半導体集積回路において、
前記切り離し部は、前記メモリと前記複数のロジック部のそれぞれとの間に設けられた複数のフューズ回路を有するものであり、
前記他のロジック部に係る前記フューズ回路のフューズは、切断されている
ことを特徴とするメモリ混載半導体集積回路。 - 請求項４記載のメモリ混載半導体集積回路において、
前記フューズ回路におけるフューズの切断は、当該メモリ混載半導体集積回路の製造工程におけるメモリの冗長救済工程においてなされたものである
ことを特徴とするメモリ混載半導体集積回路。 - 請求項１記載のメモリ混載半導体集積回路において、
前記切り離し部は、前記メモリと前記複数のロジック部のそれぞれとの間に設けられた複数のアンチフューズ回路を有するものであり、
前記いずれか１つのロジック部に係る前記アンチフューズ回路のアンチフューズは、導通状態である一方、前記他のロジック部に係る前記アンチフューズ回路のアンチフューズは、非導通状態である
ことを特徴とするメモリ混載半導体集積回路。 - 請求項１記載のメモリ混載半導体集積回路において、
前記切り離し部は、前記メモリと前記複数のロジック部との間に設けられたスイッチ手段を有するものであり、
前記スイッチ手段は、前記各ロジック部について、与えられた制御信号に応じて、当該ロジック部と前記メモリとを接続する接続状態と、当該ロジック部と前記メモリとを切り離す切り離し状態とを、切替制御するものである
ことを特徴とするメモリ混載半導体集積回路。 - 請求項７記載のメモリ混載半導体集積回路において、
前記スイッチ手段は、前記メモリと前記複数のロジック部のそれぞれとの間に設けられ、前記制御信号に応じてそれぞれ開閉動作をする複数のトランジスタスイッチを有するものであり、
前記各トランジスタスイッチは、閉じることによって前記接続状態を実現する一方、開くことによって前記切り離し状態を実現するものである
ことを特徴とするメモリ混載半導体集積回路。 - 請求項７記載のメモリ混載半導体集積回路において、
前記制御信号を、前記接続状態および切り離し状態のいずれかに固定する制御信号固定手段を備えた
ことを特徴とするメモリ混載半導体集積回路。 - 請求項７記載のメモリ混載半導体集積回路において、
前記複数のロジック部のうち少なくとも１つは、
当該ロジック部が前記メモリにアクセス中であるか否かを判断し、この判断結果に基づいて、当該ロジック部について前記接続状態および切り離し状態のいずれかにするように、前記制御信号を出力する制御回路を有する
ことを特徴とするメモリ混載半導体集積回路。 - 請求項１０記載のメモリ混載半導体集積回路において、
前記制御回路は、自己の属するロジック部が当該メモリ混載半導体集積回路に不要なものであるとき、当該ロジック部について前記切り離し状態にするように、前記制御信号を出力する
ことを特徴とするメモリ混載半導体集積回路。 - 請求項７記載のメモリ混載半導体集積回路において、
前記複数のロジック部のうち少なくとも１つは、
当該ロジック部以外のロジック部が非動作状態であると判断したとき、このロジック部について前記切り離し状態にするように、前記制御信号を出力する制御回路を有する
ことを特徴とするメモリ混載半導体集積回路。 - 請求項７記載のメモリ混載半導体集積回路において、
前記メモリは、前記複数のロジック部のうち少なくとも１つに要求信号を出力する要求信号発生回路を有するものであり、
前記少なくとも１つのロジック部は、
前記要求信号を受けたとき、当該ロジック部の動作状態を判断し、この判断結果に基づいて、当該ロジック部について前記接続状態および切り離し状態のいずれかにするように、前記制御信号を出力する制御回路を有するものである
ことを特徴とするメモリ混載半導体集積回路。 - 請求項７記載のメモリ混載半導体集積回路において、
前記各ロジック部の健全性を判定し、当該ロジック部に、この判定結果に基づいた判定信号を出力するテスト回路を備え、
前記複数のロジック部のうち少なくとも１つは、
前記判定信号を入力し、当該判定信号が、当該ロジック部が健全でないことを示すものであるとき、当該ロジック部について前記切り離し状態にするように前記制御信号を出力する制御回路を有するものである
ことを特徴とするメモリ混載半導体集積回路。 - 請求項７記載のメモリ混載半導体集積回路において、
前記各ロジック部の健全性を判定し、健全でないと判定したロジック部について前記切り離し状態にするように、前記制御信号を出力するテスト回路を備えた
ことを特徴とするメモリ混載半導体集積回路。 - 請求項１記載のメモリ混載半導体集積回路において、
前記切り離し状態にあるロジック部を、当該ロジック部に供給されている電源から切り離す電源切り離し手段を備えた
ことを特徴とするメモリ混載半導体集積回路。 - 請求項１記載のメモリ混載半導体集積回路において、
前記切り離し状態にあるロジック部に供給されている電源電圧と当該ロジック部の基板電圧との差が小さくなるように、当該基板電圧を変更する基板電圧変更手段を備えた
ことを特徴とするメモリ混載半導体集積回路。 - 請求項１記載のメモリ混載半導体集積回路において、
前記切り離し部は、前記複数のロジック部のうち当該メモリ混載半導体集積回路において使用される使用ロジック部を、順次切り替えて、前記メモリに接続する一方、前記使用ロジック部以外である不使用ロジック部を前記メモリから切り離すものである
ことを特徴とするメモリ混載半導体集積回路。 - 請求項１８記載のメモリ混載半導体集積回路において、
前記各ロジック部は、前記メモリ内の出力回路に共通に接続可能にされたものであり、
前記切り離し部は、前記出力回路と前記各ロジック部との間に設けられ、前記使用ロジック部を前記出力回路に接続する一方、前記不使用ロジック部を前記出力回路から切り離すものである
ことを特徴とするメモリ混載半導体集積回路。 - 請求項１８記載のメモリ混載半導体集積回路において、
前記メモリは、前記複数のロジック部にそれぞれ相応する複数の出力回路を有するものであり、
前記各ロジック部は、前記相応する出力回路を介して、前記メモリ内のアンプ回路に共通に接続可能にされたものであり、
前記切り離し部は、前記アンプ回路と前記相応する出力回路との間に設けられ、前記使用ロジック部を前記アンプ回路に接続する一方、前記不使用ロジック部を前記アンプ回路から切り離すものである
ことを特徴とするメモリ混載半導体集積回路。 - 請求項１８記載のメモリ混載半導体集積回路において、
前記メモリは、前記複数のロジック部にそれぞれ相応する複数の出力回路および複数のアンプ回路を有するものであり、
前記各ロジック部は、前記相応する出力回路およびアンプ回路を介して、前記メモリ内のプリアンプ回路に共通に接続可能にされたものであり、
前記切り離し部は、前記プリアンプ回路と前記相応するアンプ回路との間に設けられ、前記使用ロジック部を前記プリアンプ回路に接続する一方、前記不使用ロジック部を前記プリアンプ回路から切り離すものである
ことを特徴とするメモリ混載半導体集積回路。 - 請求項１８記載のメモリ混載半導体集積回路において、
前記メモリは、前記複数のロジック部にそれぞれ相応する複数の出力回路、複数のアンプ回路および複数のプリアンプ回路を有するものであり、
前記各ロジック部は、前記相応する出力回路、アンプ回路およびプリアンプ回路を介して、前記メモリ内のセンスアンプ回路に共通に接続可能にされたものであり、
前記切り離し部は、前記センスアンプ回路と前記相応するプリアンプ回路との間に設けられ、前記使用ロジック部を前記センスアンプ回路に接続する一方、前記不使用ロジック部を前記センスアンプ回路から切り離すものである
ことを特徴とするメモリ混載半導体集積回路。 - 請求項１８記載のメモリ混載半導体集積回路において、
前記各ロジック部は、前記メモリ内の入力回路に共通に接続可能にされたものであり、
前記切り離し部は、前記入力回路と前記各ロジック部との間に設けられ、前記使用ロジック部を前記入力回路に接続する一方、前記不使用ロジック部を前記入力回路から切り離すものである
ことを特徴とするメモリ混載半導体集積回路。 - 請求項１８記載のメモリ混載半導体集積回路において、
前記メモリは、前記複数のロジック部にそれぞれ相応する複数の入力回路を有するものであり、
前記各ロジック部は、前記相応する入力回路を介して、前記メモリ内のライトアンプ回路に共通に接続可能にされたものであり、
前記切り離し部は、前記ライトアンプ回路と前記相応する入力回路との間に設けられ、前記使用ロジック部を前記ライトアンプ回路に接続する一方、前記不使用ロジック部を前記ライトアンプ回路から切り離すものである
ことを特徴とするメモリ混載半導体集積回路。 - 請求項１８記載のメモリ混載半導体集積回路において、
前記メモリは、前記複数のロジック部にそれぞれ相応する複数の入力回路および複数のライトアンプ回路を有するものであり、
前記各ロジック部は、前記相応する入力回路およびライトアンプ回路を介して、前記メモリ内のライトバッファ回路に共通に接続可能にされたものであり、
前記切り離し部は、前記ライトバッファ回路と前記相応するライトアンプ回路との間に設けられ、前記使用ロジック部を前記ライトバッファ回路に接続する一方、前記不使用ロジック部を前記ライトバッファ回路から切り離すものである
ことを特徴とするメモリ混載半導体集積回路。 - 請求項１８記載のメモリ混載半導体集積回路において、
前記メモリは、前記複数のロジック部にそれぞれ相応する複数の入力回路、複数のライトアンプ回路および複数のライトバッファ回路を有するものであり、
前記各ロジック部は、前記相応する入力回路、ライトアンプ回路およびライトバッファ回路を介して、前記メモリ内のセンスアンプ回路に共通に接続可能にされたものであり、
前記切り離し部は、前記センスアンプ回路と前記相応するライトバッファ回路との間に設けられ、前記使用ロジック部を前記センスアンプ回路に接続する一方、前記不使用ロジック部を前記センスアンプ回路から切り離すものである
ことを特徴とするメモリ混載半導体集積回路。
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