JPH0477811A - 半導体装置 - Google Patents
半導体装置Info
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- JPH0477811A JPH0477811A JP18605490A JP18605490A JPH0477811A JP H0477811 A JPH0477811 A JP H0477811A JP 18605490 A JP18605490 A JP 18605490A JP 18605490 A JP18605490 A JP 18605490A JP H0477811 A JPH0477811 A JP H0477811A
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- JP
- Japan
- Prior art keywords
- output line
- register
- registers
- group
- switches
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 14
- 238000013500 data storage Methods 0.000 claims abstract description 17
- 238000010586 diagram Methods 0.000 description 6
- 239000003990 capacitor Substances 0.000 description 3
- 238000007599 discharging Methods 0.000 description 3
- 230000000630 rising effect Effects 0.000 description 3
- 230000007423 decrease Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
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- Dram (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野］
この発明は、半導体装置に関するものである。
従来の半導体装置を第３図ないし第５図に基づいて説明
する。
する。
第３図は従来の半導体装置の回路図である。第３図にお
いて、１２はｐＭＯ３ｌ−ランシスタ、１３１４はｎＭ
Ｏ３ｔ・ランジスタ、１５はランチ回路、１６〜２０は
データ記憶素子であるレジスタ、Ｂは出力信号、ＶＤＤ
は直流電源である。
いて、１２はｐＭＯ３ｌ−ランシスタ、１３１４はｎＭ
Ｏ３ｔ・ランジスタ、１５はランチ回路、１６〜２０は
データ記憶素子であるレジスタ、Ｂは出力信号、ＶＤＤ
は直流電源である。
以上のように構成された半導体装置について、以下、そ
の動作を説明する。
の動作を説明する。
第４図は各部の動作タイミングチャートである。
まず、メインレジスタ１６からレジスタ１７へデータを
転送する場合について説明する。
転送する場合について説明する。
ｐＭＯ３＋−ランジスタ１２のゲート入力信号へが′０
゛であれば、ｐＭＯ３＋−ランジスタ１２は導通し、出
力ラインＢ１ば１゛に充電される。
゛であれば、ｐＭＯ３＋−ランジスタ１２は導通し、出
力ラインＢ１ば１゛に充電される。
この後、ゲート入力信号Ａが”’ｌ“になり、メインレ
ジスタ１６のＲＥ（続出可能）信号すが” １ ”の場
合に、メインレジスタ１６のラッチ回路１５のＮＱ出力
が０゛′であれば、ｎＭＯＳトランジスタ１３は非導通
となり、出力ラインＢ１の“′ビば保持される。また、
ＲＥ倍信号が°”１゛の場合に、メインレジスタ１６の
ラッチ回路１５のＮＱ出力が１”′であれば、ｎＭＯ３
ｌ・ランジスタ１３は導通となり、出力ラインＢ１の“
１゛′はメインレジスタ１６のｎ Ｍ ＯＳ ｉ・ラン
ジスタ１．３．１４を通して放電され、出力ラインＢ１
は“Ｏ゛となる。
ジスタ１６のＲＥ（続出可能）信号すが” １ ”の場
合に、メインレジスタ１６のラッチ回路１５のＮＱ出力
が０゛′であれば、ｎＭＯＳトランジスタ１３は非導通
となり、出力ラインＢ１の“′ビば保持される。また、
ＲＥ倍信号が°”１゛の場合に、メインレジスタ１６の
ラッチ回路１５のＮＱ出力が１”′であれば、ｎＭＯ３
ｌ・ランジスタ１３は導通となり、出力ラインＢ１の“
１゛′はメインレジスタ１６のｎ Ｍ ＯＳ ｉ・ラン
ジスタ１．３．１４を通して放電され、出力ラインＢ１
は“Ｏ゛となる。
そして、第４図に示すように、レジスタ１７のＷＥ（書
込可能）信号Ｃの立ち−１−かりエツジにより出力ライ
ン＋３１の値がレジスタ１７のラッチ回路１５ヘデータ
として取りこまれる。
込可能）信号Ｃの立ち−１−かりエツジにより出力ライ
ン＋３１の値がレジスタ１７のラッチ回路１５ヘデータ
として取りこまれる。
つぎに、レジスタ１７からメインレジスタ１６へデータ
を転送する場合について説明する。
を転送する場合について説明する。
ｐＭＯ３＋−ランジスタ１２のゲート入力信号Ａが０゛
になり、ｐＭＯＳトランジスタ１２は導通し、出力ライ
ンＢ１は“′１゛′に充電される。デー１〜入力信号Ａ
が１′になり、レジスタ１７の丁２Ｅ信号ｄが“′１パ
の場合に、レジスタ１７のラッチ回路１５のＮＱ比出力
“０′”であれば、ｎＭＯ３Ｉ−ランジスタ１３は非導
通となり、出力ラインＢ １の゛１パは保持される。ま
た、ＲＥ信信号炉１ ”の場合に、レジスタ１７のラン
チ回路１５のＮＱ比出力′１゛であれば、ｎＭＯｓトラ
ンジスタ１３は導通となり、出力ラインＢ１の“１゛は
レジスタ１７のｎＭＯ３ｌ−ランシスク１３，１．４を
通して放電され、出力ラインＢ１ば“０゛となる。
になり、ｐＭＯＳトランジスタ１２は導通し、出力ライ
ンＢ１は“′１゛′に充電される。デー１〜入力信号Ａ
が１′になり、レジスタ１７の丁２Ｅ信号ｄが“′１パ
の場合に、レジスタ１７のラッチ回路１５のＮＱ比出力
“０′”であれば、ｎＭＯ３Ｉ−ランジスタ１３は非導
通となり、出力ラインＢ １の゛１パは保持される。ま
た、ＲＥ信信号炉１ ”の場合に、レジスタ１７のラン
チ回路１５のＮＱ比出力′１゛であれば、ｎＭＯｓトラ
ンジスタ１３は導通となり、出力ラインＢ１の“１゛は
レジスタ１７のｎＭＯ３ｌ−ランシスク１３，１．４を
通して放電され、出力ラインＢ１ば“０゛となる。
そして、第４図に示すように、メインレジスタ１６のｗ
ｒ＝信号信号布し−Ｌがりエツジにより出力ラインＢ１
の値がメインレジスタ１６のラッチ回路１５ヘデータと
して取りこまれる。
ｒ＝信号信号布し−Ｌがりエツジにより出力ラインＢ１
の値がメインレジスタ１６のラッチ回路１５ヘデータと
して取りこまれる。
しかしながら、上記従来の構成では、回路の動作スピー
ドは、出力ラインＢ１を充電・放電する特性に左右され
る。例えば、第５図に示すようなＲＣ回路の充電特性は
次式により表される。
ドは、出力ラインＢ１を充電・放電する特性に左右され
る。例えば、第５図に示すようなＲＣ回路の充電特性は
次式により表される。
ＶｏｌｌＴ＝Ｖ、、 （１−ｅ−ｔ／ＲＣ）上式におい
て、Ｖｌｌ＋は入力電圧、ＶｏＵｌは容量Ｃの両端の電
圧、Ｒは抵抗である。抵抗Ｒ９容量Ｃの値がＯに近いほ
ど短時間で■。ＬＩＴ−Ｖ ＩＮとなる。第５図におけ
る抵抗Ｒは、第３図のｐＭＯｓトランジスタ１２の導通
時の抵抗であり、第５図における容量Ｃば、第３図の各
レジスタ１６〜２０のラッチ回路１５のＤ入力容量とｎ
ＭＯ３ｌ−ランジスタ１３のドレイン容量と各レジスタ
１６〜２０を接続する出力ラインＢ１の配線容量である
。
て、Ｖｌｌ＋は入力電圧、ＶｏＵｌは容量Ｃの両端の電
圧、Ｒは抵抗である。抵抗Ｒ９容量Ｃの値がＯに近いほ
ど短時間で■。ＬＩＴ−Ｖ ＩＮとなる。第５図におけ
る抵抗Ｒは、第３図のｐＭＯｓトランジスタ１２の導通
時の抵抗であり、第５図における容量Ｃば、第３図の各
レジスタ１６〜２０のラッチ回路１５のＤ入力容量とｎ
ＭＯ３ｌ−ランジスタ１３のドレイン容量と各レジスタ
１６〜２０を接続する出力ラインＢ１の配線容量である
。
ずなわら、データ記憶素子であるレジスタを増加すると
負荷容量が増大し、遅延が大きくなり、動作スピードが
遅くなるという問題があった。また、動作スピードを速
くするために抵抗Ｒを小さくすれば、消費電流が増える
という問題があった。
負荷容量が増大し、遅延が大きくなり、動作スピードが
遅くなるという問題があった。また、動作スピードを速
くするために抵抗Ｒを小さくすれば、消費電流が増える
という問題があった。
この発明の目的は、データ記憶素子の数に関係なく、消
費電流を増やすことなく、高速動作できる半導体装置を
提供することである。
費電流を増やすことなく、高速動作できる半導体装置を
提供することである。
〔課題を解決するための手段］
この発明の半導体装置は、複数のデータ記憶素子を複数
のグループに分け、複数のデータ記憶素子の各グループ
を複数のスイッチで個別に出力ラインに接続するように
し、主記憶素子および複数のデータ記憶素子間のデータ
転送時に、複数のスイッチのうち１つのスイッチのみを
導通するようにしたことを特徴とする。
のグループに分け、複数のデータ記憶素子の各グループ
を複数のスイッチで個別に出力ラインに接続するように
し、主記憶素子および複数のデータ記憶素子間のデータ
転送時に、複数のスイッチのうち１つのスイッチのみを
導通するようにしたことを特徴とする。
〔作用］
この発明の構成によれば、主記憶素子および複数のデー
タ記憶素子間のデータ転送時に、複数のスイッチのうち
１つのスイッチのみを導通して単一グループのデータ記
憶素子のみを出力ラインに接続するようにしたことによ
り、出力ラインへの負荷容量を小さくすることが可能と
なり、出力ラインに対する充電・放電を速くすることが
できる。
タ記憶素子間のデータ転送時に、複数のスイッチのうち
１つのスイッチのみを導通して単一グループのデータ記
憶素子のみを出力ラインに接続するようにしたことによ
り、出力ラインへの負荷容量を小さくすることが可能と
なり、出力ラインに対する充電・放電を速くすることが
できる。
〔実施例］
この発明の一実施例を第１図および第２図に基づいて説
明する。
明する。
第１図はこの発明の一実施例の半導体装置の回路図であ
る。第１図において、■はｐＭＯ３＋−ランジスタ、２
３はｎＭＯ３）ランジスタ、４はラッチ回路、５〜９ば
データ記憶素子であるレジスタ、１０１１はスイッチ、
Ｂは出力信号、■ＤＤは直流電源である。
る。第１図において、■はｐＭＯ３＋−ランジスタ、２
３はｎＭＯ３）ランジスタ、４はラッチ回路、５〜９ば
データ記憶素子であるレジスタ、１０１１はスイッチ、
Ｂは出力信号、■ＤＤは直流電源である。
第１図に示すように、出力ラインＢ１には、９ＭＯ３）
ランジスタ１とメインレジスタ５とスイッチ１．０，１
．１とが接続されている。そして、Ｍ個のレジスタを１
つのグループとして、Ｎ個のグループを使用している。
ランジスタ１とメインレジスタ５とスイッチ１．０，１
．１とが接続されている。そして、Ｍ個のレジスタを１
つのグループとして、Ｎ個のグループを使用している。
具体的には、レジスタ６〜７を第１グループＧ１とし、
レジスタ８〜９を第１グループＧ１としている。すなわ
ち、Ｎ個のスイッチ１０〜１１によって、ＭＸＮ個のレ
ジスタ６〜９をＮ個のグループＧ１〜ＧＮに分割し、各
グループ６１〜ＧＮを出力ラインＢ１がら分離している
。
レジスタ８〜９を第１グループＧ１としている。すなわ
ち、Ｎ個のスイッチ１０〜１１によって、ＭＸＮ個のレ
ジスタ６〜９をＮ個のグループＧ１〜ＧＮに分割し、各
グループ６１〜ＧＮを出力ラインＢ１がら分離している
。
以上のように構成された半導体装置について、以下、そ
の動作を説明する。
の動作を説明する。
第２図は各部の動作タイミングチャートである。
まず、メインレジスタ５から第１グループＧ１のレジス
タ６ヘデータを転送する場合について説明する。
タ６ヘデータを転送する場合について説明する。
スイッチ１０の動作信号Ｓ１が１“になりスイッチ１０
が導通状態となる。また、信号Ｓ１が１′のときには、
他のグループのスイッチの動作信号３２〜ＳＮは０゛で
あり他のグループのスイッチは非導通状態である。すな
わち、出力ラインＢ１は、ｐＭＯＳトランジスタ１とメ
インレジスタ５とスイッチ］、Ｏを介して第１グループ
Ｇ１のＭ個のレジスタ６〜７と接続されており、他のグ
ループのレジスタとは電気的に分離されている。
が導通状態となる。また、信号Ｓ１が１′のときには、
他のグループのスイッチの動作信号３２〜ＳＮは０゛で
あり他のグループのスイッチは非導通状態である。すな
わち、出力ラインＢ１は、ｐＭＯＳトランジスタ１とメ
インレジスタ５とスイッチ］、Ｏを介して第１グループ
Ｇ１のＭ個のレジスタ６〜７と接続されており、他のグ
ループのレジスタとは電気的に分離されている。
このとき、ｐＭＯ３＋・ランジスタ１のゲート入力信号
Ａが′０′″であれば、ｐ、ＭＯ３＋−ランジスタ１は
導通し、出力ラインＢ１は°“１゛に充電される。この
後、ゲート入力信号へがパ１゛になり、メインレジスタ
５のＲＥ（続出可能）信号すが′“１”の場合に、メイ
ンレジスタ５のラッチ回路４のＮＱ比出力” ｏ ”で
あれば、ｎＭＯ３ｈランジスタ２は非導通となり、出力
ラインＢ１の“１′″は保持される。また、ＲＥ信号す
が１゛の場合に、メインレジスタ５のラッチ回路４のＮ
Ｑ比出力“１゛′であれば、ｎＭＯ３）ランシスク２ば
導通となり、出力ラインＢ１の“１“はメインレジスタ
５のｎＭＯ３ｌ・ランジスク２，３を通して放電され、
出力ラインＢ１ば０”となる。
Ａが′０′″であれば、ｐ、ＭＯ３＋−ランジスタ１は
導通し、出力ラインＢ１は°“１゛に充電される。この
後、ゲート入力信号へがパ１゛になり、メインレジスタ
５のＲＥ（続出可能）信号すが′“１”の場合に、メイ
ンレジスタ５のラッチ回路４のＮＱ比出力” ｏ ”で
あれば、ｎＭＯ３ｈランジスタ２は非導通となり、出力
ラインＢ１の“１′″は保持される。また、ＲＥ信号す
が１゛の場合に、メインレジスタ５のラッチ回路４のＮ
Ｑ比出力“１゛′であれば、ｎＭＯ３）ランシスク２ば
導通となり、出力ラインＢ１の“１“はメインレジスタ
５のｎＭＯ３ｌ・ランジスク２，３を通して放電され、
出力ラインＢ１ば０”となる。
そして、第２図に示すように、第１グループＧ１のレジ
スタ６のＷＥ（書込可能）信号Ｃの立ち上がりエツジに
より出力ラインＢ１の値がレジスタ６のランチ回路４ヘ
データとして取りこまれる。
スタ６のＷＥ（書込可能）信号Ｃの立ち上がりエツジに
より出力ラインＢ１の値がレジスタ６のランチ回路４ヘ
データとして取りこまれる。
つぎに、第１グループＧ１のレジスタ６からメインレジ
スタ５ヘデータを転送する場合について説明する。
スタ５ヘデータを転送する場合について説明する。
スイッチ１０の動作信号Ｓ１が“１゛になりスイッチ１
０が導通状態となる。また、信号Ｓ１が１′のときには
、他のグループのスイッチの動作信号８２〜ＳＮはＯ゛
であり他のグループのスイッチは非導通状態である。
０が導通状態となる。また、信号Ｓ１が１′のときには
、他のグループのスイッチの動作信号８２〜ＳＮはＯ゛
であり他のグループのスイッチは非導通状態である。
ｐＭＯＳトランジスタ１のゲート入力信号Ａが′“Ｏ“
になり、ｐＭＯ３）ランジスタ１は導通し、出力ライン
Ｂ１ば′１°゛に充電される。ゲート入力信号Ａが′１
“°になり、レジスタ６のＲＥ信信号炉１゛の場合に、
レジスタ６のラッチ回路４のＮＱ比出力′０“′であれ
ば、ｎＭＯＳトランジスタ２は非導通となり、出力ライ
ンＢ１の゛１パば保持される。また、ＲＥ信信号炉“１
゛の場合に、レジスタ６のラッチ回路４のＮＱ比出力１
゛であれば、ｎＭＯ３ｌ・ランジスタ２は導通となり、
出力ラインＢ１の′１゛ばレジスタ６のｎ Ｍ ＯＳト
ランジスタ２．３を通して放電され、出力ラインＢ１は
０゛となる。
になり、ｐＭＯ３）ランジスタ１は導通し、出力ライン
Ｂ１ば′１°゛に充電される。ゲート入力信号Ａが′１
“°になり、レジスタ６のＲＥ信信号炉１゛の場合に、
レジスタ６のラッチ回路４のＮＱ比出力′０“′であれ
ば、ｎＭＯＳトランジスタ２は非導通となり、出力ライ
ンＢ１の゛１パば保持される。また、ＲＥ信信号炉“１
゛の場合に、レジスタ６のラッチ回路４のＮＱ比出力１
゛であれば、ｎＭＯ３ｌ・ランジスタ２は導通となり、
出力ラインＢ１の′１゛ばレジスタ６のｎ Ｍ ＯＳト
ランジスタ２．３を通して放電され、出力ラインＢ１は
０゛となる。
そして、第２図に示すように、メインレジスタ５のＷＥ
信号ａの立ち上がりエツジにより出力ラインＢ１の値が
メインレジスタ５のランチ回路４ヘデータとして取りこ
まれる。
信号ａの立ち上がりエツジにより出力ラインＢ１の値が
メインレジスタ５のランチ回路４ヘデータとして取りこ
まれる。
以」二のようにこの実施例によれば、レジスタ６〜９を
スイッチ１０〜１］によってＮ個のグループに分割し、
出力ラインＢ１から分離したことにより、出力ラインＢ
１への負荷容量を小さくすることが可能となり、出力ラ
インＢ１に対する充電・放電を速くでき回路を高速動作
させることができる。
スイッチ１０〜１］によってＮ個のグループに分割し、
出力ラインＢ１から分離したことにより、出力ラインＢ
１への負荷容量を小さくすることが可能となり、出力ラ
インＢ１に対する充電・放電を速くでき回路を高速動作
させることができる。
この発明の半導体装置は、主記憶素子および複数のデー
タ記憶素子間のデータ転送時に、複数のスイッチのうち
１つのスイッチのみを導通して単一グループのデータ記
憶素子のみを出力ラインに接続するようにしたことによ
り、出力ラインへの負荷容量を小さくすることが可能と
なり、出力うインに対する充電・放電を速（でき回路を
高速動作させることができる。
タ記憶素子間のデータ転送時に、複数のスイッチのうち
１つのスイッチのみを導通して単一グループのデータ記
憶素子のみを出力ラインに接続するようにしたことによ
り、出力ラインへの負荷容量を小さくすることが可能と
なり、出力うインに対する充電・放電を速（でき回路を
高速動作させることができる。
第１図はこの発明の一実施例の半導体装置の回路図、第
２図は第１図における各部の動作タイミングヂャート、
第３図は従来の半導体装置の回路図、第４図は第３図に
おける各部の動作タイミングヂャート、第５図は抵抗お
よび容量による充電回路である。 ５・・・メインレジスタ（主記憶素子）、６〜９・・・
レジスタ（複数のデータ記憶素子）、１０，１．１・・
・スイッチ、Ｂ・・・出力信号、Ｂ１・・・出力ライン
■
２図は第１図における各部の動作タイミングヂャート、
第３図は従来の半導体装置の回路図、第４図は第３図に
おける各部の動作タイミングヂャート、第５図は抵抗お
よび容量による充電回路である。 ５・・・メインレジスタ（主記憶素子）、６〜９・・・
レジスタ（複数のデータ記憶素子）、１０，１．１・・
・スイッチ、Ｂ・・・出力信号、Ｂ１・・・出力ライン
■
Claims (1)
- 【特許請求の範囲】 出力信号を発生する出力ラインと、この出力ラインに接
続されてデータを記憶する主記憶素子と、複数のグルー
プに分けられた複数のデータ記憶素子と、このデータ記
憶素子の各グループを個別に前記出力ラインに接続する
複数のスイッチとを備え、 前記主記憶素子および複数のデータ記憶素子間のデータ
転送時に、前記複数のスイッチのうち１つのスイッチの
みを導通するようにしたことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18605490A JPH0477811A (ja) | 1990-07-13 | 1990-07-13 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18605490A JPH0477811A (ja) | 1990-07-13 | 1990-07-13 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0477811A true JPH0477811A (ja) | 1992-03-11 |
Family
ID=16181591
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18605490A Pending JPH0477811A (ja) | 1990-07-13 | 1990-07-13 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0477811A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5440522A (en) * | 1993-12-06 | 1995-08-08 | Nec Corporation | Connection/disconnection control circuit for data lines between memory groups |
-
1990
- 1990-07-13 JP JP18605490A patent/JPH0477811A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5440522A (en) * | 1993-12-06 | 1995-08-08 | Nec Corporation | Connection/disconnection control circuit for data lines between memory groups |
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