JPS62225970A - シリアルデ−タ検査装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〈産業上の利用分野〉 本発明はＬＳＩのシリアルデータ検査装置に関し、例え
ばＣＲＴコントローラ用ＬＳＩの如く長大なシリアルデ
ータを伴なうＬＳＩの良否検査に用いるものである。

〈従来の技術〉 従来この種のＣＲＴコントローラ用ＬＳＩのシリアルデ
ータの良否を判定する方法として、第３図に示す如く、
ＬＳＩテストシステム中のパターンメモリ部に、入カバ
ターンＡに対して正常動作によって得られる論理値を期
待値Ｂとして対応させて格納させ、テスト実行によって
被検査ＬＳＩから導出された出力を上記期待値と比較す
ることにより実行していた。

〈発明が解決しようとする問題点〉 上記従来の手法によれば、被検査ＬＳＩのシリアルデー
タ長によっては、ＬＳＩテストシステム中の有限パター
ンメモリ長を超えてしまうことがしばしばあった。この
ような場合、他のメモリ手段となるディスクを利用して
パターンメモリに再度ロードし、テストを実行していた
。そのためテストにあたって、付加したディスクのメモ
リアクセスを伴ない、テストスループットが悪くなって
そのためテスト時間の長大化を招いていた。

近年このような問題点を解決するためにＶＬＳＩテスト
システムが開発されているが美大な設備投資を必要とし
、経済性に問題があった。

〈発明が解決しようとする問題点〉 本発明は上記従来のテストシステムの問題点に鑑みてな
されたものであ、Ｄ、ＬＳＩテストシステムに本発明を
付加することによシ、有限パターンメモリサイズの経済
的なＬＳＩテストシステムにてテストを実行することを
目的とする。

本発明は、与えられた入力データに対して被検査ＬＳＩ
から出力されるシリアル論理データに対して、該シリア
ル論理データに含まれた囁０“及び％　１　／／を夫々
独立してフリップフロップでフェッチし、該夫々のフリ
ップフロップの出力を夫々ｎ段全加算器に与えて総和を
演算し、演算された買ビの総和及び町！の総和を判別し
て被検査ＬＳＩの良否を判定するシリアルデータの検査
装置である。

〈実施例〉 第１図において、テスト実行によって被検査ＬＳＩ（図
示せず）から出力されたシリアルデータ１は入力端子に
与えられ、データの内容がＳＳ　□　／／ならばＮＯ〃
データ用フリフリップフロップ５ａ′１”ｆｘ　ラバ’
　１“データ用フリップフロップ５ｂに入力される。上
記各７リツプ７０ツブ５ａ、５ｂには、シリアルデータ
フェッチ信号３及びシリアルデータロード信号４が与え
られて信号の入出力が制御される。各７リツプフロツプ
５ａ、５ｂの出力にはＳ　□　／／データ用ｎビット全
加算器６ａ或いは囁１“データ用ｎビット全加算器６ｂ
が接続され、入力されてくるＸＶ□　／／或いは１１”
を計数する。上記両ｎビット全加算器６ａ、６ｂの出力
は′ＸＯ〃データ用ｎビットラッチの初段７ａ、’１“
データ用ｎビットラッチの初段７ｂに与えられ、該ラン
チ回路初段の出力は次段のラッチ回路に与えられると共
に上記ｎビット今加Ｘ器６　ａ　＋　６　ｂに帰還され
ている。上記全加算器６ａ、６ｂ及びランチ回路初段７
ａ、７ｂにおける全加算、ラッチ用フェッチ及びデータ
のロードは制御信号２によって制御される。

ラッチ回路初段７ａ、７ｂの次には更にＳｌ　□　／／
データ用ｎビットラッチ後段８ａ　、　％　１　／ｌ　
データ用ｎビットラッチ後段８ｂが接続され、総和出力
のフェッチ及びロード信号１０が与えられることにより
囁Ｏ“或いは１１”の計数した総和を端子９ａ。

９ｂに出力する。

第２図のタイミングチャートを用いて上記テストシステ
ムの動作を説明する。

被検査ＬＳＩは、検査のために与えられた入カバターン
に対して出力信号を導出し、シリアルデータ入力１とし
て上記テストシステムに与する。

与えられたシリアルデータ入力１に対してＳＳ　Ｏ／／
データ検出用フリップフロップ５ａ及び−１〃データ検
出用７リツプ７０ツブ５ｂは７工ツチ信号３にて論理デ
ータを取り込む。即ちＳＯ“データ検出用フリラグフロ
ップ５ａはシリアルデータ入力１が蟻０“であれば気高
“とみなし、−１〃データ検出用フリツプフロツプ５ｂ
は気侭〃とみなして動作する。尚シリアルデータ入力１
が気１〃であれば上述と逆の処理を実行する。

上記両フリップフロップ５ａ、５ｂはロード信号４にて
与えられたデータが出力アウトされ、各々全加算器６ａ
、６ｂの一方の入力側に入力される。

他方の入力は次段のラッチ７　ａ　＋　７　ｂの出力を
フィードバックした信号が入力される。上記全加算器６
ａ、６ｂへのデータのフェッチとロードはフェッチ及び
ロード信号２によシ実行される。

尚全加算器６ａ、６ｂは、与えられたシリアルデータ１
の状態によシ＋１インクリメントする、あるいはインク
リメントせずに前のデータを保持するいわゆる総和の得
られることが必要である。従ってシリアルデータ１が３
パターン連続してＳＳ　□　／／のままであったとすれ
ばＳＳ　□”側の全加算器６ａは＋１を３回縁シ返して
総和として３とをシ、このとき囁１〃側の全加算器６ｂ
は０である。その後シリアルデータ１が２パターン連続
して１ノのままであれば、全加算器６ａは＋１インクリ
メントをせず、そのためデータとしては上記の総和３の
ままであり、−万全加算器６ｂは＋１インクリメントを
２回繰り返し、その結果総和は２となる。

上記各全加算器６ａ、６ｂに計数されラッチ回路８ａ、
８ｂに保持された総和データは、総和出力フェッチ及び
ロード信号１０により出力ライン９　ａ　＋９ｂに出力
アウトされる。該出力ライン９ａ、９ｂに導出されたデ
ータを予め求められた正常な値と比較して判定すること
により、被検査ＬＳＩのシリアルデータの良否を判定す
る。

〈発明の効果〉 以上本発明によれば、全加算器のビット数を増やすこと
により長大なシリアルデータも簡単なテストシステムで
良否を判定することができ、入手の容易なＬＳＩテスト
システムの有限パターンメモリ長の範囲で、長いシリア
ルデータをもつＬＳＩのテストを実行することができる
。

【図面の簡単な説明】

第１図は本発明による一実施例を示すテストシステムの
要部ブロック図、第２図は同実施例の動作を説明するた
めのタイミングチャート、第３〜図は従来のシリアルデ
ータ検査方法を説明するためのテータメモリ図である。

Claims (1)

1. 【特許請求の範囲】 入力されてくるシリアル論理データの“０”及び“１”
   を各々独立してフェッチするフリップフロップと、 夫々のフリップフロップの出力を夫々入力とするｎビッ
   ト全加算器と、 該全加算器の夫々の出力を保持するｎビットラッチとを
   具え、 上記全加算器の夫々におけるシリアル論理データ“０”
   数の総和と“１”数の総和を判別して被検査ＬＳＩの良
   否を判定することを特徴とするシリアルデータ検査装置
   。