JPS6024662A - デ−タ転送回路 - Google Patents
デ−タ転送回路Info
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- JPS6024662A JPS6024662A JP13198183A JP13198183A JPS6024662A JP S6024662 A JPS6024662 A JP S6024662A JP 13198183 A JP13198183 A JP 13198183A JP 13198183 A JP13198183 A JP 13198183A JP S6024662 A JPS6024662 A JP S6024662A
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- JP
- Japan
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- circuit
- data
- peripheral circuit
- peripheral
- signal
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- Pending
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
- G06F13/4204—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus
- G06F13/4221—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being an input/output bus, e.g. ISA bus, EISA bus, PCI bus, SCSI bus
- G06F13/4226—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being an input/output bus, e.g. ISA bus, EISA bus, PCI bus, SCSI bus with asynchronous protocol
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
夾亙公ｊ
本発明はデータ転送回路、とくに、処理袋ｈ″１と周辺
回路との間にあって両者の間でいずれかの方向にデータ
を転送するデータ転送回路に関するものである。
回路との間にあって両者の間でいずれかの方向にデータ
を転送するデータ転送回路に関するものである。
疋」ＪＬ苅
たとえばマイクロコンピュータシステトなどのデータ処
理システムにおいて、マイクロプロセッサなどの処理装
置とファイル、記七〇装置や入出力装置などの周辺回路
との間でいずれかの方向にデータを転送するために、両
者の間にデータ転送回路が配設される。
理システムにおいて、マイクロプロセッサなどの処理装
置とファイル、記七〇装置や入出力装置などの周辺回路
との間でいずれかの方向にデータを転送するために、両
者の間にデータ転送回路が配設される。
たとえば周辺１ｊｉｌ路から処理装置にデータを入力す
るための人力ボートとして機能するデータ転送回路゛で
は、開山回路からデータが入力ボートにセットされたか
否かを゛示すフリフプフロップなどの状！ハ；表示機構
が設けられている。このフリップフロップは、周辺回路
が人力ポートにデータをセントするとその周辺回路によ
ってセ・アト状態にされ、そのセットされたデータを処
理装置が読み取ると処理装置によってリセッＩ・状態に
される。
るための人力ボートとして機能するデータ転送回路゛で
は、開山回路からデータが入力ボートにセットされたか
否かを゛示すフリフプフロップなどの状！ハ；表示機構
が設けられている。このフリップフロップは、周辺回路
が人力ポートにデータをセントするとその周辺回路によ
ってセ・アト状態にされ、そのセットされたデータを処
理装置が読み取ると処理装置によってリセッＩ・状態に
される。
つまりこのフリ、ンブフロンプは、セント状態では処理
装置がデータを読み取ってもよいことを示すものである
。
装置がデータを読み取ってもよいことを示すものである
。
周辺回路の動作が処理装置の完全な制御下にないシステ
ムでは、周辺回路の動作か処理装置の動ｆ１と競合する
ことがある。たとえば」一連の例のように周辺回路から
処理装置にデータを転送する場合、周辺回路か人力ボー
トにデータをセ、１・するタイミングと、処理装置７か
これを５）ｔみ取るタイングカ）屯なることがある。こ
のようにデータセントと読取りがタイミング−１−同１
１１１に発生すると、このフリツプフロツプはセントお
よびリセットが同時に駆動され、その論理状ｙハ：か不
定となる。したがってこの場合、周辺回路から処理装置
〆ＩにｉＥ Ｌ ｌ／１データを転送できない結果を招
く。これは、処理装置から周辺回路にデータを出力する
場合も同様である。
ムでは、周辺回路の動作か処理装置の動ｆ１と競合する
ことがある。たとえば」一連の例のように周辺回路から
処理装置にデータを転送する場合、周辺回路か人力ボー
トにデータをセ、１・するタイミングと、処理装置７か
これを５）ｔみ取るタイングカ）屯なることがある。こ
のようにデータセントと読取りがタイミング−１−同１
１１１に発生すると、このフリツプフロツプはセントお
よびリセットが同時に駆動され、その論理状ｙハ：か不
定となる。したがってこの場合、周辺回路から処理装置
〆ＩにｉＥ Ｌ ｌ／１データを転送できない結果を招
く。これは、処理装置から周辺回路にデータを出力する
場合も同様である。
１４的
本発明はこのような従来技術の欠点を解消し、処理装置
と周辺回路との間で効率的己データ転送を行なうことが
できるデータ転送回路を提イＪＩすることを目的とする
。
と周辺回路との間で効率的己データ転送を行なうことが
できるデータ転送回路を提イＪＩすることを目的とする
。
伎−誠
本発明の構成について以下、一実施例に基ついて説明す
る。
る。
第１図は本発明によるデータ転送回路を、たとえばマイ
クロコンピュータシステムなとの処理システムに適用し
た実施例を概念的に示す。この実施例では、マイクロプ
ロセンサなどの中央処理装置１０と周辺回路１２および
１４との間にデータ転送回路１００および２００が配置
δされている。周辺回路１２は中央処理装置ｌＯに対す
る入力装置の例を示し、周辺回路１４は中央処理装置１
０からの出力装置の例を示す。勿論、両装置１２および
１４は単一の装置であってもよい。
クロコンピュータシステムなとの処理システムに適用し
た実施例を概念的に示す。この実施例では、マイクロプ
ロセンサなどの中央処理装置１０と周辺回路１２および
１４との間にデータ転送回路１００および２００が配置
δされている。周辺回路１２は中央処理装置ｌＯに対す
る入力装置の例を示し、周辺回路１４は中央処理装置１
０からの出力装置の例を示す。勿論、両装置１２および
１４は単一の装置であってもよい。
データ転送回路１００は周辺回路１２から処理装置１０
にデータを入力する入力ポートとじて機能し、データφ
Ｉ：送回路２００は処理装置１０から周辺回路１２ヘテ
ータを出力する出力ポートとじて機能する。
にデータを入力する入力ポートとじて機能し、データφ
Ｉ：送回路２００は処理装置１０から周辺回路１２ヘテ
ータを出力する出力ポートとじて機能する。
後の説明かられかるように、両者は実質的に同じ構成で
よいので、主として転送回路１００を中心として未発Ｉ
ＪＩを説明する。
よいので、主として転送回路１００を中心として未発Ｉ
ＪＩを説明する。
第１図かられかるように、データ転送回路１００は中央
処理装置１０に対して、ｎヒツトＤＢＯ〜ＤＢｎのデー
タバス１０２．ならびに１１ノ目よｌ線１０４，１０８
および１０８でインタフェースされている。また、周辺
回路１２に対しては、同じくｎピントＤＢＯ−Ｄ［３ｎ
の子−タハス１１２．ならびに制御線１１４および［８
でインタフェースされている。。
処理装置１０に対して、ｎヒツトＤＢＯ〜ＤＢｎのデー
タバス１０２．ならびに１１ノ目よｌ線１０４，１０８
および１０８でインタフェースされている。また、周辺
回路１２に対しては、同じくｎピントＤＢＯ−Ｄ［３ｎ
の子−タハス１１２．ならびに制御線１１４および［８
でインタフェースされている。。
チー！Ｊ転送回路＋００は第２図に詳細に示すように、
）、（末的にはボート回路１２０．２つの状ｙハ：表示
回路すなわちフリップフロップＦＦＩおよびＦＦ２ 、
ならひに利他的論理和回路１２２からなる。
）、（末的にはボート回路１２０．２つの状ｙハ：表示
回路すなわちフリップフロップＦＦＩおよびＦＦ２ 、
ならひに利他的論理和回路１２２からなる。
ボート回路＋２０のデータ入力０１゛には周辺回路１２
からのデータバス１１２が、データ出力Ｄｏには中央処
理装置１０へのデータバス１０２がそれぞれ接続されて
いる。中央処理装置１０からの制御線１０Ｂはボート回
路＋２０の■端子、およびフリップフロフプＦＦ２のト
グル１人力に接続ネれ、処理装；ｒｉｌＯがら反転ＲＤ
すなわち１ｎ信号か供給される。中央処理装置ｌＯから
め制御線１０８はフリップフロップＦ Ｆ’ｌおよびＦ
Ｆ２の両すセットＲ入力に接続され、処理装置１０から
反転ＲＥＳＥＴすなわち■ＩＴ信号か供給さ、れる。
からのデータバス１１２が、データ出力Ｄｏには中央処
理装置１０へのデータバス１０２がそれぞれ接続されて
いる。中央処理装置１０からの制御線１０Ｂはボート回
路＋２０の■端子、およびフリップフロフプＦＦ２のト
グル１人力に接続ネれ、処理装；ｒｉｌＯがら反転ＲＤ
すなわち１ｎ信号か供給される。中央処理装置ｌＯから
め制御線１０８はフリップフロップＦ Ｆ’ｌおよびＦ
Ｆ２の両すセットＲ入力に接続され、処理装置１０から
反転ＲＥＳＥＴすなわち■ＩＴ信号か供給さ、れる。
図示のようにフリフプフロップＦＦＩｔｉよひＦＦ２の
Ｑ出力は、刊他的論理和回路１２２の入力にＪ’Ｃ１）
ｌｊされ、その出力は制御線１０４および１１４に接続
されている。この出力信号は、中央処理装置１０に夕、
１−一一−／−丁一 一一一一一、／＝−’＝ 一／− ／′− しては反転ＷＡＩＴすなわちＴ「口“信号として、また
周辺回路１２に対してはＷＡＩＴ信号として機能する。
Ｑ出力は、刊他的論理和回路１２２の入力にＪ’Ｃ１）
ｌｊされ、その出力は制御線１０４および１１４に接続
されている。この出力信号は、中央処理装置１０に夕、
１−一一−／−丁一 一一一一一、／＝−’＝ 一／− ／′− しては反転ＷＡＩＴすなわちＴ「口“信号として、また
周辺回路１２に対してはＷＡＩＴ信号として機能する。
また、周辺回路１２からの制御線１１６はポート回路１
２０およびフリップフロップＦＦＩのトグル１人力に接
続され、周辺回路１２から反転ＷＲすなわち■信号が供
給される。なお同図において、Ｏ印がインバータを示し
ていることは言うまでもない。
２０およびフリップフロップＦＦＩのトグル１人力に接
続され、周辺回路１２から反転ＷＲすなわち■信号が供
給される。なお同図において、Ｏ印がインバータを示し
ていることは言うまでもない。
第３図のタイムチャートを参照して動作を説明する。た
とえば時刻ｔ１において、周辺回路１２が書込み１１１
制御信号すなわち反転ＷＲ倍信号高レベルにすることに
よってデータバス＋１２を通してデータＤＢＯ〜ＤＢｎ
をポート回路＋２０にセントする。これとともに、この
晶レベルの反転ＷＲ信吋によってノリ、プフロップＦＦ
Ｉが反転される。ｉ３図かられかるように、この反転に
よってフリップフロップＦＦＩはノリ、プフロップＦＦ
２と状態が反対になるので、すｌ論的論理和回路１２２
の出力が高レベルに１１４によってＷＡＩＴ信号か、ま
た、処理装置１ｏには信号線１０４によって反「１ｉｌ
ｉＷＡＩＴ信ｔ）がそれぞれ出力される。これによって
周辺回路１２は待合せモートにはいる。
とえば時刻ｔ１において、周辺回路１２が書込み１１１
制御信号すなわち反転ＷＲ倍信号高レベルにすることに
よってデータバス＋１２を通してデータＤＢＯ〜ＤＢｎ
をポート回路＋２０にセントする。これとともに、この
晶レベルの反転ＷＲ信吋によってノリ、プフロップＦＦ
Ｉが反転される。ｉ３図かられかるように、この反転に
よってフリップフロップＦＦＩはノリ、プフロップＦＦ
２と状態が反対になるので、すｌ論的論理和回路１２２
の出力が高レベルに１１４によってＷＡＩＴ信号か、ま
た、処理装置１ｏには信号線１０４によって反「１ｉｌ
ｉＷＡＩＴ信ｔ）がそれぞれ出力される。これによって
周辺回路１２は待合せモートにはいる。
一方、中央処理装置１ｏは、それまで待合せモードにあ
ったが、この反転ＷＡＩＴ信５Ｊ−により待合ゼモード
から抜は出し、ポート回路＋２０にセントされているデ
ータＤＢＯ”ＤＢｎをデータバス＋０２を介して読み取
る。なお、反転ＲＤ倍信号、第３図に小すように、いず
れの時点で処理装置１ｏによって低レベルにされていて
もよい。つまり、処Ｊｌｌｌ装ｈ″′１１゜は反転ＲＤ
倍信号低レベルにし、反転ＷＡＩ７４ｒ−３−の高レベ
ルに応動してデータＤＢＯ−Ｄｅｎを１．）Ｌみ取る。
ったが、この反転ＷＡＩＴ信５Ｊ−により待合ゼモード
から抜は出し、ポート回路＋２０にセントされているデ
ータＤＢＯ”ＤＢｎをデータバス＋０２を介して読み取
る。なお、反転ＲＤ倍信号、第３図に小すように、いず
れの時点で処理装置１ｏによって低レベルにされていて
もよい。つまり、処Ｊｌｌｌ装ｈ″′１１゜は反転ＲＤ
倍信号低レベルにし、反転ＷＡＩ７４ｒ−３−の高レベ
ルに応動してデータＤＢＯ−Ｄｅｎを１．）Ｌみ取る。
たとえば時刻ｔ２で処理装置１ｏが読取りを終ｒすると
反転Ｒ口信壮を高レベルにし、フリ、ブフＵ、／プＦＦ
Ｉ を反転させる。したがってフリツプフロツプＦＦＩ
の状態がフリ、ププロップＦＦ２と 一致しＪｕｌ他的
論的論理和回路１２２力が低レベルになる。
反転Ｒ口信壮を高レベルにし、フリ、ブフＵ、／プＦＦ
Ｉ を反転させる。したがってフリツプフロツプＦＦＩ
の状態がフリ、ププロップＦＦ２と 一致しＪｕｌ他的
論的論理和回路１２２力が低レベルになる。
これによって周辺回路１２の待合せ期間Ｔ１が、４９：
ｒ ＝する。すなわち、信号線＋１４のＷＡＩＴ信号が
低レベルになって周辺回路１２が待合せモードから脱出
し。
ｒ ＝する。すなわち、信号線＋１４のＷＡＩＴ信号が
低レベルになって周辺回路１２が待合せモードから脱出
し。
イ、４吋線１０４の反転ＷＡＩＴ信号が高レベルになっ
て処理装置１０はこの周辺回路■２に対する待合せモー
ドにはいる。
て処理装置１０はこの周辺回路■２に対する待合せモー
ドにはいる。
周辺回路１２はいつの時点で反転ＷＲ倍信号低レベルに
してもよい。前述のようにしてＷＡＩＴ信号が高レベル
になると、周辺回路１２はたとえばｌＩ＋ｆＭｔ３にお
いて反転ＷＲ倍信号高レベルにし、データバス１１２を
介してデータＤＢＯ〜ＤＢｎをポート回路１２０にセラ
！・する。これによって処理装置１０の待合せ１１１１
ＩＩ Ｔ ２が終了する。以下、必要なデータ桁数だ
け前述の動作を繰り返し、周辺回路１２から中央処理装
置１０へのデータ転送が行なわれる。
してもよい。前述のようにしてＷＡＩＴ信号が高レベル
になると、周辺回路１２はたとえばｌＩ＋ｆＭｔ３にお
いて反転ＷＲ倍信号高レベルにし、データバス１１２を
介してデータＤＢＯ〜ＤＢｎをポート回路１２０にセラ
！・する。これによって処理装置１０の待合せ１１１１
ＩＩ Ｔ ２が終了する。以下、必要なデータ桁数だ
け前述の動作を繰り返し、周辺回路１２から中央処理装
置１０へのデータ転送が行なわれる。
一連のデータの転送を終了したとき、フリツプフロツプ
ＦＦＩおよびＦＦ２の状態に通゛畠、差異はない。しか
し、処理装置１０がＲＥＳＥＴ信りを出力して両フリ２
プフ口、プＦＦＩおよびＦＦ２を同し状ｙＡ、すなわち
この例ではりセント状態にしておけば、次のデータ転送
を誤動作なく円滑に行なえるので有利である。
ＦＦＩおよびＦＦ２の状態に通゛畠、差異はない。しか
し、処理装置１０がＲＥＳＥＴ信りを出力して両フリ２
プフ口、プＦＦＩおよびＦＦ２を同し状ｙＡ、すなわち
この例ではりセント状態にしておけば、次のデータ転送
を誤動作なく円滑に行なえるので有利である。
この実施例では、胡他的論理和回路１２２を使用し、フ
リツプフロツプＦＦＩおよびＦＦ２のＱ ｉｆｆ力の不
一致で排他的論理和回路１２２の出力か高レベルになる
ように構成されている。本発明は勿論このような共体的
構成にのみ限定されるものではなく、たとえば、フリツ
プフロツプＦＦＩおよびＦＦ２の夏出力を排他的論理和
回路１２２に人力させてもよく、また、排他的論理和回
路１２２の代りに一致検出回路を使用してもよい。勿論
、負論理回路を用いてもよいことは言うまでもない。
リツプフロツプＦＦＩおよびＦＦ２のＱ ｉｆｆ力の不
一致で排他的論理和回路１２２の出力か高レベルになる
ように構成されている。本発明は勿論このような共体的
構成にのみ限定されるものではなく、たとえば、フリツ
プフロツプＦＦＩおよびＦＦ２の夏出力を排他的論理和
回路１２２に人力させてもよく、また、排他的論理和回
路１２２の代りに一致検出回路を使用してもよい。勿論
、負論理回路を用いてもよいことは言うまでもない。
第３図のタイムチャー１・かられかるように、周辺回路
１２側からの反転ＷＲ信りと中央処理装置１０側からの
反転Ｒ１］信−ツとが同時に付勢されても、対応するフ
リ、ププロップＦＦＩまたはＦＦ２の状ｍ、がつ′６定
し、 ＷＡＩＴ信号または反転ＷＡＩＴ信壮か伺勢され
るので、データ信りの転送か円滑に行なわれる。
１２側からの反転ＷＲ信りと中央処理装置１０側からの
反転Ｒ１］信−ツとが同時に付勢されても、対応するフ
リ、ププロップＦＦＩまたはＦＦ２の状ｍ、がつ′６定
し、 ＷＡＩＴ信号または反転ＷＡＩＴ信壮か伺勢され
るので、データ信りの転送か円滑に行なわれる。
第１図にｉＪ＼ずデータ転送回路２００は、第２１Δに
示すデータ転送回路１００の人右の接続を反対にして、
中央処理装置ｌＯに対して制御線１１４および１１６．
ならびにデータバス１１２でインタフェースし、周辺回
路１４に対しては制御線１０４ 、１０６および１０８
、ならびにデータバス１０２でインタフェースし、これ
によってデータＤＢＯ〜Ｄｅｎが中央処理装置１０から
周辺回路１４に出力されるように構成されている。なお
、制御線１０８は周辺回路１４に接続する代りに、中央
処理装置ｌＯに接続して処理装置１０から両フリップフ
ロップＦＦＩおよびＦＦ２のりセットを行なうようにし
てもよい。
示すデータ転送回路１００の人右の接続を反対にして、
中央処理装置ｌＯに対して制御線１１４および１１６．
ならびにデータバス１１２でインタフェースし、周辺回
路１４に対しては制御線１０４ 、１０６および１０８
、ならびにデータバス１０２でインタフェースし、これ
によってデータＤＢＯ〜Ｄｅｎが中央処理装置１０から
周辺回路１４に出力されるように構成されている。なお
、制御線１０８は周辺回路１４に接続する代りに、中央
処理装置ｌＯに接続して処理装置１０から両フリップフ
ロップＦＦＩおよびＦＦ２のりセットを行なうようにし
てもよい。
汰−課
このように本発明によれば、データ転送回路に一方の装
置から転送データがセットされるまでは他方の装置はそ
の読取りを待ち合せ、また、転送回路にセントされたデ
ータを他方の装置が読み取るまでは一方の装置は次のデ
ータセットを待ち合せる。したがって、処理装置と周辺
回路との間でデータのセットおよび読取りの競合を避け
、効率的にデータ転送を行なうことができる。
置から転送データがセットされるまでは他方の装置はそ
の読取りを待ち合せ、また、転送回路にセントされたデ
ータを他方の装置が読み取るまでは一方の装置は次のデ
ータセットを待ち合せる。したがって、処理装置と周辺
回路との間でデータのセットおよび読取りの競合を避け
、効率的にデータ転送を行なうことができる。
第１図は、本発明によるデータ転送回路を、たとえばマ
イクロコンピュータシステ１＼なとの処理システムに適
用した実施例を概念的に示すブロフク図、 第２図は第１図に示す中央処理装置から周辺回路へのデ
ータ転送を行なうデータ転送回路の構成例を示す機能図
、 ｆｔ５３図は第２図の回路の各部に現われる信号波形を
示す波形図である。 一１゛・Ｊ１１部ノ）の９：′りの説明１０、、、中央
処理装置 ＋２．１４． 、周辺回路 ＩＱＳ’、、、データ転送回路 １０２．１１２．データバス １２０、、、ボーＩ・回路 ＋２２．、、利他的論理和回路 ＦＦＩ、ＦＦ２．フリップフロップ ＃１図 私２図 ／？０
イクロコンピュータシステ１＼なとの処理システムに適
用した実施例を概念的に示すブロフク図、 第２図は第１図に示す中央処理装置から周辺回路へのデ
ータ転送を行なうデータ転送回路の構成例を示す機能図
、 ｆｔ５３図は第２図の回路の各部に現われる信号波形を
示す波形図である。 一１゛・Ｊ１１部ノ）の９：′りの説明１０、、、中央
処理装置 ＋２．１４． 、周辺回路 ＩＱＳ’、、、データ転送回路 １０２．１１２．データバス １２０、、、ボーＩ・回路 ＋２２．、、利他的論理和回路 ＦＦＩ、ＦＦ２．フリップフロップ ＃１図 私２図 ／？０
Claims (1)
- 【特許請求の範囲】 データを一時蓄積する蓄積回路を有し、処理装置と周辺
回路との間で該蓄積回路を介してデータを転送するデー
タ転送回路において、該データ転送回路は、 ２つの状！匙を択一的にとり、前記処理装置および周辺
回路のうちの一方によって前記蓄積回路に新たなデータ
がセットされると状態が反転する第１の状態表示手段と
、 ２つの状態を択一的にとり、前記処理装置および周辺回
路のうちの他方によって前記蓄積回路に蓄積されたデー
タが読み取られると状態が反転する第２の状態表示手段
と、 第１および第２の状７ｇ表示手段に接続された待合せ表
示手段とを含み、 該待合せ表示手段は、第１および第２の状態表示手段の
状！Ｅが第１の関係にあるときは、前記処理装置および
同辺回路のうちの他力にデータ読取りの待合せを表示し
、第１の関係とは反対の第２の関係にあるときは前記処
理袋めおよび周辺回路のうちの一方にデータのセットの
待合せを表ｉＪζすることを特ｔｊｊ、にするデータ転
送回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13198183A JPS6024662A (ja) | 1983-07-21 | 1983-07-21 | デ−タ転送回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13198183A JPS6024662A (ja) | 1983-07-21 | 1983-07-21 | デ−タ転送回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6024662A true JPS6024662A (ja) | 1985-02-07 |
Family
ID=15070753
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13198183A Pending JPS6024662A (ja) | 1983-07-21 | 1983-07-21 | デ−タ転送回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6024662A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01125862A (ja) * | 1986-11-19 | 1989-05-18 | Samsung Semiconductor & Teleommun Co Ltd | 接合破壊防止半導体装置 |
-
1983
- 1983-07-21 JP JP13198183A patent/JPS6024662A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01125862A (ja) * | 1986-11-19 | 1989-05-18 | Samsung Semiconductor & Teleommun Co Ltd | 接合破壊防止半導体装置 |
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