JPH01125862A - 接合破壊防止半導体装置 - Google Patents

接合破壊防止半導体装置

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JPH01125862A
JPH01125862A JP62290775A JP29077587A JPH01125862A JP H01125862 A JPH01125862 A JP H01125862A JP 62290775 A JP62290775 A JP 62290775A JP 29077587 A JP29077587 A JP 29077587A JP H01125862 A JPH01125862 A JP H01125862A
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Dong Soo Jun
ジュン　ドングソー
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、接合破壊防止用半導体装置に関し、特に薄い
深さを有する接合において、高電圧又は高電流を印加す
る際、接合面が破壊されるのを防止するための半導体装
置に関するものである。
高密度素子になるほど各素子等の寸法の縮小化は、目下
半導体製品の追勢となっている。
これとともに、半導体装置の各素子等の小さい幾何学的
影響（ｓｈｏｒｔ　　ｃｈａｎｎｅｌ　　ｅｆｆｅｃｔ
、　Ｎａｒｒｏｙ　　＊１ｄｔｈ　　ｅｌｅｃｔ等）な
どに因る垂直構造における寸法などの縮小化をも急激化
されており、拡散接合の深さが約０．２５μに達してい
る。
しかしながら、前記の薄い接合深さを有して製作される
半導体装置においては、金属導体の薄い接合深さを有し
て形成された接合との関係から入力される高電圧又は高
電流による接合破壊を考慮甘ずに製作されてきた。
すなわら、例えば、電界効果トランジスタが用いられた
高密度半導体メモリ装置の入力パッドには、静電放電（
Ｅ　１ｅｃｔｒｏ’　Ｓ　ｊａｊｌｃ　　Ｄ　！５ＣＩ
ｌａｒ（ｌｅ）による内部トランジスタなどの絶縁破壊
を防止するだめの入力保護回路（又はゲート保護回路〉
が接続されることになる。
特に拡散抵抗又はクランプダイオードによる入力保護回
路においては前記半導体装置の導線溶接用パッドと拡散
層との接続が金属導体によりオーミック接続で形成され
る。
しかしながら、エツチング工程処理による前記オーミッ
ク接続かどや半導体基板自体の欠陥により、また前記金
属導体と拡散接合とのオーミック接続部位における半導
体基板表面のフィツト（Ｆｉｔ）又はスパイク（Ｓｐｉ
ｋｅ）により、また前記金属導体にて入力される高電圧
の静電放電電圧とにより、前記接続部位の接合が焼かれ
てしまい半導体基板と前記金属導体が短絡される現象が
生じる。
このような現象は、通常接地がなされる半導体基板と高
電圧が印加される前記金属導体との間の電圧による強い
電界が前記かど又はフィツトとかスパイク点に接続され
るためである。
更に、前記のごとき接合破壊による金属導体と基板との
短絡現象は、入力パッドと拡散層とのオーミック接続部
位からのみ生ずるのではなく、半導体装置内部のブース
トノード点又は大電流の流れる点における金属導体と拡
散領域とのオーミック接続部位からも前記フィツトやス
パイクによって接合短絡現象が生ずることになる。
例えば、５ｖの動作電圧で設計された半導体装置におい
て、前記動作電圧をブーストさせて８Ｖとするブースト
ノードの前記オーミック接続部位に半導体表面のスパイ
クやフィツトがあるときは、強い電界の接続によって接
合短絡現象が生ずることになる。
従って、本発明の目的は、高電圧又は高電流の入力に対
しても金属導体と拡散領域のオーミック接続部位におけ
る接合破壊を防止することのできるウェル領域を有する
半導体装置を提供することにある。
前記のような本発明の目的を達成するために、高電圧又
は大電流が流れる拡散領域と、金属導体層との接続部位
の下部に、前記拡散領域と同一導電型の低濃度の深い拡
散領域を有することを特徴とする。
以下、本発明を図面を参照して詳細に説明する。
第１図は、本発明に従う接合破壊防止用のウェルを有す
る半導体装置を入力保護回路に適用した場合の平面図を
示す。
図面中、入力パッド１０は導線を溶接して、パッケージ
の外部ビンと接続されるアルミニウム等からなる金属導
体層であり、厚いフィールド酸化膜層の上部に形成され
ており、前記入力パッド１０の一端部は開口１３をとお
して高濃度の第２半導体領域１２とオーミック接続をな
している。
また、前記第２半導体１２と間口１３をとおしてオーミ
ック接続をなしている下部には、前記第２半導体領域１
２と同一の導電型であり、かつ前記第２半導体領ｖｉ１
２より深い低Ｗｉ麿の第１半導体領域１１が形成されて
いる。
更に、前記第２半導体領域１２を除く領域１５には約３
０００〜４０００人の厚いフィールド酸化ＩＰＩＦＩが
形成されている。
前記第２半導体領域１２は、高′ａ度の拡散領域であり
半導体の導体層を形成し、端部１４をとおして図示され
ていない公知の入力保護回路に接続される。
第２図は、本発明に従う第１図の平面図のうちＸ−Ｘ線
断面を示す図である。
図面中、第１導電型の半導体基板１の表面には、前記基
板１と反対の導電型を有する第１半導体領域１１が形成
されており、更に前記第１半導体領域１１と同一導電型
の高濃度抵抗接続のための浅い接合深さを有する第２半
導体領域１２が形成されてＪ３す、前記第２半導体領域
１２の外側の半導体表面には、厚いフィールド酸化膜層
１５が形成されている。
更に、前記高濃度の第２の半導体領域１２との接続のた
めの開口１３が約１０００人の酸化膜層３の間に形成さ
れており、前記開口１３の下部には第１半導体領域１１
が形成されている。
更に、前記開口１３をとおしては、金属導体層１４が接
続されて第１図のパッド１０と連結されており、半導体
の表面の全面にはＢＰＳＧ（Ｂｏｒｏ　　Ｐｈｏｓｐｈ
ｏ　　３ｉ１ｉｃａｔｅ　　ａｍａＳｓ＞又はＰＳＧの
パッシベーション層５が形成さ・れている。
本発明の実施例としては、前記開口１３の大きさは１．
４Ｘ１．４μｌであり、前記開口１３′と開口１３との
間の間隔は１．８μ請にＩＩＩ！ａｌｔ、、開口を３個
形成したが、オーミック抵抗を減らすためには、多数の
開口を形成し、開口と開口間の間隔を十分にして金属導
体層の滑らかな塗布を形成可能にすることは、この分野
における通常の知識を有する習であれば容易に理解し得
ることであろう。
前記第２半導体領１ｉｉ！１２と同一の導電型であり、
基板と反対の導電型の低濁度第１半導体領１１１１は、
接合深さが約３〜５μｍにて形成され、前記オーミック
接続のための開口１３の６部に形成されるべきである。
従って、第１図の入力パッド１０をとおして高電圧が入
力するもと仮定し、開口１３の第２半尋体領域１２の表
面にフィツト又はスパイクが存在して、この部分に強い
電界が集束されるとしても、前記第２半導体領域１２の
接合深さより数十倍の深さを有する前記第２半導体領域
１２と同一導電型の低８１度第１半導体領域１１によっ
て前記金属導体層４と半導体基板１との接合破壊はおこ
らない。このことは、金属導体層４と半導体基板１との
間の電界の強さは、接合深さに反比例するためである。
更に、前記の第１半導体領域１１の製造は、ＣＭＯ８高
集積半導体装置の製造工程中ウェル領域を形成する際に
形成すれず良く、その他の製造工程は従来の製造工程と
同一の方法によって製造すれば良い。
第３図は、従来のＤＲＡＭに用いられるブーストノード
を有するブーストゼエネレーターの回路図である。入力
端子Ｘは、パストランジスタ２０のドレイン２６と接続
されており、ゲートはポリシリコンライン２７をとおし
て電源電圧Ｖｃｃと接続されている。
また、前記トランジスタ２０のソースは、金属尋体線２
４を介し、かつＭＯＳトランジスタ２１のポリシリコン
ライン２８を介してゲートと接続され、キャパシタを形
成するＭＯＳトランドスタ３１のポリシリコンライン３
２を介してゲートに接続される。
更に、前記ＭＯ８ｉ−ランジスタ２１のドレインは、電
源供給電圧ＶＣＣ金属専体胴と接続され、前記トランジ
スタ２１のソースは、金属導体層のライン２５を介して
前記ＭｏＳトランジスタ３１のソース及びドレインと共
通に接続されるとともに、ＭＯＳトランジスタ２２のド
レインと接続される。
前記ＭＯＳトランジスタ２２のゲートは、ポリシリコン
ライン３１を介して入力端子Ｙと接続され、ソースは金
属導体層ライン３０を介して接地される。
従って、入力端子Ｙヘハイ（ｈｉｏｈ）状態のレベル（
ＶＣＣ電圧）が印加されると、ＭｏＳトランジスタ２２
は、オン状態になり、出力となるノード点３３の状態は
ロウ（ＬＯＷ）状ｆｌｌｉｌｉ　（接地状態）となる。
いま、Ｙ入力端子ヘロウ状態が入力されてＭＯＳトラン
ジスタ２２がオフされｌζ状態において、×入力端子ヘ
ハイ状態（Ｖｃｃ電圧）が入力されると、ＭＯＳトラン
ジスタ２０はオン状態になり、ＭｏＳトランジスタのス
レッショルド電圧ＶＴはどに下降されたＶｃｃ−ＶＴの
電圧がノード点３２に表われ、ＭｏＳトランジスタ２１
はオン状態になり、前記ＭＯＳトランジスタ２１のソー
ス側のノード点３３は、電源供給電圧Ｖｃｃに向って上
背するようになり、ブーストキャパシタ３１によって前
記ノード点３２の゛耐圧はブーストされてＶＣＣ＋２Ｖ
Ｔぼとに上昇するようになる。
従って、ノード点３２には、電源供給゛重圧ＶＣＣより
２ＶＴ上昇された電圧がかかるようになり、ＭＯＳキャ
パシタ３１の設計に従ってノード点３２には前記の電圧
以上の高電圧がかかることが可能となる。
従って、Ｍｏ８　ｔ−ランジスタ２°０のソース拡散領
域と、金属導体層ライン２４のオーミックｌｌｌ：１部
にて前述のごとき短絡現象が生ずることができる。
また、ＭＯＳトランジスタ２１の大きさが大きく、かつ
該ＭＯＳトランジスタ２１をとおして流れる電流が大き
い場合には、電源供給電圧Ｖｃｃ供給金属導体ライン２
９と、上記トランジスタ２１のドレイン拡散領域とのオ
ーミック接続部位から前記大電流による抵抗電圧降下の
ため、高電圧が生じ、前述の短絡現象が発生可能となる
。
従って、前記のノード点３２と大電流が流れる拡散ドレ
イン領域と、金属導体層ライン２９とのオーミック接続
部位の下部に、前記拡散領域と同一の導電型の第２図に
示すごとき、第１半導体領！或１１を形成して、前記の
ごとき短絡現象を防止することが可能となる。
第４図は、第３図のブーストゼエネレータが半導体基板
上に形成された場合の平面図を示す図である。
入力端子Ｘは、金属導体層ライン２６と接続され、開口
４４をとおしてポリシリコンライン２７の形成後、イオ
ン注入により自己整合（３ｅｌｆａｌｉｇｎｍｅｎｔ　
）で形成された半導体基板と反対１ｆｆｉ型の高濃度拡
散領域６ｏとオーミック接続をなしている。
また、前記ポリシリコンライン２７の下部には、ＭｏＳ
トランジスタ２０のゲート絶縁膜が前記半導体基板と接
するようになり、前記ゲート絶縁膜と隣接した下部には
、前記高濃度拡散領域６０によって形成されたドレイン
拡散領域４２と、ソース拡散領域４３とが形成されてお
り、ソース拡散領域４３は、開口４５をとおして金属導
体層ライン２４と接続されている。
更に、前記金属導体層ライン２４は、下部の絶縁層の開
口４６をとおして、ＭＯＳトランジスタ２１のゲート電
極となるポリシリコンライン２８と接続されている。
更に、下部にゲート絶縁膜を有し、ポリシリコンライン
２８の形成後、前述と同様にイオン注入により形成され
た基板と反対導電型の薄い拡散領域６４が形成され、前
記ＭＯＳトランジスタ２１のドレイン拡散領１４７とソ
ース拡散領！ｉ！４８とか形成される。
更に、前記拡散領域６４の上部に形成された薄いゲート
絶縁膜上部に形成されたポリシリコン層５０は、ＭＯＳ
キャパシタのゲート電極となり、前記ポリシリコン領域
５２は上部絶縁層に形成された開口５１をとおして金属
導体層ライン２３と接続されている。
更に、第３図のＭＯＳトランジスタ３１のドレイン及び
ソース拡散領域は、絶縁層を介して、かつ間口４９をと
おしてかつ前記絶縁層上部に形成された全屈導体層ライ
ン２５をとおして前記ＭＯＳトランジスタ２１のソース
拡散領域４８と接続されている。
更に、前述と同様の方法でＭｏＳトランジスタ２２のゲ
ート絶縁膜の上部に形成されたポリシリコンライン３１
を介して自己整合で形成された基板と反対導電型の高ｍ
度拡散領［５４のドレイン領域５６は、絶縁層に形成さ
れた開口５３をとおして前記金属導体層ライン２５と接
続されており、前記トランジスタ２２のソース拡散領域
５７は、開口５８をとおして、かつ金属導体層ライン３
０をとおして接地されている。
更に、拡散領域６４の端部とＭＯＳトランジスタ２０の
ゲート電極となるポリシリコンライン２７の端部は、絶
縁層を介して形成された開口６１及び４１をとおして電
源供給電圧ＶＣＣが印加される金属導体層ライン４０と
接続されている。
従って、第３図のブーストノード点３２に該当される第
４図の接続部位は、開口４５をとおして拡ｒ１１領ＶＪ
、６０と金属導体層ライン２４が接続される部分であり
、大電流が流れる部位が開口６１をとおして拡散領域６
４と金属導体層ライン４ｏが接続される部位となる。
従って、前記開口４５及び６１の下部に、前記拡散領域
６０及び６４と同一導電型の低濃度の深い拡散領域６２
及び６３を形成すると前述のごとき接合破壊現象が防止
可能となる。
この部分についての断面図は、第２図において図示され
たのと同一であることは容易に理解し得るであろう。
また、前記の拡散領域６２及び６３の製造工程は、通常
のＣＭＯＳトランジスタのウェル領域形成と同一の方法
で製造できることを理解し得るであろう。
従って、前述のごとく、本発明は小さい幾何学的構造を
有する高密度半導体装置において、高電圧が印加される
拡散領域と金属導体層間の接続部位からの接合破壊によ
る基板との短絡現象を防止するための前記拡散領域より
数十倍の深さを右する同一導電型の低濃度拡散領域を形
成することにより、人が半導体装置を取り扱う際、静電
放電による半導体装置の破壊と、動作時のブーストノー
ド又は大電流が流れる部位からの接合破壊を防止するこ
とにより、半導体装置の信頼性を向上せしめることがで
きるのみならず、工程中オーミック接続の整合の誤差が
あっても接合破壊のマージンを高めることのできる利点
を有するものである。
【図面の簡単な説明】
第１図は本発明に従う半導体装置の入力パッド部分の平
面図、 第２図は第１図のＸ−Ｘ−線切断断面図、第３図はブー
ストゼエネレータの回路図、 第４図は本発明に基づいて実施されたｆｆ１３図の回路
図の半導体基板上の平面図である。

Claims (1)

  1. 【特許請求の範囲】 １、第１導電型の半導体の基板上に薄い接合深さを有す
    る半導体装置において、 高電圧が印加される金属導体層ラインと、 前記金属導体層ラインと絶縁層の開口をとおして接続さ
    れる前記第１導電型と反対導電型の高濃度の第２半導体
    領域と、 前記第２半導体領域の表面上の前記オ ーミック（ｏｈｍｉｃ）接続がなされる開口下部に、前
    記第２半導体領域と同一導電型であり、接合深さがより
    深く形成された第１半導体領域とから構成されることを
    特徴とする接合破壊防止半導体装置 ２、第１半導体領域がＣＭＯＳトランジスタのウェル領
    域となることを特徴とする特許請求の範囲第１項記載の
    接合破壊防止半導体装置。
JP62290775A 1986-11-19 1987-11-19 接合破壊防止半導体装置 Pending JPH01125862A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR86-9799 1986-11-19
KR1019860009799A KR900008746B1 (ko) 1986-11-19 1986-11-19 접합 파괴장치 반도체장치

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JPH01125862A true JPH01125862A (ja) 1989-05-18

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ID=19253485

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Application Number Title Priority Date Filing Date
JP62290775A Pending JPH01125862A (ja) 1986-11-19 1987-11-19 接合破壊防止半導体装置

Country Status (6)

Country Link
US (1) US4920445A (ja)
JP (1) JPH01125862A (ja)
KR (1) KR900008746B1 (ja)
DE (1) DE3737450C2 (ja)
FR (1) FR2606935B1 (ja)
GB (1) GB2199185B (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5521413A (en) * 1993-11-25 1996-05-28 Nec Corporation Semiconductor device having a solid metal wiring with a contact portion for improved protection

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4918505A (en) * 1988-07-19 1990-04-17 Tektronix, Inc. Method of treating an integrated circuit to provide a temperature sensor that is integral therewith
DE4022022C2 (de) * 1989-07-12 1995-09-28 Fuji Electric Co Ltd Vertikal-Halbleitervorrichtung mit Zenerdiode als Überspannugsschutz
JPH03272180A (ja) * 1990-03-22 1991-12-03 Toshiba Corp 半導体集積回路
US5221635A (en) * 1991-12-17 1993-06-22 Texas Instruments Incorporated Method of making a field-effect transistor
US5246388A (en) * 1992-06-30 1993-09-21 Amp Incorporated Electrical over stress device and connector
US5369041A (en) * 1993-07-14 1994-11-29 Texas Instruments Incorporated Method for forming a silicon controlled rectifier
US5962898A (en) * 1994-04-11 1999-10-05 Texas Instruments Incorporated Field-effect transistor
US5563438A (en) * 1994-10-26 1996-10-08 Alliedsignal Inc. Rugged CMOS output stage design
US5745323A (en) * 1995-06-30 1998-04-28 Analog Devices, Inc. Electrostatic discharge protection circuit for protecting CMOS transistors on integrated circuit processes
US5705841A (en) * 1995-12-22 1998-01-06 Winbond Electronics Corporation Electrostatic discharge protection device for integrated circuits and its method for fabrication

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5392675A (en) * 1977-01-26 1978-08-14 Nippon Precision Circuits Protecting circuit
JPS6024662A (ja) * 1983-07-21 1985-02-07 Ricoh Co Ltd デ−タ転送回路

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4032818A (en) * 1975-11-10 1977-06-28 Burroughs Corporation Uniform current level control for display panels
GB2034974B (en) * 1978-11-16 1983-04-13 Gen Electric Co Ltd Field-effect semiconductor devices
JPS5715459A (en) * 1980-07-01 1982-01-26 Fujitsu Ltd Semiconductor integrated circuit
JPS5787174A (en) * 1980-11-20 1982-05-31 Seiko Epson Corp Semiconductor integrated circuit device
GB2092377B (en) * 1981-01-30 1985-07-31 Rca Corp Protection circuit for integrated circuit devices
JPS583285A (ja) * 1981-06-30 1983-01-10 Fujitsu Ltd 半導体集積回路の保護装置
JPS5948951A (ja) * 1982-09-14 1984-03-21 Toshiba Corp 半導体保護装置
JPS5990958A (ja) * 1982-11-16 1984-05-25 Nec Corp 半導体装置
SE435436B (sv) * 1983-02-16 1984-09-24 Asea Ab Tvapoligt overstromsskydd
EP0157389B1 (en) * 1984-03-31 1991-06-26 Kabushiki Kaisha Toshiba Protection device for a mos transistor
DE3586268T2 (de) * 1984-05-03 1993-02-25 Digital Equipment Corp Eingangs-schutzanordnung fuer vlsi-schaltungsanordnungen.
JPS60246665A (ja) * 1984-05-22 1985-12-06 Nec Corp 入力保護装置
JPS6132464A (ja) * 1984-07-24 1986-02-15 Nec Corp Ｃｍｏｓ型集積回路装置
JPS6167952A (ja) * 1984-09-11 1986-04-08 Nec Corp Ｃｍｏｓ半導体装置
JPS61158175A (ja) * 1984-12-28 1986-07-17 Toshiba Corp プレ−ナ型トランジスタ装置
SE455552B (sv) * 1985-02-26 1988-07-18 Asea Ab Halvledaranordning innefattande en overspenningsskyddskrets
GB2179494B (en) * 1985-08-09 1989-07-26 Plessey Co Plc Protection structures for integrated circuits
GB2179495B (en) * 1985-08-09 1989-07-26 Plessey Co Plc Protection structures for integrated circuits
IT1188398B (it) * 1986-02-18 1988-01-07 Sgs Microelettronica Spa Struttura integrata di protezione da scariche elettrostatische e dispositivo a semiconduttore incorporante la stessa
US4739437A (en) * 1986-10-22 1988-04-19 Siemens-Pacesetter, Inc. Pacemaker output switch protection

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5392675A (en) * 1977-01-26 1978-08-14 Nippon Precision Circuits Protecting circuit
JPS6024662A (ja) * 1983-07-21 1985-02-07 Ricoh Co Ltd デ−タ転送回路

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5521413A (en) * 1993-11-25 1996-05-28 Nec Corporation Semiconductor device having a solid metal wiring with a contact portion for improved protection

Also Published As

Publication number Publication date
GB2199185A (en) 1988-06-29
DE3737450C2 (de) 1994-04-07
GB2199185B (en) 1991-03-27
KR880006782A (ko) 1988-07-25
KR900008746B1 (ko) 1990-11-29
GB8727134D0 (en) 1987-12-23
DE3737450A1 (de) 1988-06-01
US4920445A (en) 1990-04-24
FR2606935B1 (fr) 1990-10-19
FR2606935A1 (fr) 1988-05-20

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