DE3737450A1 - Halbleitervorrichtung mit einem schutz der sperrschicht gegen durchschlag - Google Patents
Halbleitervorrichtung mit einem schutz der sperrschicht gegen durchschlagInfo
- Publication number
- DE3737450A1 DE3737450A1 DE19873737450 DE3737450A DE3737450A1 DE 3737450 A1 DE3737450 A1 DE 3737450A1 DE 19873737450 DE19873737450 DE 19873737450 DE 3737450 A DE3737450 A DE 3737450A DE 3737450 A1 DE3737450 A1 DE 3737450A1
- Authority
- DE
- Germany
- Prior art keywords
- semiconductor
- semiconductor region
- region
- conductivity type
- area
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims description 55
- 239000000758 substrate Substances 0.000 claims description 15
- 230000004888 barrier function Effects 0.000 claims description 12
- 230000015556 catabolic process Effects 0.000 claims description 11
- 238000009792 diffusion process Methods 0.000 description 27
- 239000004020 conductor Substances 0.000 description 24
- 229910052751 metal Inorganic materials 0.000 description 23
- 239000002184 metal Substances 0.000 description 23
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 12
- 229920005591 polysilicon Polymers 0.000 description 12
- 230000015572 biosynthetic process Effects 0.000 description 5
- 230000005684 electric field Effects 0.000 description 4
- 239000003990 capacitor Substances 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- 230000007423 decrease Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- VRZFDJOWKAFVOO-UHFFFAOYSA-N [O-][Si]([O-])([O-])O.[B+3].P Chemical compound [O-][Si]([O-])([O-])O.[B+3].P VRZFDJOWKAFVOO-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 238000002161 passivation Methods 0.000 description 1
- 230000002787 reinforcement Effects 0.000 description 1
- 239000005368 silicate glass Substances 0.000 description 1
- 230000001960 triggered effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/74—Thyristor-type devices, e.g. having four-zone regenerative action
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
- H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
- H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Electrodes Of Semiconductors (AREA)
Description
Die Erfindung betrifft eine Halbleitervorrichtung mit
einem Schutz der Sperrschicht gegen Durchschlag,
insbesondere zum Schutz einer flachen Sperrschicht bei
hoher Spannung oder Stromstärke.
Gegenwärtig nimmt die Informationsdichte in gleichem Maß
zu, wie die Größe der benutzten Vorrichtung abnimmt.
Außerdem nehmen aufgrund von geometrischen Effekten bei
Halbleitervorrichtungen (Kurzkanaleffekt,
Schmalbreiteneffekt, u.s.w.) die vertikalen Abmessungen so
schnell ab, daß die Tiefe der diffundierten Sperrschicht
einen Wert von nur noch 0,25 µm erreicht.
Es wurden jedoch Halbleitervorrichtungen mit geringer
Sperrschichttiefe hergestellt ohne Berücksichtigung des
Sperrschichtdurchschlags zwischen einem metallischen
Leiter und einer flachen Sperrschicht bei Anlegen einer
hohen Spannung oder Zufuhr eines starken Stromes.
Beispielsweise ist bei aus Feldeffekttransistoren
bestehenden Halbleiterspeichereinrichtungen hoher
Informationsdichte die Eingangs-Schutzschaltung (oder
Gate-Schutzschaltung) mit dem Eingangsanschluß verbunden,
um einen durch elektrostatische Entladung ausgelösten
Durchschlag der Isolierung der inneren Transistoren zu
vermeiden.
Besonders bei der Eingangs-Schutzschaltung, die aus
diffundierten Widerständen oder Klemmdioden (Clampdioden)
besteht, ist die Verbindung zwischen Anschlußdraht und
diffundierter Schicht der Halbleitervorrichtung mittels
eines metallischen Leiters als Ohmsche Verbindung
ausgebildet.
Aber durch den Rand der Ohmschen Verbindung, der durch den
Ätzprozeß oder durch Fehler im Halbleitersubstrat selbst
oder durch Vertiefungen oder Erhöhungen auf der
Halbleiteroberfläche im Bereich der Ohmschen Verbindung
zwischen dem metallischen Leiter und der diffundierten
Sperrschicht oder durch eine auf den metallischen Leiter
wirkende hohe Spannung elektrostatischer Entladung
entsteht, brennt die Sperrschicht des Verbindungsbereiches
durch, wodurch das Halbleitersubstrat und der metallische
Leiter kurzgeschlossen werden.
Dies geschieht deshalb, weil das starke elektrische Feld,
das durch den hohen Spannungsunterschied zwischen dem
meist an Erde liegenden Halbleitersubstrat und dem
metallischen Leiter, an den eine hohe Spannung angelegt
ist, an einem derartigen Rand oder an einer derartigen
Vertiefung oder Erhöhung liegt.
Kurzschlußerscheinungen, die auf einen Durchschlag in der
Sperrschicht zwischen dem metallischen Leiter und dem
Substrat zurückzuführen sind, treten nicht nur im Gebiet
der Ohmschen Verbindung zwischen Eingangsanschluß und
diffundierter Schicht auf, sondern auch im Gebiet der
Ohmschen Verbindung zwischen dem metallischen Leiter und
dem Diffusionsbereich, welche als Verknüpfungspunkt für
Spannungserhöhungen fungiert oder die Zuführung starker
Ströme in Halbleitervorrichtungen übernimmt.
Beispielsweise kann in Halbleitervorrichtungen, die für
den Betrieb mit 5 Volt ausgelegt sind, ein
Sperrschicht-Kurzschluß durch ein starkes elektrisches
Feld verursacht werden, das sich auf
Oberflächenunebenheiten (Erhöhungen oder Vertiefungen) im
Gebiet der Ohmschen Verbindung des Verteilerpunktes für
die erhöhte Spannung konzentriert, wo die Betriebsspannung
auf 8 Volt ansteigt.
Der Erfindung liegt die Aufgabe zugrunde, eine
Halbleitervorrichtung zu schaffen, welche einen
Durchschlag in der Sperrschicht zwischen dem metallischen
Leiter und dem diffundierten Bereich selbst bei Anlegen
einer hohen Spannung oder Zuführung eines starken Stromes
verhindert.
Entsprechend einer Ausführungsform der Erfindung wird ein
tief diffundierter Bereich von geringer Konzentration und
dem gleichen Leitfähigkeitstyp wie dem des unten
beschriebenen diffundierten Bereiches unter dem
metallischen Leiter und dem diffundierten Bereich, wo hohe
Spannung oder starker Strom angelegt wird, gebildet.
Eine Ausführungsform der Erfindung wird anhand der
beigefügten Zeichnungen näher beschrieben und erläutert.
Darin zeigen
Fig. 1 den Eingangsanschlußbereich einer
erfindungsgemäßen Halbleitervorrichtung im
Grundriß,
Fig. 2 den Gegenstand der Fig. 1 im Querschnitt längs der
Linie x-x′,
Fig. 3 das Schaltbild eines Verstärkergenerators und
Fig. 4 das Substrat der nach der Erfindung hergestellten
Halbleitervorrichtung von Fig. 3.
Fig. 1 zeigt einen Grundriß der bei der
Halbleitervorrichtung vorgesehenen Eingangsschutzschaltung
mit einer Mulde für den erfindungsgemäßen
Durchschlagschutz für die Sperrschicht.
In dieser Zeichnung ist der Eingangsanschlußbereich 10
eine Metalleiterschicht, die oben auf einem dicken, aus
Aluminium oder ähnlichem bestehenden Feldoxid gebildet
ist, wobei sie mit einem Verbindungsdraht an einen äußeren
Anschlußstift angeschlossen ist und ein Ende des
vorerwähnten Eingangsanschlusses 10 durch eine oder
mehrere Öffnungen 13 in Form eines Ohmschen Kontaktes mit
einem zweiten Halbleiterbereich 12 von hoher Konzentration
verbunden ist.
Unter dem Bereich des Ohmschen Kontaktes mit dem zweiten
Halbleiterbereich durch die Öffnungen 13 hindurch ist ein
erster Halbleiterbereich 11 mit geringer Konzentration und
vom gleichen Leitfähigkeitstyp wie der des zweiten
Halbleiterbereiches 12 ausgebildet, jedoch tiefer als der
Halbleiterbereich 12. Außerdem ist außerhalb des
Halbleiterbereiches 12 im Bereich 15 eine 3000 bis 4000
Angström dicke Feldoxidschicht ausgebildet.
Der zweite Halbleiterbereich 12 bildet eine
Halbleiterschicht in Form eines Diffusionsbereiches hoher
Konzentration und und ist über das Endteil 14 mit der
nicht dargestellten Eingangsschutzschaltung verbunden.
Fig. 2 stellt einen Querschnitt durch Fig. 1 längs der
Linie x-x′ dar.
In dieser Zeichnung ist auf dem Halbleitersubstrat vom
ersten Leitfähigkeitstyp ein erster Halbleiterbereich 11
vom entgegengesetzten Leitfähigkeitstyp gebildet, wobei
der zweite Halbleiterbereich 12 von hoher Konzentration,
flacher Sperrschichttiefe und dem gleichen
Leitfähigkeitstyp wie dem des ersten Halbleiterbereiches
11 für eine Ohmsche Verbindung ausgebildet ist und wobei
die dicke Feldoxidschicht 15 auf der Oberfläche außerhalb
des zweiten Halbleiterbereiches 12 angeordnet ist. Die
Öffnungen 13 sind zwischen einer Oxidschicht 3 einer Dicke
von etwa 1000 Angström ausgebildet zur Verbindung mit dem
zweiten Halbleiterbereich von hoher Konzentration und dem
unter den Öffnungen 13 angeordneten ersten
Halbleiterbereich. Außerdem ist die metallische
Leiterschicht 14 durch die Öffnungen 13 mit dem Anschluß
10 von Fig. 1 verbunden, wähend eine Passivierungsschicht
5 aus BPSG (Bor-Phosphor-Silikat-Glas) oder PSG auf der
gesamten Halbleiteroberfläche ausgebildet ist.
Bei einer besonderen Ausführungsform der Erfindung sind
zwar die Größe der Öffnung 13 auf 1,4 × 1,4 µm und der
Abstand zwischen den Öffnungen 13 auf 1,8 µm sowie die
Anzahl der Öffnungen 13 auf drei festgelegt; jedoch ist es
für alle, die auf diesem Gebiet über einige Erfahrung
verfügen, leicht verständlich, daß die Ausbildung vieler
Öffnungen mit hinreichendem Abstand den Ohmschen
Widerstand herabsetzt und eine glatte Überdeckung der
Metalleiterschicht ermöglicht.
Der erste Halbleiterbereich 11 von geringer Konzentration,
dessen Leitfähigkeitstyp der gleiche ist wie der des
zweiten Halbleiterbereiches 12 und dem des Substrates
entgegengesetzt ist, hat eine Tiefe von ungefähr
3-5 µm und muß zum Zweck der Ohmschen Verbindung
unter den Öffnungen 13 ausgebildet sein.
Deshalb erfolgt, wenn man von einer hohen Eingangsspannung
durch den Eingangsanschluß von Fig. 1 ausgeht, trotz
Konzentration eines starken elektrischen Feldes auf
Vertiefungen oder Unebenheiten auf der Oberfläche des
zweiten Halbleiterbereiches 12 im Gebiet der Öffnungen 13
kein Spannungsdurchschlag zwischen der Metalleiterschicht
14 und dem Halbleitersubstrat 1 aufgrund des ersten
Halbleiterbereiches 11 von geringer Konzentration, der
zehnmal tiefer ist als der zweite Halbleiterbereich 12 und
vom gleichen Leitfähigkeitstyp ist wie der zweite
Halbleiterbereich 12.
Das ergibt sich auch daraus, daß die Stärke des
elektrischen Feldes zwischen der Metalleiterschicht 14 und
dem Halbleitersubstrat 1 sich umgekehrt proportional zur
Sperrschichttiefe verhält.
Darüber hinaus erfolgt die Erstellung des ersten
Halbleiterbereiches während der Bildung des
Muldenbereiches nach dem Herstellungsverfahren für
CMOS-Halbleitervorrichtungen hoher Informationsdichte,
während die anderen Verfahrensschritte nach herkömmlichen
Fertigungsverfahren ausgeführt werden.
Fig. 3 zeigt ein Schaltschema eines Lade- bzw.
Spannungserhöhungs- oder Verstärkergenerators mit einem
Spannungsknotenpunkt, wie er in herkömmlichen DRAMs
verwendet wird. Die Eingangsklemme X ist mit der
Drain-Elektrode 26 eines Durchlaßtransistors 20 verbunden
und die Gate-Elektrode ist über die Polysilikonleitung 27
an die Energieversorgungsspannung Vcc angeschlossen. Die
Source-Elektrode des Transistors 20 ist über eine
Metalleitung 24 und eine Polysilikonleitung 28 mit der
Gate-Elektrode eines MOS-Transistors 21 sowie über eine
Polysilikonleitung 23 mit der Gate-Elektrode eines
MOS-Transistors 31 verbunden, der einen Kondensator
bildet.
Die Drain-Elektrode des MOS-Transistors 21 ist an eine
Metalleiterschicht angeschlossen, welche die
Energieversorgungsspannung Vcc liefert, während die
Source-Elektrode des Transistors 21 über die Metalleitung
25 mit der Source- und Drain-Elektrode des Tranistors 31
gemeinsam und darüber hinaus mit der Drain-Elektrode des
Transistors 22 verbunden ist.
Die Gate-Elektrode des MOS-Transistors 22 ist über eine
Polysilikonleitung 31 an eine Eingangsklemme Y
angeschlossen und die Source-Elektrode ist über eine
Metalleitung 30 an Masse gelegt (geerdet). Falls das
Pegelsignal HOCH (Spannung Vcc) an die Eingangsklemme Y
angelegt wird, geht deshalb der MOS-Transistor 22 auf EIN
und die Logik des Ausgangsverbindungspunktes 33 auf das
Pegelsignal TIEF (Masse- bzw. Erdpotential).
Falls nun das Signal HOCH an die Eingangsklemme X angelegt
wird, vorausgesetzt, daß der MOS-Transistor 22 aufgrund
der Eingabe eines TIEF-Signales an der Eingangsklemme Y
auf AUS steht, schaltet der MOS-Transistor 20 auf EIN,
worauf am Knotenpunkt 32 die Spannung Vcc-V T erscheint,
die vom Wert Vcc um die Schwellwertspannung V T des
MOS-Transistors abgesenkt wird. Dann schaltet der
MOS-Transistor 21 auf EIN, worauf der Knotenpunkt 33 der
Source-Elektrode des MOS-Transistors 21 auf die
Energieversorgungsspannung Vcc ansteigt. Die Spannung des
Knotenpunktes 32 steigt auf den Wert Vcc+2V T ,
heraufgefahren durch den Spannungserhöhungskondensator 31.
Deshalb kommt am Knotenpunkt 32 eine um den Wert 2 V T
höhere Spannung als Vcc an und und eine höhere Spannung
als die vorgenannte kann in Abhängigkeit von der Bauart
des MOS-Transistors 31 am Knotenpunkt 32 erscheinen. Aus
diesem Grunde kann, wie bereits oben erwähnt, ein
Kurzschluß im Gebiet des Ohmschen Anschlusses zwischen
dem Source-Diffusionsbereich des MOS-Transistors 20 und
dem Metalleiter 24 auftreten. Wenn die Größe des
MOS-Transistors 21 erheblich und der Strom durch den
MOS-Transistor stark ist, kann - wie bereits erwähnt - die
hohe Spannung, induziert durch den Spannungsabfall an
einem Widerstand aufgrund eines starken Stromes im Bereich
der Ohmschen Verbindung zwischen einer Metalleitung 29,
welche die Energieversorgungsspannung Vcc liefert, und dem
Drain-Diffusionsbereich des Transistors 21 einen
Kurzschluß verursachen. Die oben erwähnten
Kurzschlußphänomene können deshalb - wie in Fig. 2
dargestellt - durch Bildung eines ersten
Halbleiterbereiches 11 vermieden werden, der vom gleichen
Leitfähigkeitstyp ist wie der nachfolgend beschriebene
Diffusionsbereich unterhalb des Knotenpunktes 32 und des
Ohmschen Verbindungsbereiches zwischen der Metalleitung 29
und dem diffundierten Drain-Bereich, wo ein starker Strom
fließt.
Fig. 4 zeigt in der Draufsicht den
Spannungserhöhungsgenerator von Fig. 3, der auf einem
Halbleitersubstrat gebildet ist. Die Eingangsklemme X ist
mit dem Metalleiter 26 verbunden und bildet eine Ohmsche
Verbindung mit einem Diffusionsbereich 60 von hoher
Konzentration, d. h. vom entgegengesetzten
Leitfähigkeitstyp wie das Halbleitersubstrat, und wird
nach der Ausbildung der Polysilikonleitung 27 durch die
Implantation von sich selbst ausrichtenden Ionen durch
Öffnungen 44 gebildet. Ferner wird unter der
Polysilikonleitung 27 in Kontakt mit dem
Halbleitersubstrat der Gate-Isolierfilm des
MOS-Transistors 20 aufgebracht. Der vom hochkonzentrierten
Diffusionsbereich 60 gebildete Drain-Diffusionsbereich 42
und Source-Diffusionsbereich 43 werden unter dem
Gate-Isolierfilm angeordnet und der
Source-Diffusionsbereich 43 wird durch Öffnungen 45 mit
dem Metalleiter 45 verbunden. Der Metalleiter 24 wird an
die Polysilikonleitung 28 angeschlossen, welche durch eine
Öffnung 46 im unteren Isolierfilm die Gate-Elektrode des
MOS-Transistors 21 bildet. Unter dem Metalleiter befindet
sich der Gate-Isolierfilm und nach Bildung der
Polysilikonleitung 28 werden ein flacher Diffusionsbereich
64 vom entgegengesetzten Leitfähigkeitstyp wie demjenigen
des Substrats durch eine vorerwähnte Ionenimplantation
sowie ein Drain-Diffusionsbereich 47 und ein
Source-Diffusionsbereich 48 des MOS-Transistors 21
gebildet. Eine Polysilikonschicht 50, die auf einem dünnen
Gate-Isolierfilm über dem Diffusionsbereich 64 gebildet
wird, wirkt als Gate-Elektrode des MOS-Kondensators. Der
Polysilikonbereich 52 ist durch die in der oberen
Isolierschicht ausgebildeten Öffnungen 51 mit dem
Metalleiter 23 verbunden.
Der Drain- und Source-Diffusionsbereich des
MOS-Transistors 31 von Fig. 3 ist mit dem
Source-Diffusionsbereich 48 des MOS-Transistors 21 durch
Öffnungen 49 in der Isolierschicht verbunden und der
Metalleiter 25 ist über der Isolierschicht ausgebildet.
Der Drain-Bereich 56 eines Diffusionsbereiches 54 von
hoher Konzentration und von einem zum Substrat
entgegengesetzten Leitfähigkeitstyp ist über die
Polysilikonleitung 31 über der Gate-Isolierschicht des
MOS-Transistors 22 durch Selbstausrichtung auf die gleiche
Weise wie vorher erwähnt gebildet und wird mit der
Metalleitung 25 durch Öffnungen 53 in der Isolierschicht
verbunden. Der Source-Diffusionsbereich 57 des Transistors
22 wird durch Öffnungen 58 und über die Metalleitung 30
geerdet. Ein Endteil des Diffusionsbereiches 64 und ein
Endteil der Polysilikonleitung 27, die als Gate-Elektrode
des MOS-Transistors 20 wirkt, werden durch Öffnungen 61
und 41, die im Isolierfilm ausgebildet sind, mit der
Metalleitung 40 verbunden, wo die
Energieversorgungsspannung Vcc angelegt wird.
Deshalb ist der Anschlußbereich von Fig. 4, der dem
Verstärkungsknotenpunkt 32 von Fig. 3 entspricht, dort, wo
die Metalleitung 24 durch die Öffnungen 45 mit dem
Diffusionsbereich 60 verbunden ist, und der Bereich, in
dem starker Strom fließt, ist dort, wo die Metalleitung 40
durch 61 mit dem Diffusionsbereich 64 verbunden ist. Daher
kann die Bildung von tiefen Diffusionsbereichen 62 und 63
von geringer Konzentration und vom gleichen
Leitfähigkeitstyp wie die Diffusionsbereiche 60 und 64
unter den Öffnungen 45 und 61 den
Sperrschicht-Durchschlag, wie oben erwähnt, verhindern.
Verständlicherweise ist der Querschnitt durch diesen
Bereich gleich dem in Fig. 2 gezeigten Querschnitt.
Darüber hinaus ist es klar, daß der Fertigungsprozeß für
den Diffusionsbereich der gleiche ist, wie er für den
Muldenbereich von herkömmlichen CMOS-Transistoren
vorgesehen ist.
Daher ist die Erfindung, wie oben erwähnt, mit dem Vorteil
eines größeren Betriebsbereiches verbunden, selbst wenn
für den Ohmchen Anschlußbereich Ausrichtungsfehler
auftreten, wowie auch mit dem Vorteil größerer
Zuverlässigkeit der Halbleitervorrichtungen, weil deren
Ausfall aufgrund elektrostatischer Entladung während
manueller Operationen und der Sperrschichtdurchschlag am
Verstärkungsknotenpunkt oder in dem Bereich, in dem ein
starker Strom fließt, verhindert wird, und zwar durch die
Bildung eines Diffusionsbereiches von geringer
Konzentration und vom gleichen Leitfähigkeitstyp sowie
einer zehnmal größeren Tiefe als es dem vorher
beschriebenen Diffusionsbereich entspricht, um einen
Masseschluß aufgrund eines Sperrschichtdurchschlags im
Verbindungsbereich der Metalleiterschicht und dem
Diffusionsbereich hoher Stromstärke zu verhindern.
Claims (2)
1. Halbleitervorrichtung mit einer auf einem
Halbleitersubstrat eines ersten Leitfähigkeitstyps
angeordneten Sperrschicht geringer Tiefe und mit einer
Einrichtung zum Schutz der Sperrschicht gegen
Durchschlag, gekennzeichnet durch
- a) eine metallische Leitung, an die eine hohe Spannung angelegt ist,
- b) einen zweiten Halbleiterbereich (12) hoher Konzentration, dessen Leitfähigkeitstyp zum ersten Leitfähigkeitstyp entgegengesetzt ist, und der mit der metallischen Leitung durch eine Öffnung bzw. Öffnungen in einer Isolierschicht verbunden ist, und
- c) einen ersten Halbleiterbereich (11) vom gleichen Leitfähigkeitstyp wie der zweite Halbleiterbereich, der hinsichtlich der Sperrschichttiefe tiefer ausgebildet ist als der zweite Halbleiterbereich unter der Öffnung zur Bildung einer Ohmschen Verbindung auf der Oberfläche des zweiten Halbleiterbereiches.
2. Vorrichtung nach Anspruch 1, dadurch
gekennzeichnet, daß der erste
Halbleiterbereich (11) dem Muldenbereich eines
CMOS-Transistors entspricht.
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019860009799A KR900008746B1 (ko) | 1986-11-19 | 1986-11-19 | 접합 파괴장치 반도체장치 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| DE3737450A1 true DE3737450A1 (de) | 1988-06-01 |
| DE3737450C2 DE3737450C2 (de) | 1994-04-07 |
Family
ID=19253485
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| DE3737450A Expired - Lifetime DE3737450C2 (de) | 1986-11-19 | 1987-11-04 | Feldeffekt-Halbleitervorrichtung mit Schutz vor Durchschlägen zwischen einem metallischen Anschluß und dem Substrat |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US4920445A (de) |
| JP (1) | JPH01125862A (de) |
| KR (1) | KR900008746B1 (de) |
| DE (1) | DE3737450C2 (de) |
| FR (1) | FR2606935B1 (de) |
| GB (1) | GB2199185B (de) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4918505A (en) * | 1988-07-19 | 1990-04-17 | Tektronix, Inc. | Method of treating an integrated circuit to provide a temperature sensor that is integral therewith |
| DE4022022C2 (de) * | 1989-07-12 | 1995-09-28 | Fuji Electric Co Ltd | Vertikal-Halbleitervorrichtung mit Zenerdiode als Überspannugsschutz |
| JPH03272180A (ja) * | 1990-03-22 | 1991-12-03 | Toshiba Corp | 半導体集積回路 |
| US5221635A (en) * | 1991-12-17 | 1993-06-22 | Texas Instruments Incorporated | Method of making a field-effect transistor |
| US5246388A (en) * | 1992-06-30 | 1993-09-21 | Amp Incorporated | Electrical over stress device and connector |
| US5369041A (en) * | 1993-07-14 | 1994-11-29 | Texas Instruments Incorporated | Method for forming a silicon controlled rectifier |
| JP2611639B2 (ja) * | 1993-11-25 | 1997-05-21 | 日本電気株式会社 | 半導体装置 |
| US5962898A (en) * | 1994-04-11 | 1999-10-05 | Texas Instruments Incorporated | Field-effect transistor |
| US5563438A (en) * | 1994-10-26 | 1996-10-08 | Alliedsignal Inc. | Rugged CMOS output stage design |
| US5745323A (en) * | 1995-06-30 | 1998-04-28 | Analog Devices, Inc. | Electrostatic discharge protection circuit for protecting CMOS transistors on integrated circuit processes |
| US5705841A (en) * | 1995-12-22 | 1998-01-06 | Winbond Electronics Corporation | Electrostatic discharge protection device for integrated circuits and its method for fabrication |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4503448A (en) * | 1980-07-01 | 1985-03-05 | Fujitsu Limited | Semiconductor integrated circuit device with a high tolerance against abnormally high input voltage |
| EP0161983A2 (de) * | 1984-05-03 | 1985-11-21 | Digital Equipment Corporation | Eingangs-Schutzanordnung für VLSI-Schaltungsanordnungen |
Family Cites Families (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4032818A (en) * | 1975-11-10 | 1977-06-28 | Burroughs Corporation | Uniform current level control for display panels |
| JPS5392675A (en) * | 1977-01-26 | 1978-08-14 | Nippon Precision Circuits | Protecting circuit |
| GB2034974B (en) * | 1978-11-16 | 1983-04-13 | Gen Electric Co Ltd | Field-effect semiconductor devices |
| JPS5787174A (en) * | 1980-11-20 | 1982-05-31 | Seiko Epson Corp | Semiconductor integrated circuit device |
| IT1151504B (it) * | 1981-01-30 | 1986-12-24 | Rca Corp | Circuito di protezione per dispositivi a circuito integrato |
| JPS583285A (ja) * | 1981-06-30 | 1983-01-10 | Fujitsu Ltd | 半導体集積回路の保護装置 |
| JPS5948951A (ja) * | 1982-09-14 | 1984-03-21 | Toshiba Corp | 半導体保護装置 |
| JPS5990958A (ja) * | 1982-11-16 | 1984-05-25 | Nec Corp | 半導体装置 |
| SE435436B (sv) * | 1983-02-16 | 1984-09-24 | Asea Ab | Tvapoligt overstromsskydd |
| JPS6024662A (ja) * | 1983-07-21 | 1985-02-07 | Ricoh Co Ltd | デ−タ転送回路 |
| EP0157389B1 (de) * | 1984-03-31 | 1991-06-26 | Kabushiki Kaisha Toshiba | Schutzanordnung für einen MOS-Transistor |
| JPS60246665A (ja) * | 1984-05-22 | 1985-12-06 | Nec Corp | 入力保護装置 |
| JPS6132464A (ja) * | 1984-07-24 | 1986-02-15 | Nec Corp | Ｃｍｏｓ型集積回路装置 |
| JPS6167952A (ja) * | 1984-09-11 | 1986-04-08 | Nec Corp | Ｃｍｏｓ半導体装置 |
| JPS61158175A (ja) * | 1984-12-28 | 1986-07-17 | Toshiba Corp | プレ−ナ型トランジスタ装置 |
| SE455552B (sv) * | 1985-02-26 | 1988-07-18 | Asea Ab | Halvledaranordning innefattande en overspenningsskyddskrets |
| GB2179495B (en) * | 1985-08-09 | 1989-07-26 | Plessey Co Plc | Protection structures for integrated circuits |
| GB2179494B (en) * | 1985-08-09 | 1989-07-26 | Plessey Co Plc | Protection structures for integrated circuits |
| IT1188398B (it) * | 1986-02-18 | 1988-01-07 | Sgs Microelettronica Spa | Struttura integrata di protezione da scariche elettrostatische e dispositivo a semiconduttore incorporante la stessa |
| US4739437A (en) * | 1986-10-22 | 1988-04-19 | Siemens-Pacesetter, Inc. | Pacemaker output switch protection |
-
1986
- 1986-11-19 KR KR1019860009799A patent/KR900008746B1/ko not_active IP Right Cessation
-
1987
- 1987-11-04 DE DE3737450A patent/DE3737450C2/de not_active Expired - Lifetime
- 1987-11-17 US US07/121,843 patent/US4920445A/en not_active Expired - Lifetime
- 1987-11-18 FR FR8715955A patent/FR2606935B1/fr not_active Expired - Lifetime
- 1987-11-19 JP JP62290775A patent/JPH01125862A/ja active Pending
- 1987-11-19 GB GB8727134A patent/GB2199185B/en not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4503448A (en) * | 1980-07-01 | 1985-03-05 | Fujitsu Limited | Semiconductor integrated circuit device with a high tolerance against abnormally high input voltage |
| EP0161983A2 (de) * | 1984-05-03 | 1985-11-21 | Digital Equipment Corporation | Eingangs-Schutzanordnung für VLSI-Schaltungsanordnungen |
Also Published As
| Publication number | Publication date |
|---|---|
| US4920445A (en) | 1990-04-24 |
| GB2199185A (en) | 1988-06-29 |
| FR2606935B1 (fr) | 1990-10-19 |
| KR900008746B1 (ko) | 1990-11-29 |
| DE3737450C2 (de) | 1994-04-07 |
| FR2606935A1 (fr) | 1988-05-20 |
| GB2199185B (en) | 1991-03-27 |
| JPH01125862A (ja) | 1989-05-18 |
| GB8727134D0 (en) | 1987-12-23 |
| KR880006782A (ko) | 1988-07-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| DE3586268T2 (de) | Eingangs-schutzanordnung fuer vlsi-schaltungsanordnungen. | |
| DE2559360A1 (de) | Halbleiterbauteil mit integrierten schaltkreisen | |
| DE1918222C3 (de) | Isolierschicht-Feldeffekttransistor | |
| DE69526630T2 (de) | Verbesserungen in oder in Beziehung auf integrierte Schaltungen | |
| DE2311915A1 (de) | Verfahren zur herstellung von integrierten mos-scha'tkreisen | |
| DE1967363C2 (de) | ||
| DE1639254A1 (de) | Feldeffekthalbleitereinrichtung mit isoliertem Gatter und einem Durchschlagverhinderungsschaltelement sowie Verfahren zu ihrer Herstellung | |
| DE1489893B1 (de) | Integrierte halbleiterschaltung | |
| DE2159192A1 (de) | Feldeffektspeichertransistor mit isolierter Gate Elektrode | |
| DE2536277A1 (de) | Halbleiteranordnung | |
| DE2707843B2 (de) | Schutzschaltungsanordnung für einen Feldeffekttransistor | |
| DE2226613A1 (de) | Halbleiterbauelement | |
| DE1639255B1 (de) | Intergrierte Halbleiterschaltung mit einem Isolierschicht-Feldeffekttransistor | |
| DE3737450A1 (de) | Halbleitervorrichtung mit einem schutz der sperrschicht gegen durchschlag | |
| DE2432352C3 (de) | MNOS-Halbleiterspeicherelement | |
| DE2023219A1 (de) | Festwertspeicher | |
| DE2834759A1 (de) | Halbleiterelement | |
| DE3109074A1 (de) | Halbleitervorrichtung und verfahren zu ihrer herstellung | |
| DE3119288A1 (de) | Halbleiteranordnung | |
| DE3103785C2 (de) | ||
| DE4126775C2 (de) | Verbindungsstruktur eines Halbleiterbauelements und Verfahren zu ihrer Herstellung | |
| DE1930606A1 (de) | Halbleiterbauelement mit einem Feldeffekttransistor mit isolierter Torelektrode und Schaltungsanordnung mit einem solchen Halbleiterbauelement | |
| DE3609629A1 (de) | Integrierte elektronische schaltung zum ansteuern von induktiven lasten | |
| EP0656659B1 (de) | ESD-Schutzstruktur für integrierte Schaltungen | |
| DE3230067A1 (de) | Permanentspeichervorrichtung |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| OP8 | Request for examination as to paragraph 44 patent law | ||
| 8127 | New person/name/address of the applicant |
Owner name: SAMSUNG ELECTRONICS CO., LTD., SUWON, KR |
|
| D2 | Grant after examination | ||
| 8364 | No opposition during term of opposition |