CN1293474C - 微计算机 - Google Patents
微计算机 Download PDFInfo
- Publication number
- CN1293474C CN1293474C CNB2004100366847A CN200410036684A CN1293474C CN 1293474 C CN1293474 C CN 1293474C CN B2004100366847 A CNB2004100366847 A CN B2004100366847A CN 200410036684 A CN200410036684 A CN 200410036684A CN 1293474 C CN1293474 C CN 1293474C
- Authority
- CN
- China
- Prior art keywords
- processing unit
- control
- memory access
- mentioned
- processing apparatus
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 238000012545 processing Methods 0.000 claims abstract description 495
- 238000001514 detection method Methods 0.000 claims abstract description 96
- 238000000034 method Methods 0.000 claims abstract description 12
- 238000012360 testing method Methods 0.000 claims description 63
- 238000012790 confirmation Methods 0.000 claims description 47
- 230000005574 cross-species transmission Effects 0.000 claims description 26
- 230000002159 abnormal effect Effects 0.000 claims description 21
- 230000006386 memory function Effects 0.000 claims description 17
- 238000005096 rolling process Methods 0.000 claims description 9
- 230000008676 import Effects 0.000 claims description 5
- 238000004891 communication Methods 0.000 abstract description 3
- 238000012544 monitoring process Methods 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 12
- 230000015572 biosynthetic process Effects 0.000 description 8
- 102100027867 FH2 domain-containing protein 1 Human genes 0.000 description 7
- 101001060553 Homo sapiens FH2 domain-containing protein 1 Proteins 0.000 description 7
- 101001012154 Homo sapiens Inverted formin-2 Proteins 0.000 description 6
- 102100024061 Integrator complex subunit 1 Human genes 0.000 description 6
- 101710092857 Integrator complex subunit 1 Proteins 0.000 description 6
- 102100030075 Inverted formin-2 Human genes 0.000 description 6
- 102100028043 Fibroblast growth factor 3 Human genes 0.000 description 5
- 108050002021 Integrator complex subunit 2 Proteins 0.000 description 5
- 238000010626 work up procedure Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000005055 memory storage Effects 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
- G06F11/0706—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation the processing taking place on a specific hardware platform or in a specific software environment
- G06F11/073—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation the processing taking place on a specific hardware platform or in a specific software environment in a memory management context, e.g. virtual memory or cache management
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
- G06F11/0751—Error or fault detection not based on redundancy
- G06F11/0754—Error or fault detection not based on redundancy by exceeding limits
- G06F11/0757—Error or fault detection not based on redundancy by exceeding limits by exceeding a time limit, i.e. time-out, e.g. watchdogs
Abstract
本发明的目的是提供当CPU对具有存储功能的外部的处理单元进行处理量多的存储访问时，检测CPU和外部处理单元的通信的失控状态，避免CPU发生失控的微计算机。备有监视设置在微计算机(1)的外部的外部处理单元和存储访问控制装置(11)的通信的失控检测控制装置(12)。失控检测控制装置(12)，当CPU(10)以同步交换方式对外部处理单元存储访问时，在检测出外部处理单元与CPU(10)的通信成为失控状态的情形下，代替标准确认信号(DK23)将拟似确认信号(DK)输出到存储访问控制装置(11)。CPU(10)，当通过存储访问控制装置(11)接受拟似确认信号(DK)时，将与外部处理单元的存储访问方式切换到固定等待模式。
Description
技术领域
本发明涉及微计算机，特别是涉及当以握手模式从中央计算处理装置存储访问具有存储功能的外部处理单元时，检测中央计算处理装置和外部处理单元之间的通信的失控状态，避免中央计算处理装置失控的微计算机。
背景技术
下面，我们用图13说明已有的微计算机(例如，专利文献1：特开平4-217035号公报)。图13是已有微计算机的主要单元的模式图。在图13中，微计算机1备有中央计算处理装置(以下称为CPU)10和存储访问控制装置11。而且，在微计算机1的外部，设置具有存储功能的处理单元A13、处理单元B14、处理单元C15和处理单元D16。
CPU10和存储访问控制装置11通过地址信号AD、数据信号DT、确认信号DK、处理单元A用的芯片选择信号CS0、处理单元B用的芯片选择信号CS1、处理单元C用的芯片选择信号CS2和处理单元D用的芯片选择信号CS3连接起来。
又，存储访问控制装置11和处理单元A13通过处理单元A用的地址信号A0、处理单元A用的数据信号D0、处理单元A用的芯片选择信号CS0和处理单元A用的确认信号DK0连接起来，存储访问控制装置11和处理单元B14通过处理单元B用的地址信号A1、处理单元B用的数据信号D1、处理单元B用的芯片选择信号CS1和处理单元B用的确认信号DK1连接起来。
又，存储访问控制装置11和处理单元C15通过处理单元C用的地址信号A2、处理单元C用的数据信号D2和处理单元C用的芯片选择信号CS2连接起来，存储访问控制装置11和处理单元D16通过处理单元D用的地址信号A3、处理单元D用的数据信号D3和处理单元D用的芯片选择信号CS3连接起来。
在图13中，从CPU10到处理单元A13和处理单元B14的存储访问方式是握手模式。握手模式是在开始存储访问后，从处理单元到CPU10通过存储访问控制装置11返回确认信号，结束存储访问的模式。另一方面，从CPU10到处理单元C15和处理单元D16的存储访问方式是从存储访问开始后到结束，以设定的等待循环进行存储访问的固定等待模式。
又，在图13中，从CPU10到处理单元A13、处理单元B14、处理单元C15和处理单元D16的存储访问是由CPU10排他地控制的。即，CPU10只要到1个处理单元的存储访问不结束，就不能够存储访问到下一个处理单元。
现在我们说明以上那样构成的已有微计算机1的工作。首先，说明从CPU10到处理单元A13的存储访问。CPU10，当通过在握手模式中存储访问到处理单元A13，取出存储在处理单元A13中的信息时，将处理单元A用的芯片选择信号CS0和表示要访问的地址值的地址信号AD输出到存储访问控制装置11，要求到处理单元A13的存储访问。存储访问控制装置11，当接受这些信号时，将处理单元A用的芯片选择信号CS0和处理单元A用的地址信号A0输出到处理单元A13。在该时刻开始到处理单元A13的存储访问。而且，当到处理单元A13的一连串处理结束时，处理单元A13通过存储访问控制装置11将确认信号DK返回到CPU10。而且，存储访问控制装置11使处理单元A用的芯片选择信号CS0无效，因此结束存储访问。
同样，CPU10在握手模式中存储访问到处理单元B14，读出存储在处理单元B14中的信息。
其次，我们说明从CPU10到处理单元C15的存储访问。CPU10，当通过在固定等待模式中存储访问到处理单元C15，取出存储在处理单元C15中的信息时，将处理单元C用的芯片选择信号CS2和表示要访问的地址值的地址信号AD输出到存储访问控制装置11，要求到处理单元C15的存储访问。存储访问控制装置11，当接受这些信号时，将处理单元C用的芯片选择信号CS2和处理单元C用的地址信号A2输出到处理单元C15。在该时刻开始到处理单元C15的存储访问。而且，当在设定的等待循环中到处理单元C15的一连串处理结束时，存储访问控制装置11使处理单元C用的芯片选择信号CS2无效，因此结束存储访问。
同样，CPU10也在固定等待模式中存储访问到处理单元D16，取出存储在处理单元D16中的信息。
发明内容
在以上那样的已有的微计算机中，当CPU在握手模式中存储访问到具有存储功能的外部的处理单元时，进行处理量多的存储访问，在该存储访问处理中占有外部处理单元，从处理单元到CPU不返回确认信号。当该确认信号不返回到CPU时，不结束存储访问，处理单元也不能够接受来自CPU的中断存储访问命令。结果，存在着存储访问的处理停滞，最终CPU变得失控那样的问题。
本发明就是为了解除以上那样的问题提出的，本发明的目的是提供CPU对具有存储功能的外部处理单元进行处理量多的存储访问时，检测CPU和外部处理单元的通信的失控状态，避免CPU失控的微计算机。
本发明提供一种微计算机，备有中央计算处理装置和当上述中央计算处理装置存储访问具有存储功能的外部处理单元时进行控制的存储访问控制装置，其特征在于：具有失控检测控制装置，该装置包括，内藏计数器，用该计数器计数时间，当计数了预定时间时，声明溢出信号的监视计时器；通过检测出从上述中央计算处理装置对上述外部处理单元的存储访问不正常结束，输出失控检测信号的失控检测电路；和根据上述失控检测信号，生成表示从上述中央计算处理装置对上述外部处理单元的存储访问结束的拟似确认信号，输出到上述中央计算处理装置的信号发生部件，上述失控检测电路，在从上述中央计算处理装置对上述外部处理单元的存储访问开始后直到该存储访问结束之间，在上述监视计时器声明溢出信号时，输出上述失控检测信号。
上述中央计算处理装置排他地存储访问多个上述外部处理单元，
上述失控检测控制装置，在从上述中央计算处理装置对上述外部处理单元的存储访问中，检测出与上述中央计算处理装置的存储访问不正常结束的外部处理单元。
上述失控检测控制装置，当检测出从上述中央计算处理装置对上述外部处理单元的存储访问不正常结束时，上述中央计算处理装置将对上述外部处理单元的存储访问方式从握手模式切换为固定等待模式。
因此，即便中央计算处理装置和外部处理单元的通信成为失控状态，通过使存储访问处于结束状态，也能够避免发生中央计算处理装置成为失控状态，系统停止的情况。
上述失控检测控制装置备有使检测出从上述中央计算处理装置对上述外部处理单元的存储访问不正常结束的上述失控检测电路初始化，并且开放与上述中央计算处理装置的存储访问不正常结束的外部处理单元的存储空间的重置电路。
因此，通过开放与中央计算处理装置的通信成为失控状态的外部处理单元的存储空间，能够形成下一个存储访问的等待接受状态。
本发明提供一种微计算机，备有中央计算处理装置和当上述中央计算处理装置存储访问具有存储功能的外部处理单元时进行控制的存储访问控制装置，其特征在于：具有失控检测控制装置，该装置包括，内藏计数器，用该计数器计数时间，当计数了预定时间时，声明溢出信号的监视计时器；和通过检测出从上述中央计算处理装置对上述外部处理单元的存储访问不正常结束，输出失控检测信号的失控检测电路，上述失控检测电路，在从上述中央计算处理装置对上述外部处理单元的存储访问开始后直到该存储访问结束之间，在上述监视计时器声明溢出信号时，将上述失控检测信号输出到上述中央计算处理装置的中断处理单元，上述中断处理单元，一旦输入上述失控检测信号就限制对上述外部处理单元的存储访问。
因此，即便中央计算处理装置和外部处理单元的通信成为失控状态，也能够避免发生中央计算处理装置成为失控状态，系统停止的情况。
本发明提供一种微计算机，备有中央计算处理装置和当上述中央计算处理装置排他地存储访问具有存储功能的外部处理单元时进行控制的存储访问控制装置，其特征在于：备有失控通知装置，在从上述中央计算处理装置对上述外部处理单元的存储访问中，从与上述中央计算处理装置的存储访问不正常结束成为失控状态的外部处理单元接受失控通知，通过与成为上述失控状态的外部处理单元不同的外部处理单元和上述存储访问控制装置，将成为上述失控状态的外部处理单元的信息通知上述中央计算处理装置。
本发明提供一种微计算机，备有中央计算处理装置和当上述中央计算处理装置存储访问具有存储功能的外部处理单元时进行控制的存储访问控制装置，其特征在于：具有失控回避控制装置，该装置包括，内藏计数器，用该计数器计数时间，当计数了预定时间时，产生脉冲信号的监视计时器；和根据上述脉冲信号，生成表示从上述中央计算处理装置对外部处理单元的存储访问结束的拟似确认信号的信号发生部件，上述信号发生部件，在上述存储访问开始后，当上述监视计时器计数了预先设定的预定时间时，将上述拟似确认信号输出到上述中央计算处理装置。
本发明提供一种微计算机，备有中央计算处理装置和当上述中央计算处理装置存储访问具有存储功能的外部处理单元时进行控制的存储访问控制装置，其特征在于：具有失控检测控制装置，该装置包括，内藏计数器，用该计数器计数时间，当计数了预定时间时，产生脉冲信号的监视计时器；通过检测出从上述中央计算处理装置对上述外部处理单元的存储访问不正常结束，输出失控检测信号的失控检测电路；和根据上述失控检测信号，生成表示从上述中央计算处理装置对上述外部处理单元的存储访问结束的拟似确认信号，输出到上述中央计算处理装置的信号发生部件，上述失控检测电路，在从上述中央计算处理装置对上述外部处理单元的存储访问开始后直到该存储访问结束之间，在上述监视计时器产生脉冲信号时，输出上述失控检测信号。
因此，即便中央计算处理装置和外部处理单元的通信成为失控状态，也能够避免发生中央计算处理装置成为失控状态，系统停止的情况。
上述中央计算处理装置排他地存储访问多个上述外部处理单元，
上述失控检测控制装置，在从上述中央计算处理装置对上述外部处理单元的存储访问中，检测出与上述中央计算处理装置的存储访问不正常结束的外部处理单元。
因此，即便中央计算处理装置和外部处理单元的通信成为失控状态，通过中止与处于失控状态的外部处理单元的存储访问，也能够避免发生中央计算处理装置成为失控状态，系统停止的情况。
上述失控检测控制装置，当检测出从上述中央计算处理装置对上述外部处理单元的存储访问不正常结束时，上述中央计算处理装置将对上述外部处理单元的存储访问方式从握手模式切换为固定等待模式。
因此，即便中央计算处理装置和外部处理单元的通信成为失控状态，通过使存储访问处于结束状态，也能够避免发生中央计算处理装置成为失控状态，系统停止的情况。
上述失控检测控制装置备有使检测出从上述中央计算处理装置对上述外部处理单元的存储访问不正常结束的上述失控检测电路初始化，并且开放与上述中央计算处理装置的存储访问不正常结束的外部处理单元的存储空间的重置电路。
因此，通过开放与中央计算处理装置的通信成为失控状态的外部处理单元的存储空间，能够形成下一个存储访问的等待接受状态。
本发明提供一种微计算机，备有中央计算处理装置和当上述中央计算处理装置存储访问具有存储功能的外部处理单元时进行控制的存储访问控制装置，其特征在于：具有失控检测控制装置，该装置包括，内藏计数器，用该计数器计数时间，当计数了预定时间时，产生脉冲信号的监视计时器；和通过检测出从上述中央计算处理装置对上述外部处理单元的存储访问不正常结束，输出失控检测信号的失控检测电路，上述失控检测电路，在从上述中央计算处理装置对上述外部处理单元的存储访问开始后直到该存储访问结束之间，在上述监视计时器产生脉冲信号时，将上述失控检测信号输出到上述中央计算处理装置的中断处理单元，上述中断处理单元，一旦输入上述失控检测信号就限制对上述外部处理单元的存储访问。
因此，即便中央计算处理装置和外部处理单元的通信成为失控状态，也能够避免发生中央计算处理装置成为失控状态，系统停止的情况。
本发明提供一种微计算机，备有中央计算处理装置和当上述中央计算处理装置排他地存储访问具有存储功能的外部处理单元时进行控制的存储访问控制装置，其特征在于：备有失控通知装置，在从上述中央计算处理装置对上述外部处理单元的存储访问中，从与上述中央计算处理装置的存储访问不正常结束成为失控状态的外部处理单元接受失控通知，通过与成为上述失控状态的外部处理单元不同的外部处理单元和上述存储访问控制装置，将成为上述失控状态的外部处理单元的信息通知上述中央计算处理装置。
因此，即便中央计算处理装置和外部处理单元的通信成为失控状态，通过中止与处于失控状态的外部处理单元的存储访问，也能够避免发生中央计算处理装置成为失控状态，系统停止的情况。
本发明提供一种微计算机，备有中央计算处理装置和当上述中央计算处理装置存储访问具有存储功能的外部处理单元时进行控制的存储访问控制装置，其特征在于：具有失控回避控制装置，该装置包括，内藏计数器，用该计数器计数时间，当计数了预定时间时，产生脉冲信号的监视计时器；和根据上述脉冲信号，生成表示从上述中央计算处理装置对外部处理单元的存储访问结束的拟似确认信号的信号发生部件，上述信号发生部件，在上述存储访问开始后，当上述监视计时器计数了预先设定的预定时间时，将上述拟似确认信号输出到上述中央计算处理装置。
因此，具有即便中央计算处理装置和外部处理单元的通信成为失控状态，通过中止与处于失控状态的外部处理单元的存储访问，也能够避免发生中央计算处理装置成为失控状态，系统停止的情况的效果。
附图说明
图1是与本发明的实施形态1有关的微计算机的构成图。
图2是与上述实施形态1有关的微计算机的失控检测控制装置的详细构成图。
图3是用于说明与上述实施形态1有关的微计算机的失控检测控制装置的工作的定时图。
图4是与本发明的实施形态2有关的微计算机的构成图。
图5是用于说明与上述实施形态2有关的微计算机的失控检测控制装置的工作的定时图。
图6是与本发明的实施形态3有关的微计算机的构成图。
图7是用于说明与上述实施形态3有关的微计算机的失控检测控制装置的工作的定时图。
图8是与本发明的实施形态4有关的微计算机的构成图。
图9是与本发明的实施形态5有关的微计算机的构成图。
图10是与本发明的实施形态6有关的微计算机的构成图。
图11是与上述实施形态6有关的微计算机的失控检测控制装置的详细构成图。
图12是用于说明与上述实施形态6有关的微计算机的失控检测控制装置的工作的定时图。
图13是已有的微计算机的构成图。
标号说明
1微计算机
10中央计算处理装置(CPU)
11存储访问控制装置
12、12a、12b、12c失控检测控制装置
13处理单元A
14处理单元B
15处理单元C
16处理单元D
17失控通知装置
18避免失控控制装置
AD、A0～A3地址信号
DT数据信号
CS0～CS3芯片选择信号
DK、DK2、DK3、DK23确认信号
D0～D3数据信号
A1、A2地址信号
INT1、INT2失控检测中断信号
INF1、INF2失控通知信号
a溢出信号
b失控检测控制装置接通信号
c处理单元A用的失控检测信号
d处理单元B用的失控检测信号
e处理单元A和处理单元B用的失控检测信号
f拟似确认信号
g重置信号
h处理单元A用的重置信号
i处理单元B用的重置信号
j处理单元A用的脉冲信号
k处理单元B用的脉冲信号
l拟似确认信号(脉冲信号)
121选择器
122NOR电路
123AND电路
124处理单元A的失控检测电路
125处理单元B的失控检测电路
126、180监视计时器(WDT)
127通用端口(GIO)
128、128a重置生成装置
181NOR电路
182AND电路
具体实施方式
下面，我们一面参照附图一面说明与本发明的实施形态有关的微计算机。
(实施形态1)
图1是表示与本发明的实施形态1有关的微计算机的构成的方框图。在图1中，与图13相同的标号表示相同或相当的部分。与实施形态1有关的微计算机的特征是备有失控检测控制装置12。失控检测控制装置12检测CPU10和处理单元A13或处理单元B14的通信的失控状态。
在图1中，失控检测控制装置12和存储访问控制装置11通过处理单元A用的地址信号A0、处理单元A用的数据信号D0、处理单元A用的芯片选择信号CS0、处理单元A和处理单元B用的确认信号DK23、确认信号DK、处理单元B用的地址信号A1、处理单元B用的数据信号D1和处理单元B用的芯片选择信号CS1连接起来。
又，失控检测控制装置12和处理单元A13通过处理单元A用的地址信号A0、处理单元A用的数据信号D0和处理单元A用的芯片选择信号CS0连接起来，失控检测控制装置12和处理单元B14通过处理单元B用的地址信号A1、处理单元B用的数据信号D1和处理单元B用的芯片选择信号CS1连接起来。
又，处理单元A13和存储访问控制装置11通过处理单元A用的确认信号DK0连接起来，处理单元B14和存储访问控制装置11通过处理单元B用的确认信号DK1连接起来。
下面，我们用图2详细说明失控检测控制装置12。图2是表示失控检测控制装置12的构成的方框图。在图2中，与图1、图13相同的标号表示相同或相当的部分。失控检测控制装置12备有选择器121、NOR电路122、AND电路123、处理单元A失控检测电路124、处理单元B失控检测电路125、监视计时器(Watching DogTimer：WDT)126和通用输入输出端口(GIO)127。
WDT126，内藏计数器，当该计数器的计数结果达到设定值时，声明(assert)并输出溢出信号a。GIO127输出表示是否使失控检测控制装置12接通的信号b。处理单元A失控检测电路124检测处理单元A13是否发生失控，输出处理单元A用的失控信号c。处理单元B失控检测电路125检测处理单元B14是否发生失控，输出处理单元B用的失控信号d。NOR电路122从输出处理单元A用的失控信号c和输出处理单元B用的失控信号d生成表示处理单元A13或处理单元B14发生失控的失控检测信号e。AND电路123从标准确认信号DK23和失控检测信号e生成拟似确认信号f。选择器121选择来自存储访问控制装置11的标准确认信号DK23和拟似确认信号f中的某一个，作为确认信号DK输出到存储访问控制装置11。
与以上那样构成的实施形态1有关的微计算机与已有的微计算机同样，从CPU10到处理单元A13和处理单元B14的存储访问方式是握手模式，从CPU10到处理单元C15和处理单元D16的存储访问方式是固定等待模式。又，由CPU10排他地控制从CPU10到处理单元A13、处理单元B14、处理单元C15和处理单元D16的各个存储访问。
下面，我们说明与实施形态1有关的微计算机的工作。此外，因为从CPU10到处理单元处理单元C15、处理单元D16的存储访问与已有例相同，所以省略对它们的说明，我们用图3只说明从CPU10到处理单元A13、处理单元B14的存储访问。
图3是用于说明与实施形态1有关的微计算机的工作的定时图，表示当CPU10存储访问到处理单元A13时的定时图。在图3中，t0表示从CPU10到处理单元A13的存储访问开始时刻，即，声明处理单元A用的芯片选择信号CS0的时刻，t1表示声明溢出信号a的时刻，t2表示声明拟似确认信号f的时刻。t3表示从CPU10到处理单元A13的存储访问的结束时刻。
首先，我们说明从CPU10存储访问到处理单元A13时的工作。CPU10，当存储访问到处理单元A13时，在时刻t0，将处理单元A用的芯片选择信号CS0和表示要访问的地址值的地址信号AD输出到存储访问控制装置11，要求到处理单元A13的存储访问。此外，当存储访问时，失控检测控制装置12根据GIO127的输出信号b总是处于接通状态。存储访问控制装置11，当接受处理单元A用的芯片选择信号CS0和地址信号AD时，通过失控检测控制装置12将处理单元A用的芯片选择信号CS0和处理单元A用的地址信号A0传递给处理单元A13。在该时刻开始到处理单元A13的存储访问。
当开始存储访问时，处理单元A失控检测电路124，监视芯片选择信号CS0和来自WDT126的溢出信号a，检测处理单元A13是否处于失控状态。WDT126当接通系统电源时开始计数，经过比通常的存储访问时间长得多的时间后，即，在图3所示的t1的定时，声明溢出信号a。处理单元A失控检测电路124，在存储访问结束前，即在使处理单元A用的芯片选择信号CS0无效前，当检测出已经声明了溢出信号a时，处理单元A13发生失控，在t1的下一个循环t2声明失控检测信号c。此外，1个循环与系统时钟的1个周期相当。
其次，NOR电路122，输入表示处理单元A13的失控状态的失控检测信号c，在t2的定时输出声明了的失控检测信号e。而且，根据失控检测信号e，在t2的定时声明拟似确认信号f，并输出到选择器121。选择器121将信号b作为选择信号，在失控检测控制装置12表示接通状态期间，选择拟似确认信号f，输出到存储访问控制装置11。存储访问控制装置11将该拟似确认信号f输出到CPU10，在下一个循环t3使处理单元A用的芯片选择信号CS0无效。因此，从CPU10到处理单元A13的存储访问结束。CPU10，当识别到处理单元A13的存储访问结束时，自动地将作为握手模式的到处理单元A13的存储访问方式切换到固定等待模式。
又，CPU10，当存储访问到处理单元B14时，处理单元B失控检测电路125，如上述那样，从处理单元B用的芯片选择信号CS1和溢出信号a，检测处理单元B14的失控。而且，当处理单元B失控检测电路125声明失控检测信号d并进行输出时，NOR电路122在与失控检测信号d相同的定时输出声明了的失控检测信号e，AND电路123在与失控检测信号e相同的定时输出声明了的拟似确认信号f。因为以后的工作与从CPU10到处理单元A13的存储访问时同样，所以省略对它们的说明。
这样，失控检测控制装置12，通过用处理单元A失控检测电路124检测CPU10和处理单元A13的通信的失控状态，用处理单元B失控检测电路125检测CPU10和处理单元B14的通信的失控状态，能够特定在处理单元A13和处理单元B14中某一个中是否发生失控。
如上所示，与本实施形态1有关的微计算机备有监视在微计算机1外部的，具有存储功能的外部处理单元(处理单元A13、处理单元B14)和存储访问控制装置11的通信的失控检测控制装置12。而且，失控检测控制装置12，当CPU10以同步交换方式进行与外部处理单元的存储访问时，在检测出CPU10和外部处理单元的通信处于失控状态的情形中，代替标准确认信号DK23通过存储访问控制装置11将拟似确认信号DK返回到CPU10。而且，CPU10，识别出根据该拟似确认信号DK存储访问结束，将与外部处理单元的存储访问方式从握手模式切换到固定等待模式。因此，进行处理量多的存储访问，即便CPU10和外部处理单元的通信成为失控状态，也能够强制地结束该存储访问，避免发生CPU10成为失控状态，系统停止的情况。
(实施形态2)
下面，我们用图4、5说明与本发明的实施形态2有关的微计算机。
图4是表示与实施形态2有关的微计算机1的失控检测控制装置12a的构成的图。在图4中与图1、图2、图13相同的标号表示相同或相当的部分。失控检测控制装置12a以备有重置电路128为特征。重置电路128，根据来自WDT126的溢出信号a，将重置信号g输出到处理单元A失控检测电路124和处理单元B失控检测电路125，对这些电路进行初始化，并且将重置信号g输出到处理单元A13和处理单元B14，开放这些处理单元的存储空间。
我们用图5说明以上那样构成的微计算机的工作。图5是用于说明与实施形态2有关的微计算机的工作的定时图，表示CPU10存储访问到处理单元A13时的定时图。在图5中，t4是使WDT126的溢出信号a无效的时刻，t5是声明从重置电路128输出到处理单元A13、处理单元B14、处理单元A失控检测电路124和处理单元B失控检测电路125的重置信号g的时刻，t6是对处理单元A失控检测电路124和处理单元B失控检测电路125进行初始化的时刻，并且是开放处理单元A13和处理单元B14的存储空间的时刻。
下面，我们说明当CPU10存储访问到处理单元A13时的工作。此外，说明失控检测控制装置12a根据GIO127的输出信号b处于接通状态的情形。因为直到时刻t0～t3的工作与实施形态1相同，所以省略对它们的说明。
在时刻t4，WDT126，在声明溢出信号a后，当内藏的计数器的计数结果达到设定值时，使溢出信号a无效。重置电路128a，当使溢出信号a无效时，在下一个循环t5，声明重置信号g，输出到处理单元A13、处理单元b14、处理单元A失控检测电路124和处理单元B失控检测电路125。
而且，在下一个循环t6，对处理单元A失控检测电路124和处理单元B失控检测电路125进行初始化，并且开放处理单元A13和处理单元B14的存储空间。
这样与本实施形态2有关的微计算机，当CPU10和外部处理单元(处理单元13、处理单元14)的通信成为失控状态时，存储访问控制装置11将拟似确认信号f输出到CPU10，结束CPU10和外部处理单元的存储访问。而且，在存储访问结束后，当WDT126的内藏计数器的计数结果达到设定值时，重置电路128将重置信号g输出到外部处理单元(处理单元13、处理单元14)、失控检测电路(处理单元A失控检测电路124、处理单元B失控检测电路125)，开放外部处理单元的存储空间，对失控检测电路进行初始化。因此，即便CPU10和外部处理单元的通信成为失控状态，也能够强制地结束该存储访问，避免发生CPU10成为失控状态，系统停止的情况。又，根据重置信号g对失控检测电路进行初始化，并且开放与CPU10的通信成为失控状态的外部处理单元的存储空间，能够形成下一个存储访问的等待接受状态。
(实施形态3)
其次，我们用图6、7说明与本发明的实施形态3有关的微计算机。
图6是表示与实施形态3有关的微计算机1的失控检测控制装置12b的构成的图。在图6中与图1、图2、图13相同的标号表示相同或相当的部分。失控检测控制装置12b以备有重置电路128a为特征。重置电路128a将重置信号h输出到处理单元A13和处理单元A失控检测电路124，开放处理单元A13的存储空间，并且，对处理单元A失控检测电路124进行初始化。又，将重置信号i输出到处理单元B14和处理单元B失控检测电路125，开放处理单元B14的存储空间，并且，对处理单元B失控检测电路125进行初始化。
图7是用于说明与实施形态3有关的微计算机的工作的定时图，表示CPU10存储访问到处理单元A13时的定时图。在图7中，t4是WDT126使溢出信号a无效的时刻，t5是声明从重置电路128a输出到处理单元A13和处理单元A失控检测电路124的重置信号h的时刻，t6是开放处理单元A13的存储空间，对处理单元A失控检测电路124进行初始化的时刻。
我们说明以上那样构成的微计算机1的失控检测控制装置12b的工作。此外，说明失控检测控制装置12b根据GIO127的输出信号处于接通状态的情形。
首先，我们说明存储访问到处理单元A13时的工作。因为直到时刻t0～t3的工作与实施形态1相同，所以省略对它们的说明。
在时刻t4，WDT126，在声明溢出信号a后，当内藏的计数器的计数结果达到设定值时，使溢出信号a无效。重置电路128a，当使溢出信号a无效时，在下一个循环t5，声明重置信号h，输出到处理单元A13和处理单元A失控检测电路124。因此，在下一个循环t6开放处理单元A13的存储空间，对处理单元A失控检测电路124进行初始化。
又，当从CPU10存储访问到处理单元B14时，在处理单元B失控检测电路125检测出CPU10与处理单元B14的通信的失控状态的情形中，在时刻t4，WDT126使溢出信号a无效，在时刻t5重置电路128a声明重置信号i，输出到处理单元B14和处理单元B失控检测电路125。因此，在时刻t6开放处理单元B14的存储空间，对处理单元B失控检测电路125进行初始化。
这样与本实施形态3有关的微计算机，当CPU10和外部处理单元(处理单元A13、处理单元B14)的通信成为失控状态时，存储访问控制装置11将拟似确认信号f输出到CPU，结束存储访问。而且，在存储访问结束后，当WDT126的内藏计数器的计数结果达到设定值时，重置电路128a将重置信号输出到与CPU10的通信成为失控状态的外部处理单元和检测该失控状态的失控检测电路，开放该外部处理单元的存储空间，并且，对该失控检测电路进行初始化。因此，即便CPU10和外部处理单元的通信成为失控状态，也能够强制地结束该存储访问，避免发生CPU10成为失控状态，系统停止的情况。又，能够根据重置信号h或重置信号i，对检测失控的失控检测电路进行初始化，进一步，开放失控的处理单元的存储空间，能够形成下一个存储访问的等待接受状态。
(实施形态4)
其次，我们用图8说明与本发明的实施形态4有关的微计算机。
图8是表示与实施形态4有关的微计算机的失控检测控制装置12c的构成的图。在图8中与图1、图2、图13相同的标号表示相同或相当的部分。与实施形态4有关的微计算机1的特征是CPU10和失控检测控制装置12c通过处理单元A用的失控检测信号INT1和处理单元B用的失控检测信号INT2连接起来。
我们说明以上那样构成的微计算机1的工作。
首先，说明CPU10存储访问到处理单元A13时的工作。CPU10，通过将要与处理单元A用的芯片选择信号CS0和表示要访问的地址值的地址信号AD输出到存储访问控制装置11，要求到处理单元A13的存储访问。存储访问控制装置11，当接受处理单元A用的芯片选择信号CS0和地址信号AD时，将处理单元A用的芯片选择信号CS0和处理单元A用的地址信号A0输出到处理单元A13。在该时刻开始到处理单元A13的存储访问。
处理单元A失控检测电路124，在从CPU10到处理单元A13的存储访问结束前，当从WDT126输入声明了的溢出信号a时，在下一个循环，将处理单元A用的失控检测信号INT1直接输出到CPU10的中断处理单元的中断端子1。中断处理单元输入处理单元A用的失控检测信号INT1和限制到处理单元A13的存储访问。
同样，从CPU10存储访问到处理单元B14，当处理单元B失控检测电路125检测出CPU10和处理单元B14的通信的失控状态时，处理单元B失控检测电路125将处理单元B用的失控检测信号INT2直接输出到CPU10的中断处理单元的中断端子2。
当CPU10输入处理单元A用的失控检测信号INT1时，将与处理单元A13的存储访问方式从握手模式切换到固定等待模式，当输入处理单元B用的失控检测信号INT2时，将与处理单元B14的存储访问方式从握手模式切换到固定等待模式。因此，即便CPU10和处理单元A13或处理单元B14的通信成为失控状态，也能够避免发生CPU10成为失控状态的情况。
这样与本实施形态4有关的微计算机，当CPU10和外部处理单元(处理单元A13、处理单元B14)以同步交换方式进行访问时，失控检测电路(处理单元A失控检测电路124、处理单元B失控检测电路125)在CPU10和外部处理单元的通信中检测出失控状态时，从失控检测电路将失控检测信号(处理单元A用的失控检测信号INT1，处理单元B用的失控检测信号INT2)直接输入到CPU10的中断处理单元的中断端子(中断端子1、2)。而且，CPU根据失控检测信号，将与外部处理单元的存储访问方式从握手模式切换到固定等待模式。因此，即便CPU10和外部处理单元的通信成为失控状态，也能够结束存储访问，迅速地避免发生CPU10成为失控状态，系统停止的情况，能够达到实现从失控状态恢复的初始化的目的。
(实施形态5)
其次，我们用图9、10说明与本发明的实施形态5有关的微计算机。
图9是表示与实施形态5有关的微计算机的构成的方框图。在图9中，与图13相同的标号表示相同或相当的部分。与实施形态5有关的微计算机1的特征是备有失控通知装置17。在图9中，当处理单元A13失控时，失控通知装置17从处理单元A13输入失控通知信号INF1。例如，处理单元A13内部备有计数器，即便经过比通常的存储访问时间长得多的时间，当存储访问没有结束时，也向失控通知装置17输出失控通知信号INF1。当失控通知装置17从处理单元A13输入失控通知信号INF1时，通过处理单元B14和存储访问控制装置11，将处理单元A13发生失控一事通知CPU10。又，失控通知装置17，当处理单元B14发生失控时，从处理单元B14输入失控通知信号INF2，通过处理单元A13和存储访问控制装置11，将处理单元B14发生失控一事通知CPU10。
我们说明以上那样构成的微计算机1的工作。首先，说明从CPU10存储访问到处理单元A13时的工作。CPU10，当存储访问处理单元A13时，通过将处理单元A用的芯片选择信号CS2和表示要访问的地址值的地址信号AD输出到存储访问控制装置11，要求到处理单元A13的访问。存储访问控制装置11，当接受这些信号时，将处理单元A用的芯片选择信号CS0和处理单元A用的地址信号A0输出到处理单元A13。在该时刻开始到处理单元A13的存储访问。
在从CPU10到处理单元A13的存储访问开始后，即便经过通常的存储访问时间，当存储访问没有结束时，失控通知装置17也输入来自从处理单元A13的失控通知信号INF1。当输入失控通知信号INF1时，失控通知装置17通过正在正常工作的其它处理单元B14和存储访问控制装置11，将处理单元A13发生失控一事通知CPU10。即，失控通知装置17，将失控通知信号INF2输出到处理单元B14，通过处理单元B14和存储访问控制装置11，将该失控通知信号INF2输入到CPU10。如以上那样，失控通知装置17要求限制存储访问。被通知了处理单元A13处于失控状态的CPU10，通过停止到处于失控状态的处理单元A13的存储访问，达到使系统从失控状态恢复的目的。
又，当CPU10和处理单元B14的通信成为失控状态时，失控通知装置17从处理单元B14输入失控通知信号INF2，通过处理单元A13和存储访问控制装置11，将处理单元B14处于失控状态一事通知CPU10。即，失控通知装置17，将失控通知信号INF1输出到处理单元A13，通过处理单元A13和存储访问控制装置11，将该失控检测信号INF2输入到CPU10。
这样与本实施形态5有关的微计算机，备有失控通知装置17，当某个外部处理单元(例如处理单元A13)发生失控时，失控通知装置17通过别的外部处理单元(例如处理单元B14)和存储访问控制装置11，将处理单元处于失控状态一事通知CPU10。因此，即便CPU10和外部处理单元(处理单元A13、处理单元B14)的通信成为失控状态，也能够避免发生CPU10成为失控状态，系统停止的情况。
(实施形态6)
其次，我们用图10、11说明与本发明的实施形态6有关的微计算机。
图10是表示与实施形态6有关的微计算机的构成的方框图。与图13相同的标号表示相同或相当的部分。与实施形态6有关的微计算机1的特征是备有避免失控控制装置18。避免失控控制装置18，通过存储访问控制装置11，监视CPU10与处理单元A13和处理单元B14的通信的失控状态，避免发生失控。
图11是表示避免失控控制装置18的详细构成的图。在图11中，避免失控控制装置18备有WDT180、NOR电路181和AND电路182。WDT180，当内藏计数器的计数结果达到设定值时，产生脉冲信号。当CPU10存储访问处理单元A13时，产生处理单元A用的脉冲信号j，当CPU10存储访问处理单元B14时，产生处理单元B用的脉冲信号k。NOR电路181输入处理单元A用的脉冲信号j或处理单元B用的脉冲信号k，输出拟似确认信号l。AND电路182输入拟似确认信号l和标准确认信号DK23，生成用于输出到CPU10的确认信号DK。
现在我们用图12说明与以上那样构成的实施形态6有关的微计算机的工作。图12是用于说明与实施形态6有关的微计算机的工作的定时图，表示从CPU10存储访问到处理单元A13时的定时图。在图12中，t0是声明处理单元A用的芯片选择信号CS0的时刻，t7是WDT180产生脉冲信号的时刻，并且是声明拟似确认信号l的时刻，t8是从CPU10到处理单元A13的存储访问结束的时刻。
CPU10，当存储访问处理单元A13时，在时刻t0，将处理单元A用的芯片选择信号CS0和表示要访问的地址值的地址信号AD输出到存储访问控制装置11，要求到处理单元A13的存储访问。存储访问控制装置11，当接受这些信号时，将处理单元A用的芯片选择信号CS0和处理单元A用的地址信号A0输出到处理单元A13。
在该时刻开始到处理单元A13的存储访问。而且，WDT180，当由内藏的非同步计数器对声明处理单元A用的芯片选择信号CS0后的时间进行计数，当计数结果超过设定值时，在t7的定时产生处理单元A用的脉冲信号j。而且，NOR电路181在t7的定时产生拟似确认信号l，AND电路182将拟似确认信号l作为确认信号DK输出到CPU10，在t8的定时强制地结束存储访问。
同样，当CPU10存储访问处理单元B14时，WDT180，当由内藏的非同步计数器对声明处理单元B用的芯片选择信号CS1后的时间进行计数，当计数结果超过设定值时，在t7的定时产生处理单元B用的脉冲信号k。而且，NOR电路181产生拟似确认信号l，AND电路182将拟似确认信号l作为确认信号DK输出到CPU10，在t8的定时强制地结束存储访问。
这样与本实施形态6有关的微计算机备有与存储访问控制装置11和外部处理单元(处理单元A13、处理单元B14)连接的避免失控控制装置18。而且，避免失控控制装置18，当在存储访问开始后经过预定时间时，产生拟似确认信号l，通过存储访问控制装置11将该拟似确认信号作为确认信号DK输入到CPU10。而且，CPU10根据该拟似确认信号DK识别存储访问结束，使存储访问结束。因此，从存储访问开始后到经过预定时间后强制地结束CPU10和外部处理单元的存储访问，能够避免系统发生失控。
本发明适用于从微处理机到外部存储器进行处理量多的存储访问的系统。
Claims (7)
1.一种微计算机，备有中央计算处理装置和当上述中央计算处理装置存储访问具有存储功能的外部处理单元时进行控制的存储访问控制装置，其特征在于：具有失控检测控制装置，该装置包括，
内藏计数器，用该计数器计数时间，当计数了预定时间时，声明溢出信号的监视计时器；
检测出从上述中央计算处理装置对上述外部处理单元的存储访问不正常结束时，输出失控检测信号的失控检测电路；和
根据上述失控检测信号，生成表示从上述中央计算处理装置对上述外部处理单元的存储访问结束的拟似确认信号，输出到上述中央计算处理装置的信号发生部件，
上述失控检测电路，在从上述中央计算处理装置对上述外部处理单元的存储访问开始后直到该存储访问结束之间，在上述监视计时器声明溢出信号时，输出上述失控检测信号。
2.权利要求1所述的微计算机，其特征在于：
上述中央计算处理装置排他地存储访问多个上述外部处理单元，
上述失控检测控制装置，在从上述中央计算处理装置对上述外部处理单元的存储访问中，检测出与上述中央计算处理装置的存储访问不正常结束的外部处理单元。
3.权利要求1所述的微计算机，其特征在于：
上述失控检测控制装置，当检测出从上述中央计算处理装置对上述外部处理单元的存储访问不正常结束时，上述中央计算处理装置将对上述外部处理单元的存储访问方式从握手模式切换为固定等待模式。
4.权利要求2所述的微计算机，其特征在于：
上述失控检测控制装置备有使检测出从上述中央计算处理装置对上述外部处理单元的存储访问不正常结束的上述失控检测电路初始化，并且开放与上述中央计算处理装置的存储访问不正常结束的外部处理单元的存储空间的重置电路。
5.一种微计算机，备有中央计算处理装置和当上述中央计算处理装置存储访问具有存储功能的外部处理单元时进行控制的存储访问控制装置，其特征在于：具有失控检测控制装置，该装置包括，
内藏计数器，用该计数器计数时间，当计数了预定时间时，声明溢出信号的监视计时器；和
检测出从上述中央计算处理装置对上述外部处理单元的存储访问不正常结束时，输出失控检测信号的失控检测电路，
上述失控检测电路，在从上述中央计算处理装置对上述外部处理单元的存储访问开始后直到该存储访问结束之间，在上述监视计时器声明溢出信号时，将上述失控检测信号输出到上述中央计算处理装置的中断处理单元，
上述中断处理单元，一旦输入上述失控检测信号就限制对上述外部处理单元的存储访问。
6.一种微计算机，备有中央计算处理装置和当上述中央计算处理装置排他地存储访问具有存储功能的多个外部处理单元时进行控制的存储访问控制装置，其特征在于：备有
失控通知装置，在从上述中央计算处理装置对上述外部处理单元的存储访问中，从与上述中央计算处理装置的存储访问不正常结束成为失控状态的外部处理单元接受失控通知，通过与成为上述失控状态的外部处理单元不同的外部处理单元和上述存储访问控制装置，将成为上述失控状态的外部处理单元的信息通知上述中央计算处理装置。
7.一种微计算机，备有中央计算处理装置和当上述中央计算处理装置存储访问具有存储功能的外部处理单元时进行控制的存储访问控制装置，其特征在于：具有失控回避控制装置，该装置包括，
内藏计数器，用该计数器计数时间，当计数了预定时间时，产生脉冲信号的监视计时器；和
根据上述脉冲信号，生成表示从上述中央计算处理装置对外部处理单元的存储访问结束的拟似确认信号的信号发生部件，
上述信号发生部件，在上述存储访问开始后，当上述监视计时器计数了预先设定的预定时间时，将上述拟似确认信号输出到上述中央计算处理装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP125739/2003 | 2003-04-30 | ||
| JP2003125739 | 2003-04-30 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN1542620A CN1542620A (zh) | 2004-11-03 |
| CN1293474C true CN1293474C (zh) | 2007-01-03 |
Family
ID=33502912
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CNB2004100366847A Expired - Fee Related CN1293474C (zh) | 2003-04-30 | 2004-04-28 | 微计算机 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US20040255207A1 (zh) |
| CN (1) | CN1293474C (zh) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4745782B2 (ja) * | 2005-10-05 | 2011-08-10 | エルピーダメモリ株式会社 | 半導体記憶装置 |
| JP2010140361A (ja) * | 2008-12-12 | 2010-06-24 | Fujitsu Microelectronics Ltd | コンピュータシステム及び異常検出回路 |
| US8261134B2 (en) * | 2009-02-02 | 2012-09-04 | Cray Inc. | Error management watchdog timers in a multiprocessor computer |
| JP2015132894A (ja) * | 2014-01-09 | 2015-07-23 | カシオ計算機株式会社 | マイクロコントローラ装置及びその動作制御方法 |
| CN104216813B (zh) * | 2014-09-02 | 2017-06-27 | 迈普通信技术股份有限公司 | 一种从核状态的监控方法及装置 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4131945A (en) * | 1977-01-10 | 1978-12-26 | Xerox Corporation | Watch dog timer module for a controller |
| JPH04217035A (ja) * | 1990-12-18 | 1992-08-07 | Sony Corp | Ｃｐｕ制御回路 |
| JPH08305642A (ja) * | 1995-04-28 | 1996-11-22 | Ricoh Co Ltd | データ通信装置 |
| JPH103786A (ja) * | 1996-06-18 | 1998-01-06 | Matsushita Electric Ind Co Ltd | Ｄｒａｍ制御回路 |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4610013A (en) * | 1983-11-08 | 1986-09-02 | Avco Corporation | Remote multiplexer terminal with redundant central processor units |
| JPH04160438A (ja) * | 1990-10-23 | 1992-06-03 | Mitsubishi Electric Corp | 半導体装置 |
| JPH04241642A (ja) * | 1991-01-16 | 1992-08-28 | Nec Corp | マイクロコンピュータの暴走検出方式 |
| JP2658697B2 (ja) * | 1991-12-11 | 1997-09-30 | 富士通株式会社 | ウォッチ・ドック・タイマ回路 |
| JPH07168741A (ja) * | 1993-12-15 | 1995-07-04 | Toshiba Corp | ウォッチドッグタイマ装置 |
| JP3357514B2 (ja) * | 1995-09-20 | 2002-12-16 | シャープ株式会社 | 暴走検出復帰方式 |
| JP3234787B2 (ja) * | 1996-12-02 | 2001-12-04 | 株式会社東海理化電機製作所 | コンピュータ監視装置 |
| US6393590B1 (en) * | 1998-12-22 | 2002-05-21 | Nortel Networks Limited | Method and apparatus for ensuring proper functionality of a shared memory, multiprocessor system |
| JP3616367B2 (ja) * | 2001-10-24 | 2005-02-02 | 三菱電機株式会社 | 電子制御装置 |
| JP2004086451A (ja) * | 2002-08-26 | 2004-03-18 | Matsushita Electric Ind Co Ltd | 半導体集積回路 |
-
2004
- 2004-04-28 CN CNB2004100366847A patent/CN1293474C/zh not_active Expired - Fee Related
- 2004-04-30 US US10/835,070 patent/US20040255207A1/en not_active Abandoned
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4131945A (en) * | 1977-01-10 | 1978-12-26 | Xerox Corporation | Watch dog timer module for a controller |
| JPH04217035A (ja) * | 1990-12-18 | 1992-08-07 | Sony Corp | Ｃｐｕ制御回路 |
| JPH08305642A (ja) * | 1995-04-28 | 1996-11-22 | Ricoh Co Ltd | データ通信装置 |
| JPH103786A (ja) * | 1996-06-18 | 1998-01-06 | Matsushita Electric Ind Co Ltd | Ｄｒａｍ制御回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN1542620A (zh) | 2004-11-03 |
| US20040255207A1 (en) | 2004-12-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN1028922C (zh) | 用于图形输入板计算机的系统至服务处理器的接口 | |
| CN1292360C (zh) | 一种实现自动读写内部集成电路设备的装置和方法 | |
| CN1106609C (zh) | 在一个计算机系统中配置多个媒体的方法和设备 | |
| CN1110059C (zh) | 对接和脱离对接笔记本计算机的方法和装置 | |
| CN101035388A (zh) | 无断电电源装置、无断电电源系统以及关闭方法 | |
| CN1828563A (zh) | 处理器及信息处理方法 | |
| CN1617160A (zh) | 用于识别标准卡以及非标准卡的卡识别系统 | |
| CN1722130A (zh) | 可重配置运算装置 | |
| CN100346285C (zh) | 处理器芯片与存储控制系统及方法 | |
| CN1521625A (zh) | 容错计算机系统，其再同步方法，及其再同步程序 | |
| CN1648876A (zh) | 闪速存储器的数据管理设备和方法 | |
| CN1661583A (zh) | 协议转换和仲裁电路、系统及转换和仲裁信号的方法 | |
| CN1896981A (zh) | 总线控制系统及其方法 | |
| CN1758213A (zh) | 带有共享内容的异构型并行多线程处理器（hpmt） | |
| CN1293474C (zh) | 微计算机 | |
| CN1804799A (zh) | 单片机在线加载升级方法及系统 | |
| CN1159021A (zh) | 系统时钟确定装置 | |
| CN1163043C (zh) | 显示单元及使用它的电子机器和显示单元的检查方法 | |
| CN1570907A (zh) | 多处理器系统 | |
| CN1272704C (zh) | 低电力动作控制装置及程序最佳化装置 | |
| CN1183456C (zh) | 摄影机系统及附件装置 | |
| CN1299346C (zh) | 基板处理装置及基板处理装置的管理方法 | |
| CN1038792C (zh) | 三维计算机图形设备 | |
| CN1716200A (zh) | 积体内电路电路程式化的装置与方法 | |
| CN100346271C (zh) | 虚拟ps/2设备与主机间双向通信的方法及装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| C17 | Cessation of patent right | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20070103 Termination date: 20120428 |