JPH08305642A - データ通信装置 - Google Patents

Abstract

(57)【要約】 【目的】 システム暴走時にもデータの受信を続けて行
うことができるデータ通信装置を提供する。 【構成】 通信状態監視回路はタイミングジェネレータ
に制御権獲得を通知し、タイミングジェネレータで生成
した制御信号を有効とし、アクノリッジ信号をハイ→ロ
ウ→ハイとしてデータ取込み完了を通知し、ビジー信号
をロウとしてデータの強制受信を行う。このとき受信し
たデータは空読みする。その後タイマー回路で一定時間
内に次のストローブ信号の変化点が来るかどうか監視
し、変化点検知できなければデータ受信終了と認識し、
制御権をＣＰＵに移行するため、制御権解放を示す信号
をＣＰＵに発行する。また、一定時間内にストローブ信
号の変化点を検知したら、ビジー信号をハイ、アクノリ
ッジ信号をハイ→ロウ→ハイと変化させてデータ取込完
了を通知する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、データ通信を行う通信
機器、電子機器等データ通信装置に係り、特にデータを
受信する側の装置に関する。

【０００２】

【従来の技術】従来、データ通信機器において、データ
処理中に何らかの原因でシステムが暴走した場合、デー
タ送信側であるホストコンピュータに対してデータの再
送要求を行うか、暴走時にデータ通信処理を中断してシ
ステムの再起動を行うことでその復帰を行っている。

【０００３】

【発明が解決しようとする課題】従来の方法で、例えば
受信側のシステム暴走時にホスト側に対してデータの要
求を行ったとすると、システム暴走時から再起動を行
い、再びデータを最初から受信するため、長い時間を費
やしてしまうという問題があった。また、システム暴走
時にデータ通信を強制的に中止する場合は、ホスト側が
再送要求を認識していないので、再起動後に暴走時通信
していたデータを送り続けている可能性があった。その
ため、データを途中から処理することになり、文字化け
やデータエラーによって再び暴走する可能性があった

【０００４】そこで、本発明は、システム暴走時にもデ
ータの受信を続けて行うことができるデータ通信装置を
提供することを第１の目的とする。また、本発明は、再
送手順を踏むことなくデータ処理が可能なデータ通信装
置を提供することを第２の目的とする。さらに、本発明
は、システム復帰後即データ処理が可能なデータ通信装
置を提供することを目的とする。

【０００５】

【課題を解決するための手段】請求項１に記載の発明で
は、システム再起動時にも初期化されることの無い独立
した制御回路を設け、ＣＰＵが本制御回路に制御権を移
行させ、制御回路は受信中のデータ受信シーケンスを完
結させる。データ受信シーケンスを完了後、ＣＰＵに対
して制御権に移行を行い、再びＣＰＵにデータ処理を続
行させる。請求項２に記載の発明では、ホストコンピュ
ータにデータ再送機能がある場合、全受信データを強制
的にＤＲＡＭ等の内部記憶装置上に取り込んで、システ
ム復帰後に取り込んだデータを処理する。請求項３に記
載の発明では、ホストコンピュータにデータ再送機能が
ある場合、現在処理中の頁データを破棄して再送待機状
態とする。

【０００６】

【作用】請求項１および請求項２に記載のデータ通信装
置では、システム暴走時にもデータの受信を続けて行う
ことができるように、独立した制御回路を設けて、デー
タを内部の記憶装置に格納していき、システム再起動時
にも初期化されることが無く、再びシステムが立ち上が
った状態で格納しておいたデータを処理することによっ
て、ホストからのデータ再送を行う必要がなくなる。請
求項３に記載のデータ通信装置では、データ再送を利用
することによって、現在受信中の頁データを破棄し、シ
ステム復帰後に再送データを処理することで、データの
取りこぼしなどが発生する可能性を無くすことができ
る。

【０００７】

【実施例】以下本発明のデータ通信装置における好適な
実施例について、図面を参照して詳細に説明する。図１
はデータ通信装置の一例として、画像処理装置に適用し
た場合の概略構成をブロックで示したものである。この
図１に示すように、画像処理装置は、ホストコンピュー
タからの画像データを受け取るホストＩ／Ｆ（インター
フェイス）部１０１、受け取った信号の処理やその他シ
ステムの制御を行うＳＣＵ１０２、プリンタ部１１０、
このプリンタ部１１０の制御を行うＧＡＶＤ１０３、半
導体レーザ１０５、この半導体レーザ１０５の制御を行
うＬＤ制御板１０４、表示部の制御を行うＬＣＤＣ制御
板１０６、各装置間のデータのやりとりを行う内部バス
（システムバス）１０７、画像データの処理を行うＩＰ
Ｕ１０８、ＳＣＵ１０２からＩＰＵ１０８間のデータの
やりとりを行うイメージバス１０９、ユーザが指示を与
える操作部１１１等によって構成されている。

【０００８】図２は、画像処理部の概略構成をブロック
で表したものである。システム全体の制御を行うＳＣＵ
１０２におけるデータ受信のプロセスについて説明す
る。このシステムは、ホストコンピュータからの画像デ
ータを受け取るパラレルＩ／Ｆ部２０１、読み取ったデ
ータを一時格納しておく、内部記憶装置としてのＤＲＡ
Ｍ、格納したデータを画像データとしてプリンタエンジ
ンに送信するためのＭＰＵ２０３、システム全体の制御
を行うＣＰＵ２０４、ＣＰＵ２０４を動作させるための
プログラムを格納するＲＯＭ２０５、システムの設定を
行う場合にその設定値などを書き込むＳＲＡＭ２０６、
通信制御回路２０８、プリンタエンジンＩ／Ｆ２０９、
入出力データを一時的に格納するバッファ２１０、内部
システムバス２１１、内部システムバス２１２、外付け
記憶装置用ＳＣＳＩコントローラ２１３、ＳＣＳＩＩ／
Ｆ２１４、等により構成されている。

【０００９】次に、ＣＰＵ２０４の処理動作について説
明する。図３はＳＣＵ１０２におけるＣＰＵ２０４の処
理動作を示すフローチャートである。通常のデータ受信
処理を行っているシステムにおいて、何らかの原因でデ
ータエラーが発生したとする。このとき、ＣＰＵ２０４
は通信制御回路２０８に対して制御権を渡す。通信制御
回路２０８は常にデータ通信状態を監視しており、制御
権を獲得した時点からの処理を独自に実行可能である。

【００１０】パラレルＩ／Ｆ２０１としてセントロニク
スＩ／Ｆについて説明すると、８ビットの受信データＤ
ＡＴＡ１〜８、ストローブ信号／ＳＴＢ、アクノリッジ
信号／ＡＣＫ、ビジー信号ＢＵＳＹ、用紙切れ信号Ｐ
Ｅ、受信可信号／ＳＥＬ、初期化信号／ＰＲＩＭＥ、エ
ラー状態信号／ＦＡＵＬＴ、等に代表される信号線をホ
ストコンピュータと接続し、ホストからのデータを受信
する。

【００１１】代表的な信号のみについて説明すると、定
常状態でシステムは受信可の状態を示すビジー信号ＢＵ
ＳＹにＬＯＷレベルを出力する（ＳＯ３００）。この状
態でホストからのデータがＤＡＴＡ１〜８に乗ってくる
と同時に、同期をとるためのストローブ信号／ＳＴＢ信
号をトリガとして内部でデータを保持し（ＳＯ３０
１）、ＢＵＳＹ信号をＨＩＧＨレベルにする（ＳＯ３０
２）。このストローブ信号／ＳＴＢ信号を割り込みのト
リガ信号として使用した場合、ＣＰＵ２０４は所定の割
り込み処理を開始する（ＳＯ３０３）。割り込み処理が
終了したらアクノリッジ信号／ＡＣＫを一瞬ＬＯＷレベ
ルにし、割り込み処理の終了を通知し（ＳＯ３０４）、
ビジー信号ＢＵＳＹをＬＯＷレベルにすることで次のデ
ータを受信可能状態にする（ＳＯ３０５）。

【００１２】通常の通信状態ではＣＰＵ２０４がこの受
信データをＤＲＡＭ上へ順次格納していくが、ＣＰＵ２
０４から制御権を獲得した通信制御回路２０８は、タイ
ミングジェネレータで生成された所定のタイミングでこ
れらの制御信号を操作し、ホストとの通信を独自に行
う。このため、システムのリセットによる初期化を行っ
ている間、ＣＰＵ２０４からのアクセス無しに通信制御
回路２０８は受信データをＤＲＡＭ上へ格納していく。

【００１３】ホストからのデータ受信が一定時間来ない
場合、通信制御回路２０８はデータ処理を止め、制御権
をＣＰＵ２０４へ渡す。システムが立ち上がった後、通
信制御装置からの制御権移行の要求を認識したＣＰＵ２
０４はＤＲＡＭに格納されたデータ処理を開始し、ＩＰ
Ｕ部１０８へデータを転送する。転送はＩＰＵ１０８か
らの同期信号をトリガとしてＳＣＵ１０２からＬＳＹＮ
Ｃ、ＬＧＡＴＥ、ＦＧＡＴＥ等の同期信号とともにＶＣ
ＬＫに同期したＶＤＡＴＡをＩＰＵ１０８へ転送する。

【００１４】次に、通信制御回路２０８について説明す
る。図４は通信制御回路２０８の概略構成をブロックで
表したものである。この図４に示すように、通信制御回
路２０８は、発振器４０１、タイミングジェネレータ４
０２、データラッチ回路４０３、ＤＲＡＭコントロー
ラ、通信状態監視回路４０５、タイマー回路４０６、か
ら構成されている。発振器４０１からのクロック信号は
タイミングジェネレータ４０２に入力され、制御信号の
タイミングを生成している。ホストとの通信状態は通信
状態監視回路４０５で監視され、タイミングジェネレー
タ４０２による制御信号のタイミングを調整したり、Ｄ
ＲＡＭコントローラの制御を調整するための信号を出力
してる。タイマー回路４０６はホストとの通信状態を監
視するために、一定時間のアクセスが無ければデータ受
信終了を認識するためのものである。データラッチ回路
４０３は、取り込んだデータをトリガとなる信号（例え
ば、ストローブ信号／ＳＴＢ）で一端ラッチし、そのデ
ータを処理するための回路である。

【００１５】次に、請求項１に対応する第１実施例につ
いて説明する。本実施例では、発振器５０１、タイミン
グジェネレータ５０２、データラッチ回路５０３、ＤＲ
ＡＭコントローラ、通信状態監視回路５０５、ＣＰＵ５
０６をピックアップし、その動作について記述する。ま
ず、外部からのデータ受信によって、ＣＰＵ５０６はデ
ータを保持し、ＢＵＳＹ信号をＨＩＧＨレベルにする。
このとき、何らかの原因でエラーが発生し、ＣＰＵ５０
６が通信状態監視回路に対して制御権の移行を指示した
とする。例えば、正常状態で一定時間間隔、ＯＮ／ＯＦ
ＦさせるようなＣＰＵ５０６からの信号を監視回路に入
力させ、期待した時間間隔でＯＮ／ＯＦＦしない場合は
エラー・システム暴走の発生とみなし、制御権を通信制
御回路に移行する。

【００１６】通信状態監視回路５０５は、タイミングジ
ェネレータ５０２に制御権獲得を通知し、タイミングジ
ェネレータ５０２で生成した制御信号を有効とする。有
効となった制御信号においてアクノリッジ信号／ＡＣＫ
をＨＩＧＨ→ＬＯＷ→ＨＩＧＨとしてデータ取込み完了
を通知し、ビジー信号ＢＵＳＹをＬＯＷとしてデータの
強制受信を行う。このとき、受信されたデータは空読み
される。その後、タイマー回路で一定時間内に次のスト
ローブ信号／ＳＴＢ信号の変化点が来るかどうかを監視
し、もし変化点を検知できなければデータ受信終了と認
識し、制御権をＣＰＵ５０６に移行するため、制御権解
放を示す信号をＣＰＵ５０６に発行する。また、一定時
間内にストローブ信号／ＳＴＢの変化点を検知したら、
ビジー信号ＢＵＳＹをＨＩＧＨとし、アクノリッジ信号
／ＡＣＫをＨＩＧＨ→ＬＯＷ→ＨＩＧＨと変化させてデ
ータ取り込み完了を通知する。後は上記の動作の繰り返
しとなる。

【００１７】従来のデータ通信装置においては、データ
受信中に発生したエラーによってシステムが暴走した場
合、そのままシステム再起動をかけるとすると、システ
ムが立ち上がるまでの間、通信はストール状態となり、
ホストコンピュータ側でアクノリッジ信号／ＡＣＫのタ
イミングを検知している場合はタイムアウトエラーが発
生する可能性があり、手順としてデータ転送手続きを最
初から行う必要があるため処理に時間がかかる。

【００１８】そのため、第１実施例のデータ通信装置に
おいては、強制的にアクノレリッジ／ＡＣＫをホストに
返すとともに、データ受信間隔を監視回路でモニタし、
全データ分を受信完了後にＣＰＵに対して制御権を移行
可能な制御回路を具備することで、タイムアウトエラー
の発生を防止できる。また、通常のデータ処理に比べて
高速に処理可能なため、システム復帰後、データの再送
を速やかに実行することができる。

【００１９】次に請求項２に対応した実施例について説
明する。本実施例では実施例１の構成で、更にホストコ
ンピュータにデータ再送機能がある場合に、データ再送
時のデータをＤＲＡＭ上に全て記憶させる機能を持たせ
たシステムである。

【００２０】システムは、データ受信開始時に受信開始
を意味するデータをＳＲＡＭ上に記憶させておき、デー
タ受信完了後、本データを初期化する操作をする。ま
ず、ストローブ信号／ＳＴＢをトリガとしてデータバス
上のデータを内部で保持させ、ＤＲＡＭコントローラを
制御してアドレスのインクリメント、ＲＡＳ／ＣＡＳ等
の制御を行い、受信データをシーケンシャルに格納して
いく。データ受信完了後、ＣＰＵに対して制御権解放を
示す信号を発行する。ＣＰＵはシステム復帰後、この制
御信号をモニタしてＤＲＡＭ上にデータが格納されてい
るかどうかを検知し、制御権未解放時は解放まで待機状
態になり、解放後ＤＲＡＭ上のデータを処理する。ま
た、すでに解放されている場合は、システム暴走前に記
憶させておいたシステム情報を読み取ることで、データ
受信中だったのか否かを検知し、受信中であったなら
ば、既にデータをＤＲＡＭ上に格納後を意味しており、
そのままデータ処理を実行する。また、データ受信中で
なかった場合、通常の待機状態となる。

【００２１】このように第２実施例のデータ通信装置に
おいては、データ受信時のシステム状態を記憶させてお
き、ＣＰＵ２０４は独立した（システムリセットで初期
化されないで、ＣＰＵ２０４の直接制御無しに機能す
る）通信制御回路に制御権を移行させる。制御権を獲得
した通信制御装置は一連のデータ受信シーケンスを行い
ながら受信データをＤＲＡＭ上に格納していく。ＤＲＡ
Ｍへのデータ格納完了後、ＣＰＵ２０４に対して制御権
移行の信号を出力し、ＣＰＵ２０４はこの信号と待避さ
せておいたシステム状態のデータから、待避データの有
無及びデータ受信時のシステム設定を認識可能となり、
システム復帰後所定の手順でデータ処理可能となる。こ
れにより、データ受信中にエラーが発生して初期化を行
ったとしても、ホストとの通信を中止することがないた
め、タイムアウトエラーが発生したり、データ再送シー
ケンスが実施されず、全体的な処理時間を短縮可能とな
る。

【００２２】次に、請求項３に対応した実施例について
説明する。本実施例では実施例１の構成で、更にホスト
コンピュータにデータ再送機能がある場合に、システム
復帰まで再送データの取り込みを保留とするシステムで
ある。

【００２３】データ受信時にシステムの再起動が必要と
なった場合、ＢＵＳＹ信号をＨＩＧＨレベルにするとと
もに、現在処理中の頁データを破棄するようにＤＲＡＭ
上の該当データ領域を初期化し、制御権をＣＰＵ２０４
に渡す。システム復帰後、ＣＰＵ２０４はＢＵＳＹ信号
の状態をＬＯＷレベルにし、再び頁の最初からデータを
受信・処理する。

【００２４】このように、第３実施例のデータ通信装置
においては、ホストコンピュータのデータ再送手順を利
用したシステムを想定しており、エラー発生時迄の取り
込んだデータを全て破棄した後、あらためデータ受信す
る手順を踏むことで、データの取りこぼし等を防止する
ことができる。また、エラー発生時にもホストに対して
／ＡＣＫを返すために、ＢＵＳＹ状態のままであっても
タイムアウトエラーが発生する可能性が低くなり、シス
テム復帰後に即データ処理可能となる。

【００２５】

【発明の効果】請求項１に記載のデータ通信装置によれ
ば、システム暴走時にもデータの受信を続けて行うこと
ができる。請求項２に記載のデータ通信装置によれば、
再送手順を踏むことなくデータ処理ができる。請求項３
に記載のデータ通信装置によれば、システム復帰後即デ
ータ処理ができる。

【図面の簡単な説明】

【図１】発明のデータ通信装置を画像処理装置に適用し
た場合の概略構成ブロック図である。

【図２】同上、画像処理部の概略構成図である。

【図３】同上、ＣＰＵによる処理のフローチャートであ
る

【図４】同上、通信制御回路の説明図である。

【図５】同上、第１実施例の説明図である。

【図６】同上、第２および第３実施例の説明図である。

【符号の説明】

１０１ ホストＩ／Ｆ １０２ ＳＣＵ １０３ ＧＡＶＤ １０４ ＬＤ制御板 １０６ ＬＣＤＣ制御板 １０７ システムバス １０９ イメージバス １１０ プリンタ部 １１１ 操作部

Claims (3)

【特許請求の範囲】
1. 【請求項１】 外部インターフェイスを有し、この外部
   インターフェイスからデータ受信装置にシステムの暴走
   が発生し場合に、電源投入又はリセットによってシステ
   ムの再起動を行うデータ通信装置であって、 前記外部インターフェイスからの受信中のデータを強制
   的に取り込む為のアクノリッジ信号を発生させる制御回
   路と、 データ受信時間の間隔を監視するデータ監視回路とを具
   備し、 システムの再起動時にもデータ受信シーケンスを実行す
   ることが可能なデータ通信装置。
2. 【請求項２】 外部インターフェイスを有し、この外部
   インターフェイスからデータ受信装置にシステムの暴走
   が発生し場合に、電源投入又はリセットによってシステ
   ムの再起動を行うデータ通信装置であって、 前記外部インターフェイスからの受信中のデータを内部
   記憶装置に強制的取り込む為の第１制御回路と、 現在のシステム設定状態を一時記憶させておく記憶装置
   と、 システム復帰後のホストからのデータ再送に対し、取り
   込んだデータ部は空読みする第２制御回路と、を具備す
   ることを特徴とするデータ通信装置。
3. 【請求項３】 外部インターフェイスを有し、この外部
   インターフェイスからデータ受信装置にシステムの暴走
   が発生し場合に、電源投入又はリセットによってシステ
   ムの再起動を行うデータ通信装置であって、 前記外部インターフェイスからの受信中のデータを内部
   記憶装置に強制的に取り込む為の第１制御回路と、 強制的にＢＵＳＹ状態に移行する回路を具備し、 システム暴走時の頁内データを初期化し、システム復帰
   後に再送データに対し、即処理対応することが可能なデ
   ータ通信装置。