KR100932925B1

KR100932925B1 - ＭＭｏＩＰ 데이터의 전송 효율을 위한 직접 메모리 접근제어 장치 및 그 방법

Info

Publication number: KR100932925B1
Application number: KR1020070132732A
Authority: KR
Inventors: 황인기; 김도영; 이병선
Original assignee: 한국전자통신연구원
Priority date: 2007-12-17
Filing date: 2007-12-17
Publication date: 2009-12-21
Also published as: KR20090065253A; US8195846B2; US20100262728A1; WO2009078559A1

Abstract

MMoIP 데이터의 전송 효율을 위한 직접 메모리 접근 제어 장치 및 그 방법이 개시된다. DMAC는 MMoIP 데이터를 처리하는 모듈의 DMA 요구 신호를 수신하는 경우 뿐만 아니라 MMoIP 데이터의 주기성을 고려한 설정한 주기 동안 작동하는 타이머의 동작이 완료되는 경우에도 DMA 요구 신호가 발생한 것으로 간주하여 버스 제어권을 요구하여 획득함으로써, 종래 버스 제어권 요구에 소요되는 시간을 단축하여 MMoIP 데이터 전송 효율을 향상시킬 수 있다.

Description

ＭＭｏＩＰ 데이터의 전송 효율을 위한 직접 메모리 접근 제어 장치 및 그 방법{Direct memory access controller for improving data tranmissin efficiency in MMoIP and method therefor}

본 발명은 인터넷 음성/영상(Mutlti-Media Over Internet Protocol, 이하 MMoIP) 데이터의 전송에 관한 것으로서, 보다 상세하게는 MMoIP의 진송 효율을 향상시키기 위한 직접 메모리 접근 제어 장치(Direct memory access controller, DMAC) 및 그 방법에 관한 것이다.

인터넷 음성/영상 전화기(Mutlti-Media Over Internet Protocol, 이하 MMoIP)는 사용하는 코덱의 종류에 따라 일정시간 동안 정해진 데이터 양을 주기적으로 처리한다. 데이터 처리를 중앙 처리 장치(이하, CPU)에 의존하는 경우, 데이터를 옮기는 단순 작업까지 CPU가 담당하게 되어 시스템의 성능을 저하시키는 결과를 초래한다. 이러한 문제점을 개선하기 위하여 직접 메모리 접근 제어 장치(Direct Memory Access Controller, 이하 DMAC)를 이용한다. DMAC는 초기에 정해진 각 채널 정보를 바탕으로 버스(bus)의 제어권을 CPU로부터 인계받아 타깃 모듈(예를 들어, 메모리)에서 일정량의 데이터(burst size)를 목적 모듈(예를 들어, 메 모리)로 옮기는 작업을 수행한다. 이 작업은 전체 전송한 데이터의 양이 초기에 정행진 일정량(total size)이 될 때까지 반복된다.

본 발명이 해결하고자 하는 기술적 과제는, DMAC의 버스 제어권의 요구 시간을 단축하여 MMoIP 데이터의 전송 효율을 향상시키는 방법 및 그 장치를 제공하는 데 있다.

상기의 기술적 과제를 달성하기 위한, 본 발명에 따른 직접 메모리 접근 제어 장치의 일 실시예는, 버스 제어권의 획득시부터 미리 설정된 주기 동안 동작하는 타이머; 상기 타이머의 동작 완료 여부 및 외부 모듈의 직접 메모리 접근(DMA) 요구 신호의 수신 여부를 파악하는 DMA 요구 파악부; DMA 동작 완료 및 DMA 요구 신호의 수신 여부를 기초로, 상기 버스 제어권을 요구하여 획득하는 버스 제어권 획득부; 및 DMA 방식을 통해 데이터를 전송하는 데이터 전송부;를 포함한다.

상기의 기술적 과제를 달성하기 위한, 본 발명에 따른 직접 메모리 접근 제어 장치에서의 전송 효율 향상 방법의 일 실시예는, 타이머의 동작 완료 여부 및 외부 모듈의 직접 메모리 접근(DMA) 요구 신호의 수신 여부를 파악하는 DMA 요구 파악 단계; DMA 동작 완료 및 DMA 요구 신호의 수신 여부를 기초로, 버스 제어권을 요구하여 획득하는 단계; 상기 버스 제어권의 획득시 상기 타이머를 미리 설정된 주기 동안 동작시키는 단계; 및 DMA 방식을 통해 데이터를 전송하는 단계;를 포함한다.

상기의 기술적 과제를 달성하기 위한, 본 발명에 따른 직접 메모리 접근 제 어 장치에서의 전송 효율 향상 방법의 다른 실시예는, 직접 메모리 접근 방식의 데 이터 전송 중 홀드 신호를 수신하면 상기 데이터 전송을 중단하는 단계;상기 데이터 전송의 버스트 크기에서 상기 홀드 신호를 수신하기까지 전송된 데이터 크기를 차감한 크기를 새로운 버스트 크기로 설정하는 단계; 및 상기 새로운 버스트 크기를 포함한, 상기 데이터 전송에 사용중이던 채널의 정보를 저장하는 단계;를 포함한다.

상기의 기술적 과제를 달성하기 위한, 본 발명에 따른 전송 효율 향상 장치의 일 실시예는, 미리 설정된 주기 동안 동작하는 자체 타이머의 동작 완료 및 직접 메모리 접근(DMA) 요구 신호의 수신 중 적어도 하나가 발생하면 버스 제어권을 요구하는 전용 DMAC; DMA 요구 신호를 수신하면 버스 제어권을 요구하는 비전용 DMAC; 및 상기 전용 DMAC의 버스 제어권 요구가 발생하면 상기 비전용 DMAC의 DMA 동작을 중지시키는 홀드 신호를 발생한 후 상기 전용 DMAC에게 버스 제어권을 인계하는 중재기;를 포함한다.

본 발명에 따르면, 인터넷 음성/영화 전화 시스템에서 음성/영상의 데이터 처리를 위한 전용 DMAC를 이용하는 경우, 음성/영상 데이터의 주기성을 이용하여 DMA를 요구하는 시간을 줄일 수 있고, 음성/영상 데이터 처리를 위한 전용 DMAC의 사용으로 인해 버스 제어권 요구 발생시 현 버스 마스터의 버스 제어권을 전용 DMAC로 인계하도록 구현함으로써, 음성/영상 데이터 처리 시간을 단축할 수 있다.

이하에서, 첨부된 도면들을 참조하여 MMoIP 데이터의 전송 효율을 향상시키기 위한 방법 및 그 장치들에 대해 상세히 설명한다.

도 1은 본 발명에 따른 MMoIP의 전송 효율을 향상시키기 위한 시스템의 일 실시예의 구성을 도시한 도면이다.

도 1을 참조하면, 본 발명에 따른 시스템은 중앙 처리 장치(CPU)(100), 두 개의 직접 메모리 접근 제어 장치(DMAC)(110,120), MMoIP를 위한 음성 처리 모듈(130)과 영상 처리 모듈(140), 버스들 간의 연결을 담당하는 버스 브리지(150), 메모리(160), 버스 제어권을 중재하는 중재기(170) 및 각종 주변장치들(180)을 포함한다. DMAC들(110,120)은 메모리에 비해 작은 크기의 저장매체를 가지며, 그 저장매체는 일반적으로 FIFO(First In First Out) 구조이다.

두 개의 DMAC 중 하나(110)는 주기적 데이터를 처리하는 모듈(예를 들어, 음성 처리 모듈 및 영상 처리 모듈)을 위하여 전용으로 사용되는 것으로서, 이하에서 이를 전용 DMAC라고 명명하며, 나머지 하나(120)를 비전용 DMAC라고 명명한다. 본 발명에 따른 전용 DMAC(110)는 MMoIP의 음성/영상 데이터의 주기성을 이용하여, 음성 처리 모듈(130) 및 영상 처리 모듈(140)의 데이터 처리를 위한 DMA 요구 신호가 발생하는 시점을 예상하여, 중재기(170)로부터 미리 버스 제어권을 받을 수 있도록 한다.

도 1에 도시된 시스템은 본 발명에 따른 전용 DMAC(110)의 동작 특성을 설명하기 위한 일 실시예에 불과한 것으로서, 본 발명에 따른 전용 DMAC(110)는 다른 시스템의 구성에 동일하게 적용될 수 있음은 물론이다.

도 2는 본 발명에 따른 DMAC의 채널별 레지스터 맵의 일 예를 도시한 도면이다.

도 2를 참조하면, 다수의 채널들이 존재하는 DMAC(전용, 비전용 DMAC)는 각 채널별 정보를 저장하는 레지스터 맵(200)을 포함한다. 각 채널별 레지스터는 근원지 주소(Source Address)(202), 근원지 변환 타입(Source Transformation Type)(204), 근원지 변환 크기(Source Transformation Size)(206), 목적지 주소(Destination Address)(208), 목적지 변환 타입(Destination Tranformation Type)(210), 목적지 변환 크기(Destination Tranformation Size)(212), 버스트 크기(Burst Size)(214), 전체 크기(Total Size)(216) 및 주기 값(period)(218)을 포함한다. 도 2에 도시된 각 채널별 레지스터는 본 발명에 따른 전용 DMAC(도 1의 110)를 위한 주기 값을 저장하는 레지스터를 포함하는 데 특징이 있다.

도 3은 본 발명에 따른 DMAC의 타이밍 다이어그램을 도시한 도면이다.

도 1 및 도 3을 참조하여, 음성 처리 모듈(130)에 제공되는 클럭(PERI_CLK)을 기준으로 살펴볼 때, 실질적인 데이터 전달 준비를 마치는 FIFO Full/Empty(300) 이벤트의 발생에 의해 종래 DMAC가 중재기(170)에게 버스 제어권을 요구하는 신호(BUS_Req #1)를 발생하기까지 9 사이클(DMAC_CLK 기준) 정도가 소요된다. 이는 음성 처리 모듈(130)이나 DMAC가 동기 회로로 동작하기 때문이다. 즉, 어떤 이벤트가 발생했을 때 그 이벤트에 대한 동작은 최소 1 클럭 이상 이후에 발생한다.

그러나, 본 발명에 따른 전용 DMAC(110)는 자체 타이머의 타임 아웃(310)를 이용하여 음성/영상 처리 모듈(130,140)의 DMA 요구 신호(DMA_Req)가 발생하는 시점을 예상하여, 중재기(170)에 버스 제어권을 요구하는 신호(BUS_Req #2)를 발생하기까지 걸리는 시간을 종래보다 8 사이클(DMAC_CLK 기준) 이상 앞당길 수 있다.

도 4는 본 발명에 따른 DMA 요구 신호를 예측하는 전용 DMAC의 제어 로직을 도시한 도면이다.

도 1 및 도 4를 참조하면, DMA 요구 신호(DMA_REQ)를 발생시키는 조건은, 전용 DMAC(110)의 해당 채널에 입력되는 DMA_REQ # 신호 또는 자체 타이머의 타임 Time-out # 신호가 활성화될 때이다. 즉, 해당 채널에 입력되는 DMA_REQ # 신호와 해당 채널에서 발생하는 Time-out # 신호를 OR 연산한 결과가 DMA 요구 신호(DMA_REQ)가 된다. 여기서, DMA_REQ # 신호는 음성 처리 모듈 또는 영상 처리 모듈 등에서 발생하여 해당 채널(#)로 입력되는 DMA 요구 신호를 의미하며, Time-out # 신호는 전용 DMAC(110)에서 소정의 조건에 따라 활성화되는 타이머의 타임 아웃시 발생하는 신호를 의미한다. 구체적으로, Time-out # 신호의 활성화는 초기 레지스터 맵(도 2 참조)에 입력된 채널 주기 값(도 2의 218)을 기준으로 DMAC_CLK 동작시마다 1씩 차감하여 그 값이 0이 되었을 때 발생한다.

도 5는 본 발명에 따른 전용 DMAC의 채널 초기화 과정을 도시한 도면이다.

도 1 및 도 5를 참조하면, 전용 DMAC(110)는 각 채널의 주기 값을 설정한다(S200). 전용 DMAC(110)는 다수의 입출력 채널들을 포함하며, MMoIP를 위한 채널의 일 예로서 음성 데이터 입력/출력, 영상 데이터 입력/출력의 4개의 채널을 포함한다. 그리고 전용 DMAC(110)는 설정된 주기 값을 각 채널별 레지스터 맵(도 2 참 조)에 저장한다(S210).

예를 들어, 전용 DMAC(110)가 133MHz 클럭으로 동작하고, 음성 데이터가 16bit/16KHz 샘플링 레이트(sampling rate)로 8byte마다 처리되어야 하며, DMA를 이용한 전송 데이터의 전체 크기(도 2의 216)가 640 byte(20msec)이고, 음성 데이터를 저장하는 FIFO(First In First Out)의 크기가 2byte * 8, DMA 요구는 FIFO depth >= 4인 경우 발생한다고 하면, 레지스터에 저장되는 주기 값(도 2의 218)은 (1/16KHz * 4) / (1/133MHz) = 8.33 * 10³ 이 된다. DAMC는 타이머 동작 후 1 클러마다 주기 값을 차감하여 주기 값이 0이 될때 DMA 요구 신호가 발생했다고 가정한다.

도 6은 본 발명에 따른 전용 DMAC를 이용한 전송 효율 향상 방법의 일 실시예의 흐름을 도시한 도면이다.

도 1 및 도 6을 참조하면, 전용 DMAC(110)는 DMA 요구가 발생하면(S600) 먼저 자신에게 버스 제어권이 존재하는지 파악한다(S610). 본 발명에 따른 전용 DMAC(110)는 데이터 처리 모듈들(예를 들어, 음성/영상 처리 모듈)로부터 DMA 요구 신호를 수신하여 DMA 요구 신호가 발생하였음을 파악할 뿐만 아니라, 자체 타이머가 완료된 경우에도(S650) DMA 요구 신호가 발생하였다고 간주한다.

전용 DMAC(110)에 버스 제어권이 존재하지 않으면(S610), 전용 DMAC(110)는 중재기(170)에 버스 제어권을 요구하여 획득한다(S620). 이때, 버스 제어권 요구를 수신한 중재기(170)는 현 버스 상태를 살펴 선점하고 있는 마스터 모듈이 없을 때 는 전용 DMAC(110)에 버스 제어권을 인계하고, 선점하고 있는 마스터 모듈이 있는 경우에는 해당 마스터 모듈에 홀드(hold) 신호를 발생시켜(S660), 현재 진행하고 있는 작업을 중지시킨 후 버스 제어권을 인계한다. 예를 들어, 홀드 신호가 발생하면, CPU(100)의 경우 종래 DMAC(즉, 비전용 DMAC(120))의 버스 제어권 요구 신호가 발생하여 제어권을 인계하던 종래의 동작과 동일한 동작을 수행하며, 비전용 DMAC(120)의 경우 이미 선점하여 수행하고 있던 DMA 동작을 잠시 멈추게 된다. 비전용 DMAC(120)의 동작에 대해서는 도 7을 참조하여 상세히 설명한다.

버스 제어권을 획득한 전용 DMAC(110)는 레지스터 맵에 저장된 주기 값에 해당하는 시간만큼이 설정된 타이머를 동작시키고(S630), DMA 요구 신호가 발생한 채널의 정보(주소, 버스트 크기, 전체 크기, 주기 값 등)를 바탕으로 데이터를 전송한다(S640). 도 5의 예에서, 타이머에서 타임-아웃이 발생하는 시간은 1/16KHz * 4로 이는 음성 처리 모듈에서 다음 DMA_REQ를 발생시키는 시점이 된다.

도 7은 본 발명에 따른 전송 효율 향상을 위한 비전용 DMAC의 제어 방법의 일 실시예의 흐름을 도시한 도면이다.

도 1 및 도 7을 참조하면, DMA 전송이 필요한 타깃 모듈(전용 DMAC(110)가 담당하는 모듈을 제외한 모듈)로부터 DMA 요구 신호가 발생하면(S700), 비전용 DMAC(120)는 버스 제어권이 존재하는지 파악한다(S710), 버스 제어권이 존재하지 않으면, 비전용 DMAC(120)는 타깃 모듈에서 생성된 DMA 요구 신호를 기점으로 버스 제어권을 중재기(170)에 요구한다(S720).

중재기(170)는 현재의 버스 상태를 바탕으로 버스가 휴면 상태(IDEL)일 경 우, 비전용 DMAC(120)에 버스 제어권을 인계한다. 버스 제어권을 인계받은 비전용 DMAC(120)는 DMA가 요구되는 채널을 동작 채널로 규정하고 레지스터 맵(도 2 참조)에 저장된 초기 채널 정보를 바탕으로 해당 채널의 타깃에서 목적지로 버스트 크기만큼 데이터를 전송한다(S730). 비전용 DMAC(120)는 전송한 데이터의 크기(즉, 버스트 크기)가 전체 데이터 크기보다 작으면(즉, 버스트 크기 < 전체 데이터 크기), 전체 데이터 크기에서 버스트 크기를 뺀 값으로 전체 데이터 크기를 조정하고(즉, 전체 데이터 크기 = 전체 데이터 크기 - 버스트 크기), 버스 제어권을 CPU로 인계한다(S760). 이러한 과정은 전체 데이터 크기가 0이 될 때까지 반복되며, 전체 데이터 크기가 0이 되면 비전용 DMAC(120)는 인터럽트를 발생시켜 원하는 크기만큼 데이터가 전송되었음을 CPU가 인지할 수 있도록 한다.

만약, 비전용 DMAC(120)의 DMA 동작 중에 중재기(170)의 홀드 신호가 발생하면(S740), 비전용 DMAC(120)는 현재 진행중이던 DMA 동작을 홀드한다(S770). 또한 비전용 DMAC(120)의 채널별 레지스터에 저장된 버스트 크기는 현재까지 진행된 상태에 따라 변경된다(S780). 즉, 채널별 레지스터에 저장된 버스트 크기에서 현재 데이터 전송된 크기를 차감한 크기를 새로운 버스트 크기로 설정하여 저장한다. 이는 비전용 DMAC(120)가 다시 버스 제어권을 인계받았을 때, 선행 동작과 연계하기 위한 것이다. 또한 비전용 DMAC(120)는 채널의 변경된 정보(주소, 크기 등)을 레지스터 맵에 저장한다(S790).

도 8은 본 발명에 따른 전용 DMAC의 일 실시예의 구성을 도시한 도면이다.

도 8을 참조하면, 전용 DMAC는 DMA 요구 파악부(800), 버스 제어권 획득 부(810), 타이머(820), 데이터 전송부(830) 및 레지스터 맵(840)으로 구성된다.

DMA 요구 파악부(800)는 해당 채널로 입력되는 DMA 요구 신호가 존재하거나 자체 타이머(820)의 타임 아웃시 DMA 요구 신호가 발생하였다고 간주한다. DMA 요구 신호의 발생 조건을 위한 제어로직은 도 5에 도시되어 있다.

버스 제어권 획득부(810)는 DMA 요구 파악부(800)에 의해 DMA 요구 신호가 발생된 것으로 간주되면, 중재기에 버스 제어권을 요구한다. 중재기는 버스를 이용하고 있는 다른 마스터 모듈(예를 들어, 비전용 DMAC)의 동작을 홀드한 후 버스 제어권을 전용 DMAC에게 인계한다.

타이머(820)는 버스 제어권이 획득되면, 레지스터 맵(840)에 저장된 해당 채널의 주기 값에 해당하는 시간동안 동작한다. 타이머(820)가 종료되면, 앞서 살핀 바와 같이 DMA 요구 파악부(800)는 DMA 요구 신호가 발생하였다고 간주한다.

데이터 전송부(830)는 레지스터 맵(840)에 저장된 버스트 크기만큼 데이터를 DMA를 통해 전송한다.

본 발명은 또한 컴퓨터로 읽을 수 있는 기록매체에 컴퓨터가 읽을 수 있는 코드로서 구현하는 것이 가능하다. 컴퓨터가 읽을 수 있는 기록매체는 컴퓨터 시스템에 의하여 읽혀질 수 있는 데이터가 저장되는 모든 종류의 기록장치를 포함한다. 컴퓨터가 읽을 수 있는 기록매체의 예로는 ROM, RAM, CD-ROM, 자기 테이프, 플로피디스크, 광데이터 저장장치 등이 있으며, 또한 캐리어 웨이브(예를 들어 인터넷을 통한 전송)에 의한 표시의 형태로 구현되는 것도 포함한다. 또한 컴퓨터가 읽을 수 있는 기록매체는 네트워크로 연결된 컴퓨터 시스템에 분산되어 분산방식으로 컴퓨 터가 읽을 수 있는 코드가 저장되고 실행될 수 있다.

이제까지 본 발명에 대하여 그 바람직한 실시예들을 중심으로 살펴보았다. 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 본 발명이 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 변형된 형태로 구현될 수 있음을 이해할 수 있을 것이다. 그러므로 개시된 실시예들은 한정적인 관점이 아니라 설명적인 관점에서 고려되어야 한다. 본 발명의 범위는 전술한 설명이 아니라 특허청구범위에 나타나 있으며, 그와 동등한 범위 내에 있는 모든 차이점은 본 발명에 포함된 것으로 해석되어야 할 것이다.

도 1은 본 발명에 따른 MMoIP의 전송 효율을 향상시키기 위한 시스템의 일 실시예의 구성을 도시한 도면,

도 3은 본 발명에 따른 DMAC의 타이밍 다이어그램을 도시한 도면,

도 4는 본 발명에 따른 DMA 요구 신호를 예측하는 전용 DMAC의 제어 로직을 도시한 도면,

도 5는 본 발명에 따른 전용 DMAC의 채널 초기화 과정을 도시한 도면,

도 6은 본 발명에 따른 전용 DMAC를 이용한 전송 효율 향상 방법의 일 실시예의 흐름을 도시한 도면,

도 7은 본 발명에 따른 전송 효율 향상을 위한 비전용 DMAC의 제어 방법의 일 실시예의 흐름을 도시한 도면, 그리고,

Claims

미리 설정된 주기 동안 동작하는 자체 타이머의 동작 완료 및 직접 메모리 접근(DMA) 요구 신호의 수신 중 적어도 하나가 발생하면 버스 제어권을 요구하는 전용 DMAC;

DMA 요구 신호를 수신하면 버스 제어권을 요구하는 비전용 DMAC; 및

상기 전용 DMAC의 버스 제어권 요구가 발생하면 상기 비전용 DMAC의 DMA 동작을 중지시키는 홀드 신호를 발생한 후 상기 전용 DMAC에게 버스 제어권을 인계하는 중재기;를 포함하는 것을 특징으로 하는 전송 효율 향상 장치.
제 1항에 있어서, 상기 전용 DMAC는,

상기 타이머의 동작 완료 여부 및 외부 모듈의 DMA 요구 신호의 수신 여부를 파악하는 DMA 요구 파악부;

DMA 동작 완료 및 DMA 요구 신호의 수신 여부를 기초로, 상기 버스 제어권을 요구하여 획득하는 버스 제어권 획득부; 및

DMA 방식을 통해 데이터를 전송하는 데이터 전송부;를 포함하는 것을 특징으로 하는 전송 효율 향상 장치.
제 2항에 있어서, 상기 DMA 요구 파악부는,

상기 타이머의 동작 완료시 발생하는 타임 아웃 신호 및 채널로 수신되는 상기 DMA 요구 신호를 논리적 OR 연산하는 것을 특징으로 하는 전송 효율 향상 장치.
제 2항에 있어서,

상기 타이머의 동작을 위한 각 채널별 주기를 저장하는 레지스터 맵;을 더 포함하는 것을 특징으로 하는 전송 효율 향상 장치.
삭제
삭제
삭제
삭제
제 1항에 있어서, 상기 비전용 DMAC는,

DMA 방식의 데이터 전송 중 홀드 신호를 수신하면 상기 데이터의 전송을 중단하고, 상기 데이터 전송의 버스트 크기에서 상기 홀드 신호를 수신하기까지 전송된 데이터 크기를 차감한 크기를 새로운 버스트 크기로 설정하고, 상기 새로운 버스트 크기를 포함한 상기 데이터 전송에 사용중이던 채널의 정보를 정하는 것을 특징으로 하는 전송 효율 향상 장치.
삭제
삭제
제 1항에 있어서,

상기 전용 DMAC는 인터넷 음성/영상(Multi-Media over Internet Portocol, MMoIP) 데이터를 처리하는 모듈로부터 DMA 요구 신호를 수신하거나, 상기 타이머 동작이 완료되면 버스 제어권을 요구하는 것을 특징으로 하는 전송 효율 향상 장치.
제 1항에 있어서,

상기 전용 DMAC는 인터넷 음성/영상(Multi-Media over Internet Portocol, MMoIP) 데이터의 주기성을 고려하여 상기 타이머의 주기를 설정하는 것을 특징으로 하는 전송 효율 향상 장치.