JPS589444B2 - 共用入出力機器制御装置 - Google Patents

Description

【発明の詳細な説明】 本発明は、共用入出力機器制御装置、特に、共用入出力
バス上の障害が処理装置に波及せぬようにした共用入出
力機器制御装置に関する。

第１図はデータ処理システム、特に単一バス（ユニバス
）構造をとってなるデータ処理システムの一例を示す図
である。

各処理装置ＣＰＵは、それぞれ処理装置バス（以下Ｐ−
ＢＵＳと称する）Ｐ−ＢＵＳ０，１ ，２．３に接続さ
れている。

この各Ｐ−ＢＵＳ上には、それぞれ処理装置ＣＰＵにと
って必要最小限の入出力機器Ｉ／Ｏが接続されている。

一方、共用入出力バスＩ／Ｏ−ＢＵＳ上には、複数個の
入出力機器Ｉ／Ｏが接続されている。

バスＰ−ＢＵＳとバスＩ／Ｏ−ＢＵＳとの接続はスイッ
チＳＷを介して行われる。

このスイッチＳＷは、図では簡単に表示しているが、実
際上は複雑な構成となっている。

後述するように、バス制御装置や、リンケージバス等が
その構成要素となって複雑にからまり合っている。

バスＰ −ＢＵＳ１バスＩ／Ｏ−ＢＵＳは共に単一バス
と考えてよい。

以上の構成の中で、共用入出力バスＩ／Ｏ−ＢＵＳを１
個と表示しているが、複数の共用入出力バスの事例もあ
りうる。

従って複数のＰ−ＢＵＳと複数のＩ／Ｏ−ＢＵＳとの相
互接続の形態にまで発展する。

この形態を採用するためには、Ｐ −ＢＵＳとＩ／Ｏ−
ＢＵＳとは一種のマトリックス構成としなければならな
い。

一般的には、第１図の構成をより発展させたものとして
、この一種のマトリックス構成が考えられている。

この点についても後述する。

第１図の如きデータ処理システムに於いて、データ処理
システムの信頼性を高める目的で、バスＰ−ＢＵＳを多
重化することが考えられている。

この時、Ｐ−ＢＵＳ群とＩ／Ｏ−ＢＵＳとの間の論理的
な接続及び切離しが制御上問題となってくる。

例えば、Ｉ／Ｏ−ＢＵＳを、多重化されたバスＰ−ＢＵ
Ｓ内の任意の一つであるＰ−ＢＵＳ２が接続占有して伺
らかのデータ転送を行っているものとする。

この時、Ｉ／Ｏ−ＢＵＳ上に何らかの障害が発生し、こ
れにより、Ｐ−ＢＵＳ２上のＣＰＵがダウン状態になっ
たものとする。

一方、このＣＰＵをバックアップすべきＣＰＵとしてＰ
−ＢＵＳＯ上のＣＰＵがその機能を代替するものとして
予じめ設定されているものとする。

従って、Ｐ−ＢＵＳＯ上のＣＰＵはＩ／Ｏ−ＢＵＳ上の
リソースを使用し、Ｐ−ＢＵＳ２上のＣＰＵが実行して
いた業務を速やかに肩代りすべく該Ｉ／０−ＢＵＳのア
クセス権を獲得しようとする。

この時、Ｉ／Ｏ−ＢＵＳ上の入出力機器の１つが障害を
起していたとすると、該Ｉ／Ｏ−ＢＵＳを管理中であっ
たＰ−ＢＵＳ２上のＣＰＵの切離しが不徹底となり、且
つ新規に接続するＰ−ＢＵＳＯ上のＣＰＵへの切替えも
事実上不可能になる。

例えば、障害の内容として、共通バス構造をとるＩ／Ｏ
一ＢＵＳの中の信号線、特にＤＭＡ（ダイレクト・メモ
リ・アクセス）要求線、或いは割込み要求線を定常時に
オンさせてしまうような障害があったとする。

この障害が発生している状態下では、Ｉ／Ｏ−ＢＵＳを
管理中であったＰ−ＢＵＳ２のＣＰＵは、自己のプログ
ラム実行をＤＭＡ要求信号の常時オンにより防げられ（
メモリの占有権をＩ／Ｏに横取りされるため、当然の結
果ではある入或いは割込信号が入力されつ放しとなると
、ＣＰＵの処理は、一種のインループ状態となり、いず
れの場合でもＣＰＵはダウン状態となってしまう。

こういう状況下で系切替え動作が実行されると、切替え
後にＩ／Ｏ−ＢＵＳのアクセス権を獲得してバックアッ
プ動作に入ったＣＰＵに対しても、該ＤＭＡ要求、割込
み要求が常時送信される結果、Ｐ−ＢＵＳ２上のＣＰＵ
と同じく、Ｐ一ＢＵＳＯ上のＣＰＵも常時オンしつ放し
となってしまう。

このような欠点は、現在のＩＣ製造技術では避け得す、
従って共通バスが何本もリンクするようなシステム構成
下では共通バス間の相互の独立性を堅持できるようにす
ることが極めて重要な事柄となる。

本発明は以上の観点に立ってなされたものであり、主た
る目的は、ハード的な独立性の追求ではなく、信号処理
的に相互の独立性をはかり、共用入出力バス又は入出力
機器群の障害による全系ダウンを防止する共用入出力制
御装置を提供するにある。

かかる目的を達成するための本発明の要旨は、Ｐ−ＢＵ
Ｓ切替え時に使用してなる強制リセット信号の発生区間
を積極的に利用するようにしたものである。

以下、発明を詳述しよう。第２図は第１図の構成を更に
発展させたデータ処理システムの全体構成を示す図であ
る。

Ｐ−ＢＵＳとして、Ｐ−ＢＵＳＯ ， Ｐ−ＢＵＳ １
， Ｐ−ＢＵＳ３が示され、Ｉ／Ｏ−ＢＵＳとして■
／Ｏ−ＢＵＳ１，Ｉ／Ｏ−ＢＵＳ２が示されている。

更に、ＣＰＵとして、ＣＰＵ１ ，ＣＰＵ２ ，ＣＰＵ
３の３個が示されている。

リンケージバスＬ−ＢＵＳはバス制御装置ＢＣ１の制御
下でＣＰＵと各バスとの接続切替えを行う。

バス制御装置ＢＣ２，ＢＣ３は各Ｉ／Ｏ−ＢＵＳの制御
を行っている。

以上の構成は、各ＣＰＵと各Ｉ／Ｏとが各バスヲ通シて
一種のマトリックス構成となっていることに特徴がある
。

各共通バス（単一バス）は、物理的制約から決定される
適正サイズの大きさとし、Ｐ−ＢＵＳ，Ｉ／Ｏ−ＢＵＳ
１及び複数台のＣＰＵ間のステータス等の交換、相互監
視のために供されるＬ−ＢＵＳが単一バスとなっている
。

また、各共通バスユニットはバス間結合装置ＢＬによつ
て相互に結合されている。

バス間結合装置ＢＬは各バス間の相互接続を行うもので
あり、第１図に述べたスイッチＳＷに相当している。

第３図にはこのバス間結合装置ＢＬを通じての各バスの
接続関係の図をモデル化して示す。

Ｐ−．ＢＵ Ｓ Ｏ ，Ｐ−ＢＵ Ｓ １ ， Ｐ−Ｂ
ＵＳ ２はそれぞれＰ−ＢＵＳ用バス制御装置ＢＣ４，
ＢＣ５ ，ＢＣ６によって制御され、Ｉ／Ｏ−ＢＵＳは
Ｉ ／Ｏ − Ｂ Ｕ Ｓ用バス制御装置ＢＣ７によっ
て制御され、且つ各Ｉ／Ｏは接続制御装置ＣＥを介して
各ＢＵＳに接続される。

それぞれ分離されてなるバス相互の接続は、ウインドス
イッチｗ１リンクケーブルＬＣによって接続される。

このウィンドスイッチＷとリークケーブルＬＣをもって
バス間結合装置ＢＬが構成される。

尚、１つのＰ −ＢＵＳ上の装置台数は、単一バス構造
をとる関係上、伝送容量とのかね合いから最大８台程度
が妥当である。

以上の構成に基づくシステム動作を説明する。

第３図において、例えばＰ−ＢＵＳＯ上のＣＰＵＩが共
用入出力バスに対するアクセス権を獲得占有して、シス
テム制御を主に実行しており、他のＰバス上の処理装置
はシステムトータルの負荷ヲＣＰＵ１と分割し一一ドシ
エアで運転しているが、あるいはスタンドバイコンピュ
ータとして待機しているものとする。

この状態でＣＰＵ１に障害が発生し続けてプラント制御
の実行が不可能であることが例えばＰ−ＢＵＳＩ上のＣ
ＰＵ２により感知されると、ＣＰＵ２は直ちにＣＰＵＩ
の業務の全て、あるいは一部をバックアップし、トータ
ルシステムとしての制御機能を低下させぬように、自己
の負荷オーバーとならない限りにおいてシステム制御を
実行する。

このときＣＰＵ２はＩ／Ｏ−ＢＵＳを指定して、共用入
出力バスに対する排他的なアクセス権を獲得すべく占有
要求を出す。

これを受けた共用入出力機器制御装置ＢＣ７は、今まで
ＣＰＵ１に占有されていた状態からＣＰＵ２にそれが切
替えられたことを検知する。

そしてこの検知したことによって共用入出力機器制御装
置ＢＣ７は、Ｉ／Ｏ−ＢＵＳ上の全Ｉ／Ｏに対して強制
イニシャライズ信号を送出し、全Ｉ／Ｏおよび全ＣＥを
リセットして、割込ペンディング、ＤＭＡ要求等の各Ｉ
／Ｏの対ＣＰＵ処理要求、割込等を全てリセットさせる
。

これが系切り離し時の強制リセットである。

この強制リセット動作は、系切り離し時に極めて重要な
技術である。

然るに、該強制リセット動作を指令したにもかかわらず
、ＤＭＡ要求や割込み要求が存在しているとすれば、障
害が発生していることになる。

従ってリセット動作が指令された時に、ＤＭＡ要求や割
込み信号が依然として残っているかどうかを調べれば障
害の有無が検知できることになる。

第４図はかかる検出過程を示す図である。

今、時刻ｔ１にＩ／Ｏ−ＢＵＳ上で障害が発生（Ａ点）
したとする。

この障害とは、例えばＤＭＡ，割込み要求信号等の送出
用の出力段ゲート破壊により、該当信号がオンされつ放
しとなることである。

この障害の発生によって、その障害がそのまま、現在占
有中のＣＰＵ１に送られ（時刻ｔ２，Ｂ点）る。

この結果、ＣＰＵ１は当然のことながら、処理実行不能
（ＳＴＯＰ，ＷＡＩＴ，又はインループ状態）に陥いる
。

この状態は、時刻ｔ３（Ｃ点）でＣＰＵ２が感知し、Ｃ
ＰＵ２は、処理実行不能となったＣＰＵＩの業務を肩代
りすべくバックアップ動作を開始することになり、時刻
ｔ４（Ｄ点）でＩ／Ｏ−ＢＵＳのアクセス権を獲得する
。

この時、バス制御装置ＢＣ７は自己の単一バスラインの
故障（オンしつ放しの状態）により制御が実行されたか
否かをチェックするため、全Ｉ／Ｏにイニシャル信号を
送出する。

このイニシャル信号は、ｔ４→ｔ５→ｔ６→ｔ７と続＜
（Ｆ区間）。

イニシャル信号の送出後、すべての機器がイニシャライ
ズされる区間はＦ区間よりも小さい。

即ち、イニシャル信号の区間をイニシャライズが完了す
る迄の区間に比して若干大きくとることになる。

この結果、イニシャライズ、即ち強制リセットがされた
後に若干の時間の差が生ずる。

この時間差（区間）で、イニシャライズが完了したかど
うかのチェックを行う（Ｇ点）。

イニシャライズが完了していなければ、何らかの故障が
発生したものとみなし、バス制御装置ＢＣ７はみずから
の共用Ｉ／Ｏ−ＢＵＳとしての機能を停止させる。

イニシャライズが完了していれば、ＣＰＵ２に処理を移
す。

上述したような機能を有するところの本発明になる共用
入出力機器制御装置ＢＣ７の１実施例を第５図に示す。

たたし第５図は構成制御に関わる部分を示している。

第５図において、１つの処理装置から共用入出力バスに
対してアクセス占有権を獲得すべく占有要求信号２６が
、この要求を出した処理装置と連けいするウインドスイ
ッチから占有制御回路２３に入力されると、占有要求制
御を実行するためにまず受理信号２７をウインドスイッ
チへ返す。

これを受けたウインドスイッチは自己識別情報信号２８
を応答で共用入出力機器制御装置に返し、占有制御回路
２３はこの信号２８のいくつかのものから最優先のもの
を１つ選択することによりその信号２８を返したウイン
ドスイッチに連系するＣＰＵを選択する。

このときの優先順位は物理的な実装位置によりあらかじ
め一義的に決定されている。

次にこの選択された自己識別情報信号２８をもとにレジ
スタ２ ４（ＣＰＵ番号記憶用）およびデコーダ２５を
介して対応するウインドスイッチを指定する信号２９を
送出し切替え動作に入る。

ここで実際の動作は、一たん占有権を獲得したＣＰＵと
連系するウインドスイッチを指定して信号２９は定常的
に送出されており、新たな占有要求があったときには上
記の送出中の信号２９を一たんオフして前記の手順（Ｃ
ＰＵの選択）を踏むわけであるが、この動作は本発明の
本質には関りないので詳述しない。

さて新たに共用入出力バスを占有しようとするＣＰＵは
、共用入出力機器制御装置を指定し、切替指令コマンド
３０を入力する。

これはデコーダ１３．１４で解読されてゲート１５に入
力される。

一方、占有接続指令データ３１はゲート１７Ａおよびイ
ンバータ１６を介してゲート１７に入力され、データ授
受のタイミングを与える信号ＳＴＢ３２により占有接続
状態用であって電源Ｖｃｃがデータ端子Ｄに印加され、
マニュアル切替指令がトリガ一端子Ｔに印加されるフリ
ップフロツプ１８がセットされる。

そうするとイニシャライズ動作に必要な時間幅のパルス
を発生するワンショットマルチ回路１９が作動して、オ
アゲート２１を介して共用入出力バス上の全入出力装置
に対するイニシャライズ信号２２が送出される。

なお、このイニシャライズ信号２２は、共用入出力バス
ユニットに供電する電源３３の投入あるいはしゃ断時に
もゼネラルリセット（ ＧＲ ）制御回路２０から出さ
れる電源立上りイニシャル信号によつてもオアゲート２
１を介して信号２２として出力されるようになっている
。

以上の構成は共用人出力バス制御装置の一般構成である
。

本発明の実施例として新しく追加されたものは、オアゲ
ート３５、フリップ・フロップ３４である。

オアゲート３５に入力する信号線はデータ線５０、タグ
線５１、ＤＭＡ要求線５２、割込要求線５３である。

データ線４０はデータ構成が１６ビットである場合には
１６本より成る。

タグ線５１はデータ、ステータス情報等の授受の制御を
行うものであり、例えば４ビット４本の信号線より成る
。

これらの信号線を選んだ主たる基準は、接続制御装置Ｃ
ＥにてアクティブＱこオン・バスされるからであり、デ
ータ処理装置の規模と系とによってその他の信号線も当
然、必要となって《る。

以上の各種の信号線に乗ってくる信号がオアゲート３５
を通してフリップ・フロツプ３４のデータ端子Ｄに入力
する。

一方、このフリップ・フロツプ３４のトリガ一端子Ｔに
はワンショットマルチ回路１９の一方の出力が印加する
ようになっている。

このフリツプ・フロツプ３４はトリガ一端子Ｔに印加さ
れる信号の中で立上り時０こトリガーされるものとする
と、該フリツプ・フロツプ３４はイニシャル信号の後端
でトリガーされることになる。

このトリが一時にオアゲート３４から出力がなければ、
リセットされたままであり、出力は゛０”である。

トリガ一時にオアゲ゛一ト３４から出力があればフリッ
プ・フロップ３４はセットされ、信号線４４に゛１″を
乗せる。

この信号線４４はデコーダ２５のストップ指令部に接続
されており、デコーダ２５は゛１″が入力した時に、デ
コードを停止する。

従って、フリップ・フロップ３４の出力がｕ ｌｔｐに
なることによってデコーダ２９は動作を停止し、Ｐ−Ｂ
ＵＳと■／Ｏ−ＢＵＳとは切離される。

即ち、Ｉ／Ｏ−ＢＵＳとＰ−ＢＵＳとの橋渡しの機能を
有するウインドスイッチＷの指定用信号２９がオフにな
ることによって障害を起したＩ／Ｏ−ＢＵＳの分離がな
される。

信号線４４はインバータ１７Ｂの入力線となっており、
このインバ′一夕１γＢの出力はフリップ・フロツプ１
８のクリア（リセット）端子Ｃに印加されている。

尚、ＣＰＵによるバックアップ不可ということを外部に
表示できれば、オペレータにその事態を知らせることが
可能となる。

そのためには、信号線４４の信号をコンソール等でとら
えればよい。

図で、コーソール５５はそのために接続されたものであ
る。

コンソール５５の中でタイパーＡＳＲの入力とするよう
にして、該ＡＳＲに未接続の表示を行うようにしている
。

第６図は第５図の実施例に基づく信号２９、即ちウイン
ド選択信号２９の経路を中心とした実施例を示す。

Ｉ／Ｏ−ＢＵＳには、複数個の接続制御装置ＣＥが接続
されている。

この装置ＣＥはゲート３７Ａ，３７Ｂを持ち、要求ＲＱ
Ｉｉ，ＲＱＤ，割込みＩＮＨがそれぞれの入力源となっ
ている。

ウインドスイッチＷはゲート３８Ａ，３８Ｂ，３８Ｃ，
３８Ｄを持ち、ウインド選択信号２９が制御信号となっ
ている。

今、装置ＣＥの中のゲート３７Ｂが破壊（図ではＸ印で
示している）したとする。

このゲート３１ＢはＤＭＡ要求信号線最終段ＩＣゲート
であるとすると、このゲート３７Ｂを通して点線４６で
示すとき経路が成立し、ＣＰＵとＩ／Ｏ−ＢＵＳとの接
続が成立してしまう。

この時、ウインド選択信号２９をオンからオフにすれば
ウインドスイッチＷのゲートがツノクされ、Ｐ−ＢＵＳ
とＩ／Ｏ−ＢＵＳとの接続は切離されることになる。

以上の本発明によれば、イニシャルリセットしても取り
除き得ないような障害に対して、適格な対応策をとるこ
とができた。

然も、その時点は、イニシャルリセットの区間中である
ため、バックアップ等の処理を行うＣＰＵがダウンする
ことなく、障害対策が可能になった。

【図面の簡単な説明】

第１図は単一バス構成になるデータ処理システムの一例
を示す図、第２図は第１図のデータ処理システムのより
拡張した事例を示す図、第３図は第２図の構成を本発明
に即して説明した構成図、第４図は本発明の説明図、第
５図は本発明の実施例図、第６図は本発明の全体構成図
である。 Ｐ−ＢＵＳ……処理装置用専用バス、Ｉ／Ｏ−ＢＵＳ…
…共用入出力バス、Ｗ……ウインドスイッチ、ＢＣ２
，ＢＣ３ ，ＢＣ７……入出力機器バス制御装置。

Claims (1)

1. 【特許請求の範囲】 １ 少なくとも処理装置がそれぞれ接続される複数の処
   理装置用バスと、上記処理装置に共用されるところの入
   出力機器群が接続される少なくとも１つの共用入出力バ
   スと、上記処理装置用バスを介して該バスに接，続され
   る処理装置から上記共用入出力バスに占有要求がでた時
   に、該入出力バスを、占有要求のでた処理装置の接続さ
   れてなる処理装置バスに接続する共用入出力機器制御装
   置に於いて、上記占有要求がでて共用入出力バスを該当
   する処理装置用バスに切替え接続するに際して、上記占
   有要求が入力されたとき当該入出力バスを介して該バス
   に接続されてなる入出力機器群を強制的にリセットさせ
   るイニシャライズ信号を一定時間送出する手段と上記一
   定時間経過後該共用入出力バス上に末だリセットされな
   いでいる信号があるかどうかのチェックを行う手段とリ
   セットされない信号が存在した時には該共用入出力バス
   を占有要求を発した処理装置が接続されてなる処理装置
   用バスに接続せしめないように分離する手段とを備えて
   構成された共用入出力機器制御装置。 ２ 特許請求の範囲第１項記載の共用入出力機器制御装
   置に於いて、強制リセット動作時のチェック対象はデー
   タ線を通して得られるデータ、タグ信号線を通して得ら
   れるデータ、ステータス情報等の授受の制御を行う制御
   信号、ＤＭＡ要求信号線を通して得られるＤＭＡ要求信
   号、割込み要求線を通して得られる割込み要求信号とす
   る共用入出力機器制御装置。 ３ 特許請求の範囲第１項記載の共用入出力機器制御装
   置に於いて、強制リセット動作の結果にもかかわらず共
   用入出力バス上に信号が存在した時には、その旨をコン
   ソール上に表示せしめるようにした共用入出力機器制御
   装置。