JPS61184659A - 位相分散メモリ−を用いる多重プロセツサ計算機 - Google Patents
位相分散メモリ−を用いる多重プロセツサ計算機Info
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
産業上の利用分野
この発明は、電子計算機、特に並列処理技術を利用した
多重プロセッサ計算機に関する。 従来の技術 並列同時処理技術は多くの理論的・実際的研究開発の主
題であった。その理由の一つは、多階層的な間層、例え
ば極めて多数の相互に作用する変数に対して並列処理技
術は従来の直列処理技術に比べて極めて改善された性能
効率を示すからである。解決可能な複雑な計算機問題は
、全てではないけれどもその大部分を従来からの直列処
理計算機を用いて解くことができる。しかし、こうした
複雑な間Ｈを解くのに通常必要とされる時間はかなり長
い。 「エレクトロニクス」（マグロ−ヒル社）ノ１９８３年
６月１６日号第１０５−１１４ページに、並列同時処理
技術に関する概親が掲載されている。 この論文はまず第１０５ページで、プログラムカウンタ
によって制御される実行順序をもって単一の一連の命令
が単一のプロセッサに供給されるという「古典的フオン
ノイマン」型直列処理アーキテクチャについて記述して
いる。この古典的なアーキテクチャは高速処理に対する
主要な隘路として広く議論されている。 「エレクトロニクス」誌の同論文では、７オンノイマン
型アーキテクチヤとは別の種々のアプローチが論じられ
ている。これらのアプローチの中には、若干の超高速専
用プロセラ？を使用しパイプライニング（ｐｆｐｅｌｉ
ｎｉｎｇ）やイクトル化（ｖｅｃｔｏｒｉｚｉｎｇ）の
ような周知の技術によシ制御フローアーキテクチャを向
上させるアプローチが含まれている。 同論文で検討されているもう一つのアプローチ（第１０
６ページ）は、多数の高速または中速のプロセッサを並
列に配置する、恐らく単一のウエーファ上に数百のプロ
セッサを配置することである。 公知の並列処理アーキテクチャの一つはデータフローと
呼ばれる。前掲「エレクトロニクス」誌の論文によると
、データフローは計算機命令の実行を制御する概念であ
って、必要とする入力データが利用可能となると直ちに
命令が実行されるというものである。プログラムカウン
タを使う必要はない。データフロー型計算機は多くの問
題に固有の並列処理を自動的に利用しているといわれて
いる。データが利用可能となる全ての命令は、充分な数
のプロセッサが利用可能であれば同時に実行されるから
である。 前掲「エレクトロニクス」誌の論文の第１０７−１１０
ページでは、若干のデータフロー型研究プロジェクトを
論じている。このプロジェクトの一つは二層の多重プロ
セッサを利用する「シーグー」（Ｃｏｄａｒ）である。 その上層はグローバル交換網によって相互接続されたプ
ロセッサ・クラスタから成り、データフロー技術を用い
たグローバル制御ユニットによって制御が行われる。第
二層では、各プロセッサ・クラスタはローカルメモリと
プロセッサを具備し、これらローカルメモリとプロセッ
サをローカルネットワークで相互接続すると共゛に通常
のフオンノイマンのようにクラスタ制御ユニットによっ
て制御している。 （５４個の処理ユニットの並列アレーとバローズ６７（
１０制御計算機から成るイリアツク■は、商業的には不
成功であったが、もう一つの周知の並列処理プロジェク
トである。この計算機は（５４ワードを並列処理するよ
うに設計されたが、所望のオペランドを充分な速さで処
理エレメント（ＰＥ）テ送受することができないという
欠点があった。 テキサス大学の研究者は、インテリジェント交換網を用
いた多様な構成にプロセッサ、入／出カニニット、メモ
リをダイナミックに接続した試作型ＴＲＡＣ（Ｔｅｘａ
ｓ Ｒｅｃｏｎｆｉｇｕｒａｂｌｅ ＡｒｒａｙＣｏｍ
ｐｕｔｅｒ）計算機を作った。 前掲「エレクトロニクス１誌の論文の第１０８４−ジで
報告されている別の公知の並列処理プロジェクトは、パ
ーデユー大学のブルーテップ（Ｃｏｎｆｉｇｕｒａｂｌ
ｅ Ｈｌｇｈｌｙ Ｐａｒａｌｌｅｌ Ｃｏｍｐｕｔｅ
ｒ）プロジェクトである。このブルーチッププロジェク
トでは、一群の均一な処理ニレメン） （ＰＫ）を一定
間隔で配置して格子状のプログラマブルスイッチとして
いる。各ＰＦは独自のローカルメモリを備えた計算機で
ある。 パーデユー大学のもう一つのプロジェクトはＰＡＳＭと
して知られていて、単一命令・多重データ／多重命令・
多重データ計算機に力を集中させている。ＰＡＳＭ計算
機は一個以上の計算機へダイナミックに再構成すること
ができる。 ノースカロライナ大学のマゴ氏は、プロセッサを葉の位
置に、リソースコントローラを節と根の位置に配した二
進のツリー型計算機を設計した。 プロセッサセルは直ぐ隣シのプロセッサセルに直結され
ているので、リニアアレー内でのデータの移動が容易に
なっている（前掲「エレクトロニクス」誌の論文の第１
（３５）ページ参照）。 コロラド９州オーロラのデネルカー社（Ｄｅｎｅｌｃｏ
ｒ。 ■ｎｃ、）はフオンノイマンとデータフローとの中間に
位置するアーキテクチャのＡＧＰシステムを開発した（
「エレクトロニクス４１９８２年２月２４日号の第１６
１ページ、「エレクトロニクス」１９８３年６月１６日
号の第１１０バージ）。このＡＧＰシステムは多重プロ
セツサで、１６個にのぼる処理／実行モジュール（ＰＥ
Ｍ ）と各ＰＥＭ内の分割メモリとを具備している。共
働するプログラムが迅速に実行されて、多くのプログラ
ムの同時処理が可能とされている。 これまでの多くの試みは高い計算スループットを達成す
るための多重プロセラサシステムラ構成することを目指
していたけれども、こうした努力は一般に汎用機（ＧＰ
Ｍ）の設計に向けられていたため、プロセッサ間干渉と
いう問題が付随して起シ、また予想した速度を達成する
ことも必然的にできないでいた。これについてはＶ、ザ
カロフのＩＴＥＥΣトランザクションズ・オンーコンピ
ュータズ」第３３号（１９８４年）第４５ページを参照
のこと。こうしたＧＰＭシステムでは、解決すべき問題
点が（設計者の観点からは）未知であるため、プロセッ
サープロセッサのプロトコルが極めて複雑である。 材料分析の分野において大型のモンテカルロ格子ガスシ
ステムを扱う計算機が作られた（ ＬＪ。 アイルホルスト＊ Ａ＠Ｆ、 ハツカ、Ｃ，、／ルーイ
ン。 Ａ。コン／ξダナ、Ａ、フークランビ、「ジャーナル・
オブ・ザ・スタテイステイカル・フィジックス」を参照
のこと）。また、少なくとも２個のモルキュラーダイナ
ミックス（ＭＤ）機が（一つはデルフトで、もう一つは
英国で）開発された。二種の設計概念が採用されている
。オランダの計算機は単一プロセッサ・同時処理型とみ
なすことができる。 この単一のプロセッサによシデータは極めて迅速に処理
される。イギリスで開発された計算機は４（３５）６個
のプロセッサ（工ＣＬ ＤＡＰ）を用いておシ、プロセ
ッサの各エレメントは低速で狭い通信経路を備えている
。エレメントの総数によって速度が与えられる。これら
の計算機は性能／コスト比が極めて大きく、安価ではあ
るけれども、特定のアルゴリズム用のＧＲＡＭと同等の
速度を達成している。これらの計算機は専用機であるか
ら、１日２４時間使用され、 ＧＲＡＹのユーザーがせ
いぜい１日１時間のＣＰＵ時間を得ることができるとし
て、その２４倍のスループットを与えることができる。 一方、これらＭＤ機はアルゴリズム・オリエンテド・マ
シン（ＡＯＭ ）の潜在的な有効性を証明したけれども
、設計上に限界がある。例えばＩＣＬ ＤＡＰノ場合、
ＭＤ及ヒモンテカルロ・シミュレーションを含むアルゴ
リズムが全て完全に並列化される訳ではなく、速度にお
ける隘路は、従来どおシの直列形式で行われなければな
らない非並列部となる。 デルフトで開発された計算機の場合、設計上の欠点は計
算機の電力が固定されている点である。多数の計算機が
並列になっていないならば、その電力はシステムの大き
さと比例しない。これをどのように行うかは決して明ら
かではない。なぜなら、問題は限定されたメモリフェッ
チになるからである。こうしたシステムで速度を上げる
唯一の方法はパイプライン内の速度の大きい要素はど多
額の資金を投入することであるが、こうすると価格は急
速に増大する。このアーキテクチャの別の欠点は、アル
ゴリズムが配線化されているため、計算機はハードの面
からもアルゴリズムの面からも柔軟性がないということ
である。例えば、三体問題の計算を実行するにはシステ
ムの大部分を再設計する必要がある。 多重プロセスの分野にはいくつかの特許がある。 バルツアの「並列アクセスメモリシステム」という名称
の米国特許第４，（３５）２，７２８号（１９７８年５
月３０日）には、隣接する記憶ロケーションを有するメ
モリ・システムが記載されている。これら記憶ロケーシ
ョンは、若干の独立のプロセッサがそれぞれのメモリロ
ケーションを独占的に制御できるように不連続な領域に
分割されている。 一実施例においては、ゾａ七ツテは交換装置即ちゲート
ウェーを介してそれぞれのメモリロケーションに農続さ
れている。バルツアは問題解決型計算機を開示したので
はなく、例えばテレビジョンに用いる情報処理器を開示
している。 バーンズの「分割可能な並列プロセッサ」という名称の
米国特許第４，３４４，１３４号（１９８２年８月１０
日）に記載されているシステムは、網をなすプロセッサ
が多かれ少なかれ同時に動作してプログラム実行の総体
的時間を減らすものである。特にこの特許では、予め割
シ付けられたロケーションに基づく拡張メモリの不連続
ユニットに作用するプロセッサの階層が開示されている
。マツピング構想はこの特許の「基本的操作にとって比
較的重要ではない」とバーンズは述べている。 クリステン七ン等の「分割された交換網を介した制御通
信による該網の多重プロセッサ制御」という名称の米国
特許第４，０７４，０７２号（１９７８年２月１４日）
は、縁と縁を接した複数の区画に分割された交換網を記
載している。各区画の制御は交換網の不連続なブロック
に接続された独立のプロセッサによって行われる。この
プロセッサは交換網を介して相互に通信して区画内のセ
ルの制御を行う。 マーゴの「プロセッサのセル型ネットワーク」という名
称の米国特許第４，２５１，８６１号（１９８１年２月
１７日）には、サブイクスプレショｙ群から形成された
応用イクスプレシコンを並列評価するための情報処理シ
ステムが記載されている。少なくとも１個のプロセッサ
を含むセルを複数個相互接続してツリー構造を作シ上げ
る。セル内のプロセツサを接続してプロセッサの互いに
素の集合を形成するために、論理手段が設けられる。こ
の論理手段は応用イクスプレシコンに応じて複数の相互
接続されたセルを、ナブイクスプレシコンが評価される
プロセッサの互いに素の集合に分割する。セルへ応用イ
クスプレシコンを入力し、該応用イクスプレシコンの評
価後にセルから結果を取シ出すために、入／出力手段も
設けられている。 開示されたシステムは多数のユーザープログラムの同時
実行を可能とする無制限の並列処理を提供すると発明者
は述べている。 モーリーの「インテリジェント混成メモリ及び入／出力
モジュールを用いる多重プロセッサ能力を備えたディジ
タル計算機及びその動作方法」という名称の米国特許第
４，２７６，５９４号（１９８１年６月３０日）は、各
ＣＰＵと１〜１５個のインテリジェント混成メモリ、入
／出力モジュールとの間を結ぶデータバスとアドレスと
を利用する多重中央処理装置を組み入れる能力を備えた
ディジタル計算機を記載している。この開示事項は入／
出力装置とＣＰＵまたは外部装置との間のデータ転送に
関係している。 ファンの「整数論的プロセッサ」という名称の米国特許
第４，２８１，３９１号（１９８１年７月２８日）には
、ノード網から構成されたモジュール型算術プロセッサ
が記載されている。ノードは符号化、モジュラ一方式計
算、基数の符号化／変換などの様々な処理過程を実施す
る。ノードの機能は並列に実施される。ファンのシステ
ムはモジュール方式演算を行うのに索表を利用する。表
ｔメモリに記憶すると共にノードｔマイクロプロセッサ
から構成してもよい。 ストークスの「科学用プロセッサ」という名称の米国特
許第４，１０１，９６０号（１９７３年７月１８日〕は
、フロントエンドプロセッサと並列タスクプロセッサと
を有する単一命令／多重データ（Ｓ工ＭＤ）プロセッサ
を記載している。フロントエンド９プロセツサは並列タ
スクプロセッサのための並列タスクを設定して、該タス
クをメモリに記憶させる。 そこで並列タスクプロセツテはフロントエンドプロセッ
サとは独立にそのタスクを実行する。 ローリ−等の「多次元並列アクセス計算機メモリシステ
ム」という名称の米国特許第４，０５１，５５１号（１
９７７年９月２７日）には、複数個のメモリモジュール
と、複数個の処理装置と、個々の処理装置を衝突が起き
ないように個々のメモリモジュールと整列させるための
整列手段と、各処理装置を各メモリモジュールと関連付
けるための手段とを有する並列アクセス計算機メモリシ
ステムが記載されている。 メモリ空間のトポロジーを充分に利用する並列処理シス
テムは従来から知られていない。しかしながら、材料分
析、人工知能、画像解析、微分方程式の解法、多くの防
衛上の応用等の多重の問題では、データ処理技術は、シ
ステム内の近傍の特性と値とに極めて密接に依存する値
を有する変数の間の相互作用をシミュレートすることを
目指す。 したがって、並列処理または同時処理の環境下では、関
係のある変数を共通のプロセッサに割り付けて処理速度
をあげることが望ましい。特に、どの公知の従来のシス
テムもそうはしていないけれども、多次元のシミュレー
トされたシステムと、動的変数が近傍の区画で起ること
への依存性に基づいて分割されるように、二次元の分割
されたメモリ空間に位置付けることが有利である。 データが「隣接する」区画へ位置付けられて、しまうと
、並列または同時処理が、所与の区画と関連付けられた
複数のプロセッサを用いて個々のメモリ区画に対して実
行される。 関係ある変数が同一の区画に記憶されて専用プロセッサ
で処理されるようにメモリが分割されていても、例えば
データの直列処理のため、またはユーザーへの最終的な
伝送のため、こうした区画間処理の結果を他の専用プロ
セッサまたはマスターコントローラープロセッサへ通信
する必要は明らかに存在する。専用プロセッサが相互に
通信して処理を監視するルーチンを考えることは可能で
あるけれども、こうしたプロセッサ間通信はシステムパ
フォーマンスを低下させ、専用プロセッサが互いに通信
するときのデータ処理時間を失わせる。 そのうえ、変数を個々のメモリ区画へ位置付けてその間
の依存性を考慮する場合にも、システム変数の相互の総
体的な依存性を無視してはならない。例えば、材料分析
のシミュレーションでは、三次元空間？様々なメモリ区
画へ分割して各区画内の動的変数をその区画内の他の変
数の値に密接に依存させることが考えられる。しかし、
個々の変数のメモリ空間全体に対する影響特に他の区画
に記憶された変数に対する影響はシミュレーションの金
的完成に対して決定的である。こうした区画間依存性を
処理する効率は処理用諸経費の驚くべき節約を、したが
って全ての計算機処理ファクタの中で最も重要なもので
ある時間の莫大な節約をもたらすことができる。 発明が解決しようとする問題点 したがって、この発明の目的は、超高速多重プロセッサ
並列処理計算機を提供することである。 本発明の別の目的は、同時処理または並列処理モードで
動作可能な超高速マルチプロセッサ・コンピュータを提
供することである。 本発明の別の目的は、多くの種類の計算上の問題におい
て固有な並列概念を利用するマルチプロセッサ並列処理
コンピュータを提供することである。 本発明の別の目的は、メモリ空間のトポロジー（ｔｏｐ
ｏｌｏｇｙ）を十分に利用する並列処理コンピュータを
提供することである。 本発明のもう一つの目的は、近接区画において起る事象
に依存するように動的変数を有用に区分することが可能
な並列処理コンピュータ？提供することである。 本発明のもう一つの目的は、データ流れのコンフリクト
が起らないように同時に複数のメモリ区画に対して複数
のプロセッサによってアクセス可能な並列処理コンピュ
ータを提供することである。 本発明のもう一つの目的は、プログラム作成の比較的容
易な並列処理コンピュータを提供することである。 本発明のさらにもう一つの目的は、設計がモジュール構
造になっておシ容易にグレードアッゾもでき、マシンの
能力によって問題の大きさを基準化することが可能な並
列処理コンピュータを提供することである。 本発明のさらにもう一つの目的は、３次元問題を２次元
のスペースに射影可能であシ、またメモリ／プロセッサ
・スペースにマップサレルマルチプロセッサ並列処理シ
ステムを提供することである。 本発明のさらにもう一つの目的は、低コストのままで上
記のすべての基準を満たすコンピュータを提供すること
である。 発明の概要 本発明のこれら及びその他の目的は、シンクロナイザ（
同期装置）及びマスク・プロセッサの制御下で非直接的
に通信するスレーブ・プロセツサと、分割可能なメモリ
・スペースと、を備え、各スレーブ・プロセツサがダイ
ナミック双方向性切換装置（ゲートウェイ）を介してト
ポロジカルに明確な態様で、異なるそれぞれのメモリ領
域に接続され、モジュール構造で同期化されトポロジー
的に分配されたメモリのマルチプロセッサ・コンピュー
タを提供することによって達成される。メモリ・スペー
スのトポロジーは、多くの問題において生じている対称
性を利用するように設計される。分割されトポロジー的
に類似なメモリ・セルに対するスレーブ・プロセツサに
よるアクセスは、データ流れのコンフリクトが起らない
ように同時に生じる。本発明は、動的変数を近接区画に
おいて起る事象に依存するように区分可能な問題を取扱
い情報を処理する上で特別の利益を提供する。 システムは、データ記憶及び並列多重処理のアーキテク
チャでは効率的にできなかったデータ分析のために使用
されるホスト・マシンに接続される。 アーキテクチャはモジュール構造をとシ容易にグレード
アップ可能であシ、比較的低コストで実現可能である。
多重プロセッサ計算機に関する。 従来の技術 並列同時処理技術は多くの理論的・実際的研究開発の主
題であった。その理由の一つは、多階層的な間層、例え
ば極めて多数の相互に作用する変数に対して並列処理技
術は従来の直列処理技術に比べて極めて改善された性能
効率を示すからである。解決可能な複雑な計算機問題は
、全てではないけれどもその大部分を従来からの直列処
理計算機を用いて解くことができる。しかし、こうした
複雑な間Ｈを解くのに通常必要とされる時間はかなり長
い。 「エレクトロニクス」（マグロ−ヒル社）ノ１９８３年
６月１６日号第１０５−１１４ページに、並列同時処理
技術に関する概親が掲載されている。 この論文はまず第１０５ページで、プログラムカウンタ
によって制御される実行順序をもって単一の一連の命令
が単一のプロセッサに供給されるという「古典的フオン
ノイマン」型直列処理アーキテクチャについて記述して
いる。この古典的なアーキテクチャは高速処理に対する
主要な隘路として広く議論されている。 「エレクトロニクス」誌の同論文では、７オンノイマン
型アーキテクチヤとは別の種々のアプローチが論じられ
ている。これらのアプローチの中には、若干の超高速専
用プロセラ？を使用しパイプライニング（ｐｆｐｅｌｉ
ｎｉｎｇ）やイクトル化（ｖｅｃｔｏｒｉｚｉｎｇ）の
ような周知の技術によシ制御フローアーキテクチャを向
上させるアプローチが含まれている。 同論文で検討されているもう一つのアプローチ（第１０
６ページ）は、多数の高速または中速のプロセッサを並
列に配置する、恐らく単一のウエーファ上に数百のプロ
セッサを配置することである。 公知の並列処理アーキテクチャの一つはデータフローと
呼ばれる。前掲「エレクトロニクス」誌の論文によると
、データフローは計算機命令の実行を制御する概念であ
って、必要とする入力データが利用可能となると直ちに
命令が実行されるというものである。プログラムカウン
タを使う必要はない。データフロー型計算機は多くの問
題に固有の並列処理を自動的に利用しているといわれて
いる。データが利用可能となる全ての命令は、充分な数
のプロセッサが利用可能であれば同時に実行されるから
である。 前掲「エレクトロニクス」誌の論文の第１０７−１１０
ページでは、若干のデータフロー型研究プロジェクトを
論じている。このプロジェクトの一つは二層の多重プロ
セッサを利用する「シーグー」（Ｃｏｄａｒ）である。 その上層はグローバル交換網によって相互接続されたプ
ロセッサ・クラスタから成り、データフロー技術を用い
たグローバル制御ユニットによって制御が行われる。第
二層では、各プロセッサ・クラスタはローカルメモリと
プロセッサを具備し、これらローカルメモリとプロセッ
サをローカルネットワークで相互接続すると共゛に通常
のフオンノイマンのようにクラスタ制御ユニットによっ
て制御している。 （５４個の処理ユニットの並列アレーとバローズ６７（
１０制御計算機から成るイリアツク■は、商業的には不
成功であったが、もう一つの周知の並列処理プロジェク
トである。この計算機は（５４ワードを並列処理するよ
うに設計されたが、所望のオペランドを充分な速さで処
理エレメント（ＰＥ）テ送受することができないという
欠点があった。 テキサス大学の研究者は、インテリジェント交換網を用
いた多様な構成にプロセッサ、入／出カニニット、メモ
リをダイナミックに接続した試作型ＴＲＡＣ（Ｔｅｘａ
ｓ Ｒｅｃｏｎｆｉｇｕｒａｂｌｅ ＡｒｒａｙＣｏｍ
ｐｕｔｅｒ）計算機を作った。 前掲「エレクトロニクス１誌の論文の第１０８４−ジで
報告されている別の公知の並列処理プロジェクトは、パ
ーデユー大学のブルーテップ（Ｃｏｎｆｉｇｕｒａｂｌ
ｅ Ｈｌｇｈｌｙ Ｐａｒａｌｌｅｌ Ｃｏｍｐｕｔｅ
ｒ）プロジェクトである。このブルーチッププロジェク
トでは、一群の均一な処理ニレメン） （ＰＫ）を一定
間隔で配置して格子状のプログラマブルスイッチとして
いる。各ＰＦは独自のローカルメモリを備えた計算機で
ある。 パーデユー大学のもう一つのプロジェクトはＰＡＳＭと
して知られていて、単一命令・多重データ／多重命令・
多重データ計算機に力を集中させている。ＰＡＳＭ計算
機は一個以上の計算機へダイナミックに再構成すること
ができる。 ノースカロライナ大学のマゴ氏は、プロセッサを葉の位
置に、リソースコントローラを節と根の位置に配した二
進のツリー型計算機を設計した。 プロセッサセルは直ぐ隣シのプロセッサセルに直結され
ているので、リニアアレー内でのデータの移動が容易に
なっている（前掲「エレクトロニクス」誌の論文の第１
（３５）ページ参照）。 コロラド９州オーロラのデネルカー社（Ｄｅｎｅｌｃｏ
ｒ。 ■ｎｃ、）はフオンノイマンとデータフローとの中間に
位置するアーキテクチャのＡＧＰシステムを開発した（
「エレクトロニクス４１９８２年２月２４日号の第１６
１ページ、「エレクトロニクス」１９８３年６月１６日
号の第１１０バージ）。このＡＧＰシステムは多重プロ
セツサで、１６個にのぼる処理／実行モジュール（ＰＥ
Ｍ ）と各ＰＥＭ内の分割メモリとを具備している。共
働するプログラムが迅速に実行されて、多くのプログラ
ムの同時処理が可能とされている。 これまでの多くの試みは高い計算スループットを達成す
るための多重プロセラサシステムラ構成することを目指
していたけれども、こうした努力は一般に汎用機（ＧＰ
Ｍ）の設計に向けられていたため、プロセッサ間干渉と
いう問題が付随して起シ、また予想した速度を達成する
ことも必然的にできないでいた。これについてはＶ、ザ
カロフのＩＴＥＥΣトランザクションズ・オンーコンピ
ュータズ」第３３号（１９８４年）第４５ページを参照
のこと。こうしたＧＰＭシステムでは、解決すべき問題
点が（設計者の観点からは）未知であるため、プロセッ
サープロセッサのプロトコルが極めて複雑である。 材料分析の分野において大型のモンテカルロ格子ガスシ
ステムを扱う計算機が作られた（ ＬＪ。 アイルホルスト＊ Ａ＠Ｆ、 ハツカ、Ｃ，、／ルーイ
ン。 Ａ。コン／ξダナ、Ａ、フークランビ、「ジャーナル・
オブ・ザ・スタテイステイカル・フィジックス」を参照
のこと）。また、少なくとも２個のモルキュラーダイナ
ミックス（ＭＤ）機が（一つはデルフトで、もう一つは
英国で）開発された。二種の設計概念が採用されている
。オランダの計算機は単一プロセッサ・同時処理型とみ
なすことができる。 この単一のプロセッサによシデータは極めて迅速に処理
される。イギリスで開発された計算機は４（３５）６個
のプロセッサ（工ＣＬ ＤＡＰ）を用いておシ、プロセ
ッサの各エレメントは低速で狭い通信経路を備えている
。エレメントの総数によって速度が与えられる。これら
の計算機は性能／コスト比が極めて大きく、安価ではあ
るけれども、特定のアルゴリズム用のＧＲＡＭと同等の
速度を達成している。これらの計算機は専用機であるか
ら、１日２４時間使用され、 ＧＲＡＹのユーザーがせ
いぜい１日１時間のＣＰＵ時間を得ることができるとし
て、その２４倍のスループットを与えることができる。 一方、これらＭＤ機はアルゴリズム・オリエンテド・マ
シン（ＡＯＭ ）の潜在的な有効性を証明したけれども
、設計上に限界がある。例えばＩＣＬ ＤＡＰノ場合、
ＭＤ及ヒモンテカルロ・シミュレーションを含むアルゴ
リズムが全て完全に並列化される訳ではなく、速度にお
ける隘路は、従来どおシの直列形式で行われなければな
らない非並列部となる。 デルフトで開発された計算機の場合、設計上の欠点は計
算機の電力が固定されている点である。多数の計算機が
並列になっていないならば、その電力はシステムの大き
さと比例しない。これをどのように行うかは決して明ら
かではない。なぜなら、問題は限定されたメモリフェッ
チになるからである。こうしたシステムで速度を上げる
唯一の方法はパイプライン内の速度の大きい要素はど多
額の資金を投入することであるが、こうすると価格は急
速に増大する。このアーキテクチャの別の欠点は、アル
ゴリズムが配線化されているため、計算機はハードの面
からもアルゴリズムの面からも柔軟性がないということ
である。例えば、三体問題の計算を実行するにはシステ
ムの大部分を再設計する必要がある。 多重プロセスの分野にはいくつかの特許がある。 バルツアの「並列アクセスメモリシステム」という名称
の米国特許第４，（３５）２，７２８号（１９７８年５
月３０日）には、隣接する記憶ロケーションを有するメ
モリ・システムが記載されている。これら記憶ロケーシ
ョンは、若干の独立のプロセッサがそれぞれのメモリロ
ケーションを独占的に制御できるように不連続な領域に
分割されている。 一実施例においては、ゾａ七ツテは交換装置即ちゲート
ウェーを介してそれぞれのメモリロケーションに農続さ
れている。バルツアは問題解決型計算機を開示したので
はなく、例えばテレビジョンに用いる情報処理器を開示
している。 バーンズの「分割可能な並列プロセッサ」という名称の
米国特許第４，３４４，１３４号（１９８２年８月１０
日）に記載されているシステムは、網をなすプロセッサ
が多かれ少なかれ同時に動作してプログラム実行の総体
的時間を減らすものである。特にこの特許では、予め割
シ付けられたロケーションに基づく拡張メモリの不連続
ユニットに作用するプロセッサの階層が開示されている
。マツピング構想はこの特許の「基本的操作にとって比
較的重要ではない」とバーンズは述べている。 クリステン七ン等の「分割された交換網を介した制御通
信による該網の多重プロセッサ制御」という名称の米国
特許第４，０７４，０７２号（１９７８年２月１４日）
は、縁と縁を接した複数の区画に分割された交換網を記
載している。各区画の制御は交換網の不連続なブロック
に接続された独立のプロセッサによって行われる。この
プロセッサは交換網を介して相互に通信して区画内のセ
ルの制御を行う。 マーゴの「プロセッサのセル型ネットワーク」という名
称の米国特許第４，２５１，８６１号（１９８１年２月
１７日）には、サブイクスプレショｙ群から形成された
応用イクスプレシコンを並列評価するための情報処理シ
ステムが記載されている。少なくとも１個のプロセッサ
を含むセルを複数個相互接続してツリー構造を作シ上げ
る。セル内のプロセツサを接続してプロセッサの互いに
素の集合を形成するために、論理手段が設けられる。こ
の論理手段は応用イクスプレシコンに応じて複数の相互
接続されたセルを、ナブイクスプレシコンが評価される
プロセッサの互いに素の集合に分割する。セルへ応用イ
クスプレシコンを入力し、該応用イクスプレシコンの評
価後にセルから結果を取シ出すために、入／出力手段も
設けられている。 開示されたシステムは多数のユーザープログラムの同時
実行を可能とする無制限の並列処理を提供すると発明者
は述べている。 モーリーの「インテリジェント混成メモリ及び入／出力
モジュールを用いる多重プロセッサ能力を備えたディジ
タル計算機及びその動作方法」という名称の米国特許第
４，２７６，５９４号（１９８１年６月３０日）は、各
ＣＰＵと１〜１５個のインテリジェント混成メモリ、入
／出力モジュールとの間を結ぶデータバスとアドレスと
を利用する多重中央処理装置を組み入れる能力を備えた
ディジタル計算機を記載している。この開示事項は入／
出力装置とＣＰＵまたは外部装置との間のデータ転送に
関係している。 ファンの「整数論的プロセッサ」という名称の米国特許
第４，２８１，３９１号（１９８１年７月２８日）には
、ノード網から構成されたモジュール型算術プロセッサ
が記載されている。ノードは符号化、モジュラ一方式計
算、基数の符号化／変換などの様々な処理過程を実施す
る。ノードの機能は並列に実施される。ファンのシステ
ムはモジュール方式演算を行うのに索表を利用する。表
ｔメモリに記憶すると共にノードｔマイクロプロセッサ
から構成してもよい。 ストークスの「科学用プロセッサ」という名称の米国特
許第４，１０１，９６０号（１９７３年７月１８日〕は
、フロントエンドプロセッサと並列タスクプロセッサと
を有する単一命令／多重データ（Ｓ工ＭＤ）プロセッサ
を記載している。フロントエンド９プロセツサは並列タ
スクプロセッサのための並列タスクを設定して、該タス
クをメモリに記憶させる。 そこで並列タスクプロセツテはフロントエンドプロセッ
サとは独立にそのタスクを実行する。 ローリ−等の「多次元並列アクセス計算機メモリシステ
ム」という名称の米国特許第４，０５１，５５１号（１
９７７年９月２７日）には、複数個のメモリモジュール
と、複数個の処理装置と、個々の処理装置を衝突が起き
ないように個々のメモリモジュールと整列させるための
整列手段と、各処理装置を各メモリモジュールと関連付
けるための手段とを有する並列アクセス計算機メモリシ
ステムが記載されている。 メモリ空間のトポロジーを充分に利用する並列処理シス
テムは従来から知られていない。しかしながら、材料分
析、人工知能、画像解析、微分方程式の解法、多くの防
衛上の応用等の多重の問題では、データ処理技術は、シ
ステム内の近傍の特性と値とに極めて密接に依存する値
を有する変数の間の相互作用をシミュレートすることを
目指す。 したがって、並列処理または同時処理の環境下では、関
係のある変数を共通のプロセッサに割り付けて処理速度
をあげることが望ましい。特に、どの公知の従来のシス
テムもそうはしていないけれども、多次元のシミュレー
トされたシステムと、動的変数が近傍の区画で起ること
への依存性に基づいて分割されるように、二次元の分割
されたメモリ空間に位置付けることが有利である。 データが「隣接する」区画へ位置付けられて、しまうと
、並列または同時処理が、所与の区画と関連付けられた
複数のプロセッサを用いて個々のメモリ区画に対して実
行される。 関係ある変数が同一の区画に記憶されて専用プロセッサ
で処理されるようにメモリが分割されていても、例えば
データの直列処理のため、またはユーザーへの最終的な
伝送のため、こうした区画間処理の結果を他の専用プロ
セッサまたはマスターコントローラープロセッサへ通信
する必要は明らかに存在する。専用プロセッサが相互に
通信して処理を監視するルーチンを考えることは可能で
あるけれども、こうしたプロセッサ間通信はシステムパ
フォーマンスを低下させ、専用プロセッサが互いに通信
するときのデータ処理時間を失わせる。 そのうえ、変数を個々のメモリ区画へ位置付けてその間
の依存性を考慮する場合にも、システム変数の相互の総
体的な依存性を無視してはならない。例えば、材料分析
のシミュレーションでは、三次元空間？様々なメモリ区
画へ分割して各区画内の動的変数をその区画内の他の変
数の値に密接に依存させることが考えられる。しかし、
個々の変数のメモリ空間全体に対する影響特に他の区画
に記憶された変数に対する影響はシミュレーションの金
的完成に対して決定的である。こうした区画間依存性を
処理する効率は処理用諸経費の驚くべき節約を、したが
って全ての計算機処理ファクタの中で最も重要なもので
ある時間の莫大な節約をもたらすことができる。 発明が解決しようとする問題点 したがって、この発明の目的は、超高速多重プロセッサ
並列処理計算機を提供することである。 本発明の別の目的は、同時処理または並列処理モードで
動作可能な超高速マルチプロセッサ・コンピュータを提
供することである。 本発明の別の目的は、多くの種類の計算上の問題におい
て固有な並列概念を利用するマルチプロセッサ並列処理
コンピュータを提供することである。 本発明の別の目的は、メモリ空間のトポロジー（ｔｏｐ
ｏｌｏｇｙ）を十分に利用する並列処理コンピュータを
提供することである。 本発明のもう一つの目的は、近接区画において起る事象
に依存するように動的変数を有用に区分することが可能
な並列処理コンピュータ？提供することである。 本発明のもう一つの目的は、データ流れのコンフリクト
が起らないように同時に複数のメモリ区画に対して複数
のプロセッサによってアクセス可能な並列処理コンピュ
ータを提供することである。 本発明のもう一つの目的は、プログラム作成の比較的容
易な並列処理コンピュータを提供することである。 本発明のさらにもう一つの目的は、設計がモジュール構
造になっておシ容易にグレードアッゾもでき、マシンの
能力によって問題の大きさを基準化することが可能な並
列処理コンピュータを提供することである。 本発明のさらにもう一つの目的は、３次元問題を２次元
のスペースに射影可能であシ、またメモリ／プロセッサ
・スペースにマップサレルマルチプロセッサ並列処理シ
ステムを提供することである。 本発明のさらにもう一つの目的は、低コストのままで上
記のすべての基準を満たすコンピュータを提供すること
である。 発明の概要 本発明のこれら及びその他の目的は、シンクロナイザ（
同期装置）及びマスク・プロセッサの制御下で非直接的
に通信するスレーブ・プロセツサと、分割可能なメモリ
・スペースと、を備え、各スレーブ・プロセツサがダイ
ナミック双方向性切換装置（ゲートウェイ）を介してト
ポロジカルに明確な態様で、異なるそれぞれのメモリ領
域に接続され、モジュール構造で同期化されトポロジー
的に分配されたメモリのマルチプロセッサ・コンピュー
タを提供することによって達成される。メモリ・スペー
スのトポロジーは、多くの問題において生じている対称
性を利用するように設計される。分割されトポロジー的
に類似なメモリ・セルに対するスレーブ・プロセツサに
よるアクセスは、データ流れのコンフリクトが起らない
ように同時に生じる。本発明は、動的変数を近接区画に
おいて起る事象に依存するように区分可能な問題を取扱
い情報を処理する上で特別の利益を提供する。 システムは、データ記憶及び並列多重処理のアーキテク
チャでは効率的にできなかったデータ分析のために使用
されるホスト・マシンに接続される。 アーキテクチャはモジュール構造をとシ容易にグレード
アップ可能であシ、比較的低コストで実現可能である。
第１図は、本発明に従うマルチプロセッサ・コンピュー
タのブロック図である。ダイナミック双方向切換装置（
ゲートウェイ）２を介して複数のメモリ・モジュールす
なわちセルＭ１乃至Ｍｎに結合する複数のスレーブ・プ
ロセツサＰ１− Ｐｎが示されている。シンクロナイザ
４は、図示されるように制御通信線ＣＮＴＬ及びアドレ
ス／データ線ＡＤ／ＤＡＴＡを介してスレーブ・アクセ
ス？Ｐ１−Ｐｎ及びマスタ・プロセッサ６に結合してい
る。シンクロナイザ４はさらに選択通信線５ＥＬＥＣＴ
を介して双方向ゲートウェイ２に結合している。 第１図にさらに示されているのは、マスク・プロセッサ
６、記憶装置８及びオペレータのターミナル１０を備え
ているシステム制御部１２である。 ホスト・コンピュータ、例えばＰＤＰ１１／２３は、マ
スク・プロセッサ６として２役を兼ねてもよいし、もし
所望ならば、マスク・プロセッサ６を制御スるものでも
よい。 第１図に示されるマスク・プロセッサ６は、制御線ＣＮ
ＴＬ及びアドレス／データ線ＡＤ／ＤＡＴＡを介してシ
ステムのシンクロナイザ４及びスレーブ・プロセツサｐ
ｌ−ｐｎに結合される。 最も簡単な関係において、ダイナミック双方向切換装置
（ゲートウェイ）２は、スレーブ・プロセツサＰの個々
と、メモリＭのトポロジー的に類似な領域とをメモリ・
アクセスのコンフリクトが起らないように同時にリンク
すも。例えば、メモリ・セルＭ１乃至Ｍｎがトポロジー
的に類似であると仮定して、ある時間フレームでは次の
ようなリンクが同時に与えられる。すなわち、Ｐｉ：Ｍ
ｌ、Ｐ２：Ｍ′２．−−−Ｐ、１：Ｍｎ−１，Ｐｎ：Ｍ
ｎである。 後続の時間フレームでは、メモリ・セルＭ２乃至Ｍｎ及
びＭｌがトポロジー的に類似であると仮定して、次のよ
うなリングが同時に与えられる。すなわち、 Ｐｌ：Ｍ２．Ｐ２：Ｍ３、−−−Ｐｎ−１：Ｍｎ、Ｐｎ
：Ｍｌである。 同時的でコンフリクトの生じないメモリ・アクセスが、
シンクロナイザ４及びマスク・アクセス？６の管理下で
動作するダイナミック双方向切換装置（ゲートウェイ）
２の操作によシ本発明において与えられる。シンクロナ
イザ４は、メモリのコンフリクトが起らないように種々
のプロセッサＰとメモリ・セルＭとの間にトポロジー的
に明確な関係づけをする選択信号５ＥＬＥＣＴをゲート
ウェイ２に提供することによってゲートウェイ２と協働
する。 スレーブ・プロセツサは、ある時点で１つの分離された
メモリ・セルにコンフリクトがなく接続されるため、そ
のようなメモリ・セル内で最高速度で変数の処理動作が
可能である。後でさらに詳７刊に示されるように、本発
明は、システムを真の並列処理モードから同時処理モー
ド、例えばパイプライン処理モードへ再構成可能なコン
ピュータ・システムにおいて実施される。 特有のゲートウェイ及びシンクロナイザの実施例は、第
３図、第４Ａ図及び第１１Ａ図乃至第１１Ｄ図を参照し
ながら後に説明される。 好適な実施例においては、マルチプロセッサ・コンピュ
ータのアーキテクチャは、複数のメモリ・バンクが効果
的に設けられるようにされる。分離した命令及びデータ
バッファ・メモリ・バンクは、好適にはスレーブ・プロ
セツサＰＩ−Ｐｎの各々と関係づけられて、典型的−・
−バート” （Ｈａｒｖａｒｄ）アーキテクチャにおけ
るそれぞれのスレーブ・プロセツサに関する命令及びバ
ッファデータを記憶する。もう一つの分離したメモリ・
バンクは、システム・データ／変数を記憶するために用
いられるメモリ・セルＭｌ −Ｍｎを備えている。プロ
グラム及びデータは異なるメモリ・バンクに常駐してい
ルタめ、マルチプロセッサはアーキテクチャ的には非ノ
イマン型である。スレーブ・プロセツサＰ１− Ｐｎ
カマイクロプロセッサを備えている実施例においては、
実行時アルゴリズムは個々のマイクロプロセッサに記
憶されている。 処理速度と正確性を増大させるために、スレーブ・プロ
セツサはビット・スライ、リンク・プロセッサでよい。 もしマルチプル・マイクロプロセッサが任意のスレーブ
・プロセツサに設けられていれば、それらのマイクロプ
ロセッサもビット・スライスでリンクされる。もしマイ
クロプロセッサがスレーブ・プロセツサとして選択され
れば、必須ではないけれども、それらのマイクロプロセ
ッサも処理速度増大のためのハーバ−Ｐ・アーキテクチ
ャと具現化することが好適である。各スレーブ・プロセ
ツサは、システムのパフォーマンス低下を避けるために
適度なサイズの相対的に高速の局所命令（レジスタ）メ
モリと自身のバッファメモリとを備えている。ＴＭＳ３
２０及び８Ｘ３（１０マイクロプロセツサは、バーバー
ト９・タイプのアーキテクチャを備えたマイクロプロセ
ッサの例である。 動作においては、各スレーブ・プロセツサには、同じプ
ログラム、本質的に同じプログラムまたは異なるプログ
ラムが、解決すべき問題及びその問題において固有な並
列度に応じてロードされる。 メモリ・モジュールすなわちセルＭｌ−Ｍｎは本発明に
おける記憶装置の作業用装置である。実際に、各メモリ
セルは、メモリチップのような１以上の物理的メモリ・
エレメント、及びアドレス・デコーダやバス・ドライバ
のような関連通信機構を備えている。以下で説明される
ように、公知のソフトウェア技法が、複数のメモリセル
間において問題のスペースを区画し、問題のスペースの
区画のマツピングをするために、マスク・プロセッサ６
の制御下で供給される。メモリ・セルに対してのコンフ
リクトしないアクセスを保証するため、及びスレーブ・
プロセツサが使用されないでいることを避けるために、
少なくとも、スレーブ・プロセツサと同じ数のメモリ・
セルが備えられる。 マスク書プロセッサ６の１つの機能が、個々のメモリセ
ルＭｌ−Ｍｎへのデータの初期ロードのために提供され
る。後にさらに詳しく説明されるように、そのような初
期のメモリ・マツピングは、問題の動的変数がそれらの
値に関連してメモリにマツプされるように好適になされ
る。本発明のマルチプロセッサ・システムは、その後、
予め割当てられたメモリ・スペースのトポロジー（及び
対称性）を利用する。 その初期データ・ロードは、例えば１６７３２ビツト・
アドレス／データ線ＡＤ／ＤＡＴＡを通して、スレーブ
・プロセツサＰ１−Ｐｎからケートウェイ２を経由して
指定されたメモリ領域、すなわちメモリ・セルＭｌ−Ｍ
ｎへ行なわれる。〔例えば記憶装置８からの〕データの
プロセッサ６によるメモリ・セルＭｌ−Ｍｎへの初期ロ
ードは、シンクロナイザ４及びゲートウェイ２の協力に
よって行なわれる。 本発明に従う好適なマルチプロセッサ・コンピュータの
オペレータは、種々のメモリ・セルＭｌ−Ｍｎに入力デ
ータを如何にマツピングさせるか決めることができるた
め、マスク・プロセッサの記憶装置８内に前に記憶され
た入力データを処理するために予めメモリ・セルＭにロ
ードすることを考え得る。このことは、マスク・プロセ
ッサ６を使用して効率的な態様に入力データを構成し、
それらのデータがメモリ・セルＭ１−Ｍｎに読み込まれ
たときに動的変数がそれらの値に関連して効果的にマツ
ピングされメモリ中に区画されるようにすることで達成
される。例えば、関連変数の第１のセットは第１のメモ
リ・セルＭ１にマツプされ、一方、別のセットは第２の
メモリ・セットＭ２にマツプされ得る。その後、第１の
スレーブ・プロセツサＰ１がメモリ・セルＭ１に接続さ
れ、同時に第２のスレーブ・プロセツサＰ２と第２のメ
モリ・セルＭ２が接続されたときに、２５）のプロセッ
サＰ１．Ｐ２はメモリ・セルＭｌ、Ｍ２内の関連データ
を同時に並行して処理できる。 実行されるべきアルゴリズムをさらに熟知しているシス
テム・ユーザは、実際の処理に先立って、メモリ要求の
サイズとエクステントを決定し、どの変数がどのメモリ
に記憶されるか決定でき、これによシシステム変数の合
理的に一様な分布を得ることができる。計算の問題自体
はこのようにしてメモリの特定の領域にある動的変数を
多くのプロセッサが連続的に処理し更新できるように区
分される。スレーブ・プロセツサにも同様にして同等ま
たは異なる計算アルゴリズムがロードされる。 通常、与えられた問題を解くためには１つのメモリ・セ
ルＭの変数の処理結果を、さらに行なわれる他のメモリ
・セル内の変数の処理のために使用することが必要であ
る。例えば、メモリセルＭ１から得た値はメモリ・セル
Ｍ２にある変数の処理を完了するために必要とされる。 ゲートウェイ切換装置は、スレーブ・プロセツサが複数
のメモリ・セルＭにコンフリクトを生じさせないでアク
セスできるようにするため設けられている。 公知のシステムは多重処理技術を完成するためにプロセ
ッサ間通信に依存する。直接的なプロセッサー間通信は
容易に設けられるが、本発明はスレーブ・プロセツサと
の直接的な通信の使用を必要としない。むしろ、直接的
なプロセッサ間呼出しに共通して関連するオーバ・ヘッ
ト９を避けるために、本発明の好適な実施例のスレーブ
・プロセツサはマスク・プロセッサ６を介して、又は他
のスレーブ・プロセツサで先に結合されたメモリ・セル
中に見出されるデータを分析することによって間接的に
のみ通信する。同様に、メモリ領域間の通信すなわちデ
ータの流れは、ゲートウェイ経由でスレーブ・プロセツ
サのみを介するか、マスク・プロセッサのみを介する。 システム・ゲートウェイ及びシンクロナイザ（これらは
トポロジー的に類似のメモリ・セルと、対応するスレー
ブ・プロセツサと、の間ヲコンフリクトを生じな込で並
列に接続する上で協働する）の機能を詳細に説明する前
に、問題のスペースのシステムメモリ（ハードウェア）
スペースにマツピングすることを説明する。 第２Ａ図及び第２Ｂ図は、問題１４（例えば、３次元の
物理空間における問題）の多次元的表示がいかに２次元
的メモリ・セル・マツプ１６．１６’にマツピングされ
るか、そして究極的には「ハート９ウエア」空間２０に
いかにマツピングされるかの例を示している。問題ス４
−スをハート９ウエア空間にマツピングする多くの方法
があることは理解されねばならない。同様に、必ずしも
全ての問題が、問題変数の値に従って問題スペースを分
割することを必要とするわけではないことも理解されな
ければならない。このようにして、本発明に従う装置は
広範囲のマツピング・スキームを収容できる。 第２Ａ図に示されたマツピング・スキームにおいて、問
題変数の（ハードウェア空間における）アドレスは、そ
れらの変数がそれらの「自然な」コンチフス） （Ｃｏ
ｎｔｅｘｔ）（すなわち問題ス纜−ス）においてどのよ
うに見出されるかに関連している。 第２Ａ図の例において、物理空間１４は（５４の区画に
分割されて示されておシ、それらの各区画は図解のため
、基準としての独自の（ｘ、ｙ、ｚ）座標を有している
。各区画は対応する「サブセル」の位置にマツピングさ
れる。メモリ・マツプ７は１対１マツピング・スキーム
の例であシ、３次元問題ス投−スの１つの［コラム（ｃ
ｏｌｕｍｎ）Ｊ （４。 ２）は１つのメモリ・セル１６にマツピングされている
。メモリ・セル１６は通常、本発明に従うコンピュータ
における複数のメモリ・セルの１つである。メモリ・セ
ルの「サイズ」は一般的にいって−ヘードウエアに依存
するものであシ、本発明の本旨を逸脱することな〈実施
に応じてこのように変化する。第２Ａ図において、メモ
リ・セル１６は（５４にの大きさである。 例示されたマツピング構造を実行するため、スケールさ
れ、分割された、物理的（問題）スペースのディメンシ
ョンを表示する適当なスケール値Ａが選択されても良い
。スケール値Ａはその後、メモリセル内のロケーション
（アト０レス）ヲマッピングするためのアドレス変位値
として働く。この結果、マツプされているコラム（４，
２）の分離された物理的（問題）スペース表示９から分
るように、アドレス変位値ＡはＸ、Ｙ平面（例えばＸデ
ィメンションにおいてＸ＝ＸｏからＸ−Ｘ０＋Ａまでの
アドレス範囲〕とＺディメンション（例えば、アドレス
２＝２０からアドレスＺ＝Ｚ□＋Ａｉでのサブスケール
１（分割（４，２，１））の範囲、Ｚ＝ＺＯ＋−Ａから
Ｚ＝Ｚ□＋２Ａまでのサブスケール２（分割（４，２，
２））の範囲、Ｚ＝Ｚｏ＋２ＡからＺ＝Ｚ□＋３Ａまで
のサブスケール３（分割（４，２，３））の範囲、Ｚ−
Ｚｏ＋３ＡからＺ＝Ｚｏ ＋ ４Ａのナシスケール４（
分割（４，２，４））の範囲）においてアト９レスの範
囲を決定するために使用され得る。コラム（ＩＬ２）は
例示されるように例えば（５４にメモリ・セルへとマツ
プされ、各分割（（４，２ｔｌ）、（４゜２．２〕、（
４，２，３）、（４、２、４） ）はそれ自体１６Ｋ「
サブセル」へとマツプされ得る。しかしながら、各サブ
セルは物理的分割と対立するものとして、通常単にアド
レス区別するだろう。 上述したように、システム・メモリ・マツピンクはソフ
トウェア・制御下にあシ、そして各種方法で請は負われ
ている。例えば、第２Ａ図の２番目に例示されたマツピ
ング７′は４：１のマツピング構造を例示し、そこには
問題スペース・データ（（１，２）、（２，２）、（１
，１）及び（２，１） ）の４つの「コラム」が単一の
メモリ・セルへとマツプされている。このマツピング構
造において、問題スペース分割（（Ｌｌ、１）、（２，
１，１）−一−−（２，２，４） ）が、その相対ロケ
ーション、即ち問題スペースにおける値に従って、（５
４にメモリ・セル１６′の４にサブセルへとマツプさ、
れる。例示された４：１マツピング構造を有するものに
注意すると、同じＺディメンションの各分割のためのサ
ブセルＸ−Ｙ平面５ＣＰｔ −５ＣＰ４ ｋ限定するこ
とは可能である。 第２Ｂ図は、発明の使用のために企図されたマツピング
構造を有し、物理的アナログ、即ち問題スペース１４が
「ハード・ウェア」スペース２０へと再マツプされ得る
ことを例示している。図示の例において、物理的スペー
ス１４は４つの（５４にメモリ・セルＭ１〜Ｍ４へと再
マツプされる。 しかしながら、問題スペースのすべてのスに−ス・ファ
イリング副分割はトポロジイのマツピング用に使用され
得る、ことに注意されたい。例えば、物理的スペース１
４′は、第２Ｂ図において例示されるような「斜線」副
分割構造を使用する４つの（５４にメモリ・セル０１〜
Ｃ４へとマツプされ得る。メモリ副分割はソフトウェア
制御下にあるべく企図されているから、事実上無数の可
能性がシステム・メモリ・マツピングを実行するために
存在する。 この結果、手近な計算上の問題とシステム・メモリ能力
との両者になじんでいる使用者は、メモリ・スペース（
セル）をマツプして解決される問題のデータ中に本来あ
る対称の利益又はその欠点を手に入れることができる。 第２Ａ図及び第２Ｂ図に例示されるようなマツピンク構
造と共に、物理的即ちアナログ・スペースにおける問題
からの変数は、その値に関係するメモリ・スペースへと
便宜上マツプされ得る。さらに特別に、物理的／アナロ
グ・問題変数は、例えばその問題環境中の変数のロケー
ションに従属スルバージウェア・スペース・アドレス・
ロケーションの中にマツプされる。本発明は、このよう
にダイナミック変数を許容し、メモリ中のそれらのロケ
ーション（即ち、アドレス）によって絶対的に表示され
ると同様に、メモリ中に記憶されたデータ直によって明
確に表示される。 本発明に従ったシステムで、データの３デイメンシヨン
の細胞状表示が、各シュミレートされた時間段階で第３
（４のディメンションを介して働くプロセッサの四角プ
レイによって処理される。このため、同ディメンション
（第２Ａ図）におけるセルは、各データ・メモリ・セル
の大きさく深さ）で扱われる。一層高いディメンション
化（即ち、３以上〕はまた適当なマツピングによって取
扱われる。 この結果、システムの複雑さを増加することによってな
され得る、メモリ中の物理的スペースの３次ディメンシ
ョンを構築するかわシに、本発明は、ＸＹ平面上の並列
処理及びＺ平面上のシーケンス処理を使用することによ
り第三のディメンションに処理動作を許容する。Ｚ相に
スイッチすることは容易に達成され、そしてソフトウェ
ア・スイッチ（第９Ｂ図参照）で手段化される。 順次、メモリ／フロセッサ・スペースへとマツプされる
２デイメンシヨン・スペース上への３デイメンシヨン問
題の投射は、プロセッサの数がシステムの複雑さに比例
するスケールを必要としないため、複雑な数学上の問題
を取扱うためのコスト当シの能率の解法を表わす。事実
、プロセッサの数は、３デイメンシヨン問題が２デイメ
ンシヨン・スペース上に投射されるから、％の能率（の
複雑さ）で典型的にスケールするだろう。例えば、分子
力学の分野において、立方体システム・サイズのために
及び３デイメンシヨン分割当シ一定の粒子で要求される
プロセッサの数は、システム上の粒子の数の％の能率と
してスケールするだろう。 この結果、３デイメンシヨン問題において、計算を完成
するために要求される時間量は問題の複雑さと共に増加
するけれども（今、提示された例において、反復の数の
ための時間は粒子数の只の能率で増加するだろう）、要
求されるプロセッサの数（そして、そこでハート９ウエ
ア・コスト〕は非常に大きくならない（例えば、３デイ
メンシヨン問題において、３デイメンシヨン・メモリ・
スペース・マツピングに対して期待されるように）。 前に論述したように、本発明によるマルチプレクサ・計
算機で、メモリ変数は分割されそしてシステム・メモリ
・スペースへとマツプされて多くの数学上の問題に生じ
る対称の利得を得ることができる。しかし、すべての問
題が、データのインタラクショ／即ち隣シ合うメモリ・
セルからの結果無しでｎメモリ・セルの与えられたひと
つ内の変数を処理することによって解決されるのでは無
い。事実、最も複雑な問題はある程度の重複するデータ
を含む。この結果、本発明は、システム従プロセツサと
位相類似メモリ・セルとの間の交互で、同期した、非衝
突のアクセスを許容する新規なダイナミック・双方向ス
イッチング・システム即ちゲートウェイを与える。 特に、本発明において、各従プロセツサはスイッチ可能
に複数のメモリ・セルと関連する。同様に、各メモリ・
セルは、スイッチ可能に複数の従プロセツサに関連する
。システム・ゲートウェイ２（第１図）と同期装置４は
、主プロセツサ６の制御下で、同期して、従プロセツサ
を、これらの従プロセツサと関連するメモリ・セルの位
相類似メモリ・セルに、ｌセルずつかわるがわる、与え
られた従プロセツサと関連するすべてのメモリ・セルが
従プロセツサによってアクセスされるような通常のいく
つかの交替動作方法で、接続する。 しかし、メモリ・アクセス衝突が避けられなければなら
ない、即ち、与えられたメモリ・セルは１以上の従プロ
セツサによって同時にアクセスされるべきでないという
事実により、システム・スケジューリングは複雑化され
る。さらに、最適化の理由のため、唯一の従プロセツサ
が特定のメモリ・セルに対し、与えられた時間フレーム
でアクセスすべきである。 本発明は、これらの問題を解決する新規なメモリ分節を
提供する。第３図は、複数のメモリ・セルＭ１〜Ｍ８に
混合されて図式的に示される従プロセツサのネットワー
クを例示する。各メモリ・セルは複数（４つの）の従プ
ロセツサＰにスイッチ可能に関連して示されているのに
対し、各従プロセｙｔＰは複数（４つの）メモリ・セル
Ｍとスイッチ可能に関連して示されている。第３図の図
式のソリッド９・ライン・パスウェイはシステム・ゲー
トウェイ（第１図〕に属する。システム同期装置４（第
３図に打点されたラインとして図式的に示される）はゲ
ートウェイと共働し、各種の従プロセツサＰ１〜Ｐｎを
それらと関連するメモリ・セルＭ１〜Ｍｎの位相類似メ
モリセルと、同期的にかつ非衝突的に接続するために動
作する。 例えば、第３図の実施例において、従プロセツサＰ２は
４つのメモリ・セルＭｌ、Ｍ２．Ｍ８及びＭ６とスイッ
チ可能に関連して示されている。前述したように、これ
らのメモリ・セルは変数でロードされることができ、そ
の値はセル内の他の変数の値又は隣シ合うメモリ・セル
内に発見される変数の値のエクステントに依る。この結
果、Ｐ２の如き与えられた従プロセツサは、Ｍ６の如き
固有のメモリ・セル内に記憶された密接に関係する変数
、モして又隣シ合うメモリ・セルＭ８．Ｍ２及びＭｌに
おいてさらに関係する変数へのアクセスを行い得る。 同様に、従プロセツサＰ５はメモリ・セルＭ４゜Ｍ５．
Ｍ２及びＭｌとスイッチ可能に関連されている。これら
のメモリ・セルは同様に変数を含み、その値は該メモリ
・セルと隣シ合うセル内の変数の内容に依る。この結果
、プロセッサＰ２と同様に、プロセッサＰ５は該アクセ
ス？Ｐ５が関連付けられているセルの関係する変数への
有効なアクセスを同様に有するだろう。 本発明は、メモリ・アクセスにおける衝突を避けるため
だけでなく、対応する従プロセッサ全通して位相類似メ
モリ間の同期アクセスを与えることにより同時にプログ
ラマ能率を高めるための技術を提供する。システム同期
装置４はさらに異なる位相類似メモリ・セル間の同期シ
フト動作を、フェーズにおいて、主プロセツサ６とゲー
トウェイ２（第１図）と協働して許容する。 例えば、第３図の図式において、同期装置４は、複数の
位相類似メモリ・セルと、対応するプロセッサ間の接続
を同期して作動するか又は作動されるように惹起するこ
とが示され、即ち、メモリ・セルＭ１は従プロセツ？Ｐ
１に接続され、同様にＭ２はＰ２に、Ｍ３はＰ３に、Ｍ
４はＰ４に、Ｍ５はＰ５に、そしてＭ８はＰ８に接続さ
れる。周期的な境界問題（円環体の境界のような）を処
理するため、以下にさらに詳述するように、必要とされ
るときに、特別な境界条件の存在に従属して、プロセッ
サＰ７は同様にメモリ・セルＭ７に及びプロセッサＰ６
はメモリ・セルＭ６などへと接続され得る。 第３図において例示された構成の局面において、各従プ
ロセツサＰはそれが接続されている対応するメモリ・セ
ルＭへ連続したアクセスを有する。 次の時間フレームにおいて、従プロセツサＰは、システ
ム同期装置４の動作によシ前に接がれたメモリ・セルと
隣シ合っているメモリ・セルに同時にスイッチされ得る
。例えば、第３図に示される時間フレームに続く時間フ
レームにおいて、同期化装置４は、他の位相類似メモリ
・セルとこれらと対応するプロセッサ、たとえばＰｌ：
Ｍ７．Ｐ３：Ｍ２、Ｐ５ ： Ｍ４、Ｐ６：Ｍ５及びＰ
３：Ｍ６間の接続を同期的にする間に、プロセッサＰ２
とメモリ・セルＭ１間の接続を行い得る。 さらに、各時間フレームにおいて、与えられる従プロセ
ツサは接続されたメモリ・セルに連続したアクセスを有
し、この結果、理論的に十分な速度を達成するだろう。 さらになお、すべての従プロセツサは同時に、かつ並列
に位相類似メモリ・セルをアクセスし、それによって真
の有効な並列処理動作を達成することに注意されたい。 システムは書き込まれたソフトウェアの必要性を避け、
特にプロセッサープロセッサ及びメモリーメモリの衝突
を妨げている、ことに注意されたい。 もちろん、第３図の図式に例示されている如きゲートウ
ェイ・パスウェイが好ましくは双方向、即ち各種メモリ
・セルからの読出し及びこれらへの書き込みを許容する
であろうことが理解されよう。 第１０図は本発明に従った位相類似メモリ・セルの一連
の同時並行処理動作を例示している。第１０図はメモリ
・セルＭ１からＭ２Ｓを表わす象限を含む格子を示して
いる。また、従プロセツサＰ１〜Ｐ３を表わす点Ｐ１、
Ｐ２及びＰ３が第１０図の格子に例示されている。単純
化のため、単一フェース分析が与えられ、メモリ・セル
Ｍｎの位相類似メモリ・セルが対応する従プロセツサＰ
ｎに同時に接続されることを例示する。矢印Ａによって
表わされる、第１のフェーズにおいて、従プロセツサＰ
１、Ｐ２及びＰ３はそれぞれ、位相類似メモリ・セルＭ
ｌ、 Ｍ２及びＭ３に、同時並列に及び同時に接続され
る。矢印Ｂによって例示される第２の時間フェーズ中に
、従プロセツサＰｉ、ｐ２及びＰ３とそれらの位相類似
メモリ・セルＭ２、Ｍ３及びＭ４との間で夫々、接続が
される。同様に、第３のフェーズにおいて、プロセッサ
ｐ１．ｐ２及びＰ３と位相類似メモリ・セルＭ７、Ｍ８
及びＭ９（矢印Ｃ）との間で、接続が夫々なされる。最
後に、矢印りによって指示されるフェーズ中に、従プロ
セツサＰＬ、Ｐ２及びＰ３と位相類似メモリ・セルＭ１
２、Ｍ１３及びＭ１４との間で、接続が夫々される。も
ちろん、従プロセツサＰとメモリ・セルＭ間の各種の関
連は、与えられたフェーズ中に位相類似メモリ・セルが
対応する従プロセツサに接続される限シ、本発明の好適
な実施例に従って容易に企画され、実行され得る。この
ような接続は、十分な速度でそして位相類似メモリ・ス
ｄ−スの他の従プロセツサによる処理動作と並列して、
接続されたメモリ・セル上に従プロセツサＰが動作する
ことを許容するだろう。 「フェース」によってシステム・パフオーマンスを分析
することは、第１のフェーズにおいて与えられたアルゴ
リズムを実行しているプロセッサが第１の位相オリエン
テーション中のすべての値を拾うように考えられ得る。 第２のフレーズにおいて、従プロセツサは第２の位相オ
リエンテーション中のすべての値を拾うだろう。第３の
フレーズにおいて、従プロセツサは第３の位相オリエン
テーション中のすべての値を拾うだろう、等々。 しかし、発明の適用が異なるメモリ・エレメント間でプ
ロセッサのスイッチ動作を要求するであろうとは限らな
い。例えば、データが異なるメモリ・エレメント間で重
複するか、又は従プロセツサが互いから異なるプログラ
ムを実行する問題を解決するには、異なるメモリ・エレ
メントにスイッチすることは必要としないだろう。これ
らの情況のいくつかの例はさらに以下に論述されよう。 同様に、情報ルート化された他の同時並列処理技術が再
構成した本発明のシステムで実行され得ることが考えら
れる。 第３図によると、個々の従プロセツサ、例えばＰ２はひ
とつの時間フレーム中にメモリ・セルＭ２の内容に対し
て十分なアクセスを有するだろう。 次の時間フレームにおいて、従プロセツサＰ２はメモリ
・セルＭ２のｒｌ！ＯＪであるメモリ・セルＭ８にアク
セスをするだろう。なお他の続く時間フレームにおいて
、従プロセツサＰ２はさらに隣す合うメモリ・セルＭ６
をアクセスしても良い。 続く時間フレームにおいて、従プロセツサＰ２はメモリ
・セルＭ１をアクセスすることができる。 所望なら、従プロセツサＰ２はメモリ・セルＭ２のその
処理動作から得られる知識を使用してメモリ・セル間８
等の処理動作を、「ラウンド・ロビン」又はシーケンシ
ャルな方法で実行しても良いことに注意されたい。 好適な実施例において、ゲートウェイ２用の同期装置４
は主プロセツサによって完全にソフトウェア・プログラ
ム可能である。この結果、同期装置が動作可能にする各
ノード（メモリ／プロセッサ・エレメント）でのゲート
ウェイにおけるスイッチは、何回そしていつ動作可能に
されるかを、完全にマスクによって決定されても良い。 さらに、同期装置（マスクからの命令で）は主プロセツ
サと独立に駆動されても良い。スレーブは各フェーズに
おいて同様に非同期又は同期して制御されても良い。 メモリ・アクセスのシーケンシャルはさらに、既述され
た「ラウンド・ロビン」方法である必要はない。この結
果、第１０図によると、各「クロック」の「方向」は常
に右回り、左回り、さもなければシーケンシャルな方法
で移動する必要はない。しかし、各クロックの方向は好
ましくは他の方向と共にフェーズ中に動作する。例えば
、第１０図において例示された処理動作のシーケンスは
、図示された矢印によると、ＡＣＢＤ、 ＡＢＣＤ、
ＤＡＢＣ。 ＢＣＡＤなど、であっても良い。 前述したように、システムは従プロセッサ間連絡及び付
帯の間接費を避けるつもシである。その代シに、第１図
の主プロセツサ６は、従プロセツサが相互に通信できる
間接的方法を与え、その方法は例えば主プロセツサ６に
メツセージを残すことにより、又は主プロセツサ・エレ
メント６によって維持される変数の状態に影響を及ぼす
ことによって与えら゛れる。従プロセツサはさらに、重
複、非同時のアクセスを有するメモリ・セル中の変数を
更新することによシ間接的に相互に通信することができ
る。例えば、最初の時間フレーム１ｃｊ−＝いて、従プ
ロセツサＰＩ（第３図）はメモリ・セルＭ１にアクセス
しても良い。第２の時間フレームにおいて、従プロセツ
サ４は同一のメモリ・セルＭ１にアクセスしても良い。 このよう々通信動作の間接的形態は、直接の通信よりも
複雑のように思えるけれど、他の独立したプロセツサ間
の直接通信リンクを確立するのに関連する間接費を避け
る。 同様に、メモリ・セル間のデータのやりとシは、ゲート
ウェイを介するスレーブ・プロセツサを通して、又はマ
スク・プロセッサを通してのみ行なわれる。 第３図は４装置位（ｆｏｕｒ −ｆｏｌｄ ｃｏｏｒｄ
ｉｎａｔｉｏｎ）ノプロセツ丈−メモリ・システム、即
チ、各スレ−ブ・プロセッサＰが４個のメモリ・セルＭ
と切換えによって関連づけられるとをもに、各メモリ・
セルＭも４つのスレーブ・プロセツサＰと切換えられて
関連づけられる。別の好ましいメモリ及びスレーブ・プ
ロセツサの位相形態は第４Ａ図に示すような５重配位（
座標）を利用するものである。 詳細は後述するが、５重配位は「８」位相を満足する最
小の構成である。 ４重配位を使用すればある問題はより効果的に解くこと
ができ、別のある問題は５重配位を使用して効果的に解
くことができる。勿論配位の数は多くすることも、また
少なくすることも可能であり、それらは本発明の範囲内
においてシステムの効率を望ましく改善することができ
る。 第４Ａ図の実施例は、１６個のスレーブ・プロセツサＰ
及び１６個のメモリ・セルＭを含んでいる。第３図の実
施例と同様に、すべてのパスウェイは双方向でシステム
・ゲートウェイに属している。第３図の実施例には示さ
れなかった第５の接続（接合）が第４Ａ図の実施例に加
えられている。 第４Ａ図において、第５接続は、第３図の実施例に示さ
れた矩形メモリ配列の外側で各スレーブ・プロセツサＰ
と第５メモリ・セルＭとの間のブリッジ・・ξスウェイ
として示される。例えば、第５接続カスレープ・プロセ
ッサＰ９とメモリ・セルＭ９との間に示される。 周期的境界条件を含む問題に対しては、第４Ａ因の同じ
アルファベット表示のすべてのパスは、例えば、すべて
のスレーブ・プロセツサが５個のメモリ・セルをアクセ
スでき各メモリ・セルが５個のスレーブ・ゾロセンナに
アクセス可能であるようなトロイダル状態（超平面）で
−緒にジャンパ接続される。同様の周期的システムは同
じように構成することができる。他の境界条件もまたシ
ミュレート可能である。 第４Ａ１ｇに示すシステムは、第５の接続が加えられて
いることを除いて、第３図のシステムと同様に動作する
。例えば、スレーブ・プロセツサＰ１１はメモリ・セル
Ｍ１１、Ｍ１２、Ｍ２Ｓ、Ｍ１４及びＭ２Ｓの各々に順
次接続することが可能である。同時に、第４Ａ図の実施
例の別の１５個のスレーブ・プロセツサは、位相的に類
似のメモリ・セルに接続でき、その場合、データの衝突
を生じることなく、また、多分非常に関係の深い変数を
含んでいる位相的に類似のメモリ・セルの同時処理によ
って効率も改善される。 このように、本発明においては、解いている問題の対称
性及び位相を利用して、各メモリ・エレメント（２次元
マツプにおける）がゲートウェイを介して４個又は５個
のスレーブ・プロセツサ〔及び各スレーブ・ゾロセンナ
は４個又は５個のメモリ・エレメント〕に望ましい状態
で結合されることが意図されている。よシ多い配位も勿
論可能である。 第５Ａ図及び第５Ｂ図は、基準セル（断面線で示す）に
隣接する各メモリ・セルをアクセスするためのＸＹ平面
及びゲートウェイ配位におけるメモリ・マツプ間の位相
関係を図示している。第５Ａ図は、「８」位相が対称性
によシ５重配位に減少することを示している。第５Ｂ図
は、同様に「句位相が対称性によシ４重配位に減少する
ことを示している。８から５重配位に、モして６から４
重配位への減少は、殆んどの問題に対して、ｉ−ｊ配位
（又は接続）はｊ−重配位と自明な関係を有することに
よる。基準セルがある処理段階（第５Ａ図参照）におい
て普通に結合されるので、双方向ゲートウェイが前述の
減少をもたらすことになる。 第５Ａ図において、基準セル（断面線で示す）が所定の
フェーズ〔即ち、フェーズＱ１〜Ｑ４のいずれか〕の間
に関連のスレーブ・ゾロセンナによって処理されるもの
と仮定する。基準セルを位相的に取勺巻く８個のセルの
処理を行うために、４回の反復を付加するだけで、即ち
第５Ａ図に実線の矢印で示す（フェーズＱｌ’〜Ｑ４）
処理を付加して全体で５回の反復が必要となる。基準セ
ルを取シ囲む残シの４個のセル、即ち点線で示すセルは
、同じ時間枠に１又はいくつかの異なるスレーブ・プロ
セツサによって多分処理されるであろう。 作」（即ち基準セルの周囲にある８個のセル）から５重
配位への減少は、ｉ−ｊ接続（前記反復中に処理される
）がｊ−１接続と自明な関係を有することによシ生じる
。 同様に、第５Ｂ図に示される「６」位相（斜線の基準セ
ルは６個のセルで取シ囲まれる）は、対称性、即ちｉ−
ｊ接続がｊ−ｉ接続と自明な関係にあることから、４重
配位に減少する。 本発明の好適実施例において実現できる他の利点はモジ
ュラリテイが高度になるということである。モジュラリ
テイが第４Ａ図の実施例によって例示することができる
。第４Ａ図において、１６個のプロセッサ／１６個のメ
モリ・セルが４個の同一の４プロセツサ・サグモジュー
ルＳＭＩ、ＳＭ２．８Ｍ３、及び８Ｍ４ （第４Ｂ図）
から成ることを点線で示している。システムのモジュラ
リテイは、付加サブモジュールを加えて（端部結合して
）並列エレメント数を増加させることによって容易に上
昇させることができ、それによって本発明の機能が増加
する。各モジュールの反復〔接続〕はほとんど無限に続
けることができる。システムの処理能力は、大きなソフ
トウェアの変更なしに処理できる問題の大きさ及び／又
は複雑さに対して伸ばすことができる。ここで、サグモ
ジュールハ例示の如く４個のスレーブ・プロセツサ及び
４圓のメモリ・エレメントを含む必要はなく、他のモジ
ュール設計が可能であることを注目すべきである。 本発明の好適実施例においては、メモリ・セルは物理的
メモリ・エレメント、例えばメモリ・チップを含み、シ
ステム・メモリ能力は、例えば１６Ｋから（５４Ｋ及び
それ以上のＲＡＭチップを使用し、あるいは遅いメモリ
・エレメントを高速のものに代えることによって、シス
テム・メモリの必要性が増加する変数の増加に適合させ
て、容易に拡大させることができる。 第４Ａ図及び第４Ｂ図に示すように、マルチプロセッサ
の大きさ及び能力はモジュラリテイ・ビルトを実施例に
拡張させることによって伸ばすことができる。システム
・サイズを拡大する別の方法が第６Ａ図及び第６Ｂ図に
示される。第６Ａ図及び第６Ｂ図は、２５）のメモリ／
プロセッサ・アレイ又はランクをマスク・プロセラ？６
を介して結合することによってシステム・サイズを拡大
する方法を例示している。メモリの「エツジ」にあるデ
ータはマスク・プロセッサ６を通しでやシとシが行なわ
れる。この手順は、可能なメモリ・サイズ及び計算能力
の増加に対してほとんど経費を増加させない。 詳細に述べれば、第６Ａ図は２５）のメモリ／プロセツ
サ面Ａ及びＢと夫々のメモリ深さＡ′及びＢ′を示して
いる。第６Ｂ図は２５）の独立のメモリ／プロセッサ・
アレイ又はラックのマスク・プロセッサ６を介する結合
を示している。第１の独立アレイのメモリ（４さＡ′は
その「エツジ」にアルファ（（至）及びベータ（ｐ）セ
ルを有する。同様に、第２のアレイ・メモリ深さＢ′は
そのエツジ（端部〕にイータ及びアルファ・セルを有す
る。マスク・プロセラ？６は２５）の独立のメモリ／プ
ロセッサ・アレイを結合し、メモリ・アレイの「エツジ
」におけるデータのやシとシ（例えば、ベータとベータ
；アルファとアルファ〕を可能にする。この拡張の考え
方の物理的構成に第１１Ａ図を参照して後述する。 ツクスウェイを使用するゲートウェイ設計は第７Ａ図に
示される。簡単にするため、４重配位が示されるが、よ
り多い配位がエレメント及び相互接続を増加させること
ばよって達成される。第７Ａ図において、スレーブ・プ
ロセツサは円によって表わされ、また、メモリ・セルは
四角、双方向制御パスウェイ手段は六角形によって表わ
される。 同期装ｆ４（第７Ｂ図〕は常に１つのセレクト・ライン
（Ａ、Ｂ、Ｃ又はＤ）を活性化し、アクセスの衝突を防
止している。付加的なアクセス・チャンネル及びハンド
シェーク・ロジックは、勿論、実際の装置では必要とな
る。 動作について説明する。システム・ゲートウェイは、そ
の簡略化したものが第７Ａ図に示されるが、第７Ｂ図に
示すシステム同期装置４に応答して、その装置から受信
したセレクト信号（Ａ、Ｂ。 Ｃ又はＤ）に従って、位相的に類似のメモリ・セル（四
角形で示される）を対応するフレーズ・プロセラｔ（円
で示す）に接続する。同期装置４は、第７Ｂ図に示すよ
うに、それ自体マスク・プロセッサＭＡＳＴＥＲからの
信号及びクロック信号ＣＬＯＣＫに応答する。そして、
マスク・プロセッサＭＡＳＴＥＲからの信号又はクロッ
ク信号ＣＬＯＣＫに応答して、同期装置４は、位相的に
類似のメモリ・セルを対応するスレーブ・プロセツサに
接続するためのセレクト信号（Ａ、Ｂ、Ｃ又はＤ）を発
生する。 第７Ａ図及び第７Ｂ図において、もし同期装置４が「ｑ
に対応する信号（「Ｃ」に対応するセレクト・ラインは
高レイル、セレクト・ラインＡ、Ｂ及びＤは低レベル）
を発すると、ゲートウェイ内のすべての「ＣＪ双方向制
御・ξスウェイにわたって接続が行なわれ、位相的に類
似のメモリ・セルのあるものと対応するスレーブ・プロ
セツサトノ間の接続が行なわれる。この例においては、
「Ｃ」に対応するセレクト信号が同期装置から出た場合
、スレーズープロセツテｌ及びメモリーセル１の間、ス
レーブ・アクセス？２及びメモリ・セル２の間、−一一
一スレープ龜フロセッサ６及びメモリ・セル６０間、で
接続が行なわれ、それらのすべては多分位相的に類似し
たものである。ここで、この設計はメモリ・アクセス衝
突を防止していることに注意すべきである。 第８Ａ図及び第８Ｂ図は、第７Ａ図及び第７Ｂ図に六角
形で示される双方向制御パスウェイの可能な論理構成を
例示している。この構成は、メモリ・アト・レス／デー
タ・ラインＭＡ／ＤＩ〜ＭＡ／Ｄｎをスレーブ・プロセ
ツサ・アドレス／データ・ラインＰＡ／Ｄｉ〜ＰＡ／Ｄ
ｎに結合するのに使用することができる。ここで、第８
Ｂ図に六角形で表わされる双方向制御パスウェイは、信
号人力Ｗを含みデータの流れる方向を制御する。 一般に、各パスウェイにおいて必要となるアドレス／デ
ータ・ラインの数Ｎは、はぼプロセッサの数とパス幅と
をかけたものに等しい。フェーズ情報ラインもまた必要
となる。仮に、選定したプロセッサの数が１６で、ワー
ド幅が３２とすると、３２Ｘ１６−５１２のアドレス／
データ・ラインがフェーズ制御のための１６ラインに加
えて必要となる。 第８Ａ図の論理図から容易にわかるように、セレクト・
ライン５ＥＬＥＣＴが高レベルのとき所定の・パスウェ
イだけが活性化される。そうでなければ、ドライバ、例
えば２４．２６．２８及び３０がトライ・ステートとな
って他のノミスウェイが活性化されてしまう。例えば、
セレクト・ライン５ＥＬＥＣＴ （Ａ。 Ｂ、Ｃ，Ｄ）が高レベルで、方向信号Ｗが高レベルであ
ると仮定する。その場合、ＡＮＤゲート２２は高レベル
は号をドライバ２４に与えて、プロセッサ・アト９レス
／データ・ラインｌ ＰＡ／Ｄ１とメモリ・アト９レス
／データ・ラインｌ ＭＡ／Ｄ１との間の信号線に沿っ
てデータの流れを可能にする。方向信号Ｗは高レベルで
あるので、 ＡＮＤゲート２０は低レベル信号を発生し
、それによってドライバ２６を閉 じさせて反対方向の
データの流れを防止する。第８Ａ図及び第８Ｂ図の双方
向制御パスウェイの一部は、テキサス・インスツルメン
ツのＳＮ ５４ Ａｓ ２４５型の３ステート出力オク
タル・パス・トランシーバを使用することができる。 第９Ａ図は、本発明によるマルチプロセッサ・コンピュ
ータにおける衝突を防止するためのメモリ・アクセスの
同期シーケンスを示す。５重配位（第５Ａ図）が再び示
される。第９Ａ図において、（α）は問題の部分的な物
理モデルを示し、（ｂ）はそのモデルの部分的ハードウ
ェア・マツプを示し、（Ｃ）は可能な処理シーケンスの
一例を示している。 第９Ａ図の例示においては、２５）の隣接する物理的区
画、即ちセルが同じメモリ・エレメントにマツピッグさ
れ、エレメント当９２５）のセルから成る基本マツプが
形成される。モデル（α）に示されるように、変位量ｄ
が物理的空間における区画側の長さに等しく選ばれる。 例示されるメモリ・マツプ（ｈ）は各「Ｚ平面」に対す
る２５）の物理的区画を各メモリ・エレメント・セルに
マツピッグする。 マツピングの後、同期装置の制御のもと、同一対称性の
各セルに処理が同時に行なわれる。５つのフェーズ（１
，２，３，４，５）のシーケンスはすべての隣接メモリ
・エレメントにおけるデータを処理するのに充分である
（第５Ａ図に関連する説明を参照）。 第９Ａ図はこのように、各プロセッサによって全速動作
を達成可能な本発明の機能を示している。 各フェーズ１，２，３，４．５において、衝突を避けな
がらスレーブ・プロセツサが異なるメモリ・エレメント
に対して全速で作用する。例えば、第１プロセツサはメ
モリ・エレメントＤ、Ａ、Ｂ、Ｅ、Ｈを順番にアクセス
し、それと同時に第２プロセツサがエレメントＥ、Ｂ、
Ｃ，Ｆ’、工を順番にアクセスする。第９Ａ図のプラス
符号「÷」は同時性を表わしている。 以上の如く、本発明によれば、メモリ・アクセスの同時
性が、隣接のメモリ・エレメントにおけるデータ処理を
オーバーラツプする方法で可能とし、全体の計算量（及
び位相配位）をフルの即ち何もしないときの配位に対し
て２倍又はそれ以上減少させながら、すべての必要な処
理が行なわれる。 ある問題において、第９Ｂ図に示される第２？イクルは
、「Ｚ」次元において隣接のセルを処理することが必要
となシ、それらのセルは同じメモリ・エレメントに別の
アドレスでマンピングされる（第２図に関連する説明を
参照）。第９Ｂ図は、７」ビットが偶数（”ｘｙ”処理
に対して）のときの第１メモリ・フェーズＡ１、Ａ２、
Ａ３、Ａ４、Ａ５及び「Ｚ」ビットが奇数（「Ｚ」処理
に対して）のときの第２フエーズＢ１、Ｂ２、Ｂ３、Ｂ
４、Ｂ５における５重配位を示している。この２−１設
計は「システム・マスター・サイクル」と呼ぶことがで
きる。 本発明の一実施例において、スレーブ・プロセツサ・エ
レメントとして内部乗算ができ現在入手可能な他のすべ
てのマイクロプロセッサよりも優れた機能を有するＴＭ
Ｓ−３２０が選択された。この実施例では、周知のノ１
−バート９・アーキテクチャ−が使用され、個々のスレ
ーブ・プロセツサにプログラム及びテーブル・メモリが
保有される。１６ビツト・データ・パスがプロセッサと
メモリ・セルラ接続する。ゲートウェイはマスク・コン
トローラ及びホスト・コンピュータでアルＤＥＣＰＤｐ
Ｈ／２３によって同期づけられる。 所定の計算アルゴリズムがソフトウェア制御によって用
意され、スレーブ・プロセツサ・メモリ・バンク内にあ
ってマスク・プロセッサによって動的に変更されること
ができる。 本発明の特別の応用例について以下説明する。 それによって、本発明の機能が容易に理解されるであろ
う。 本発明による装置を使用してよシ容易に解くことのでき
る計算問題の一例は材料科学の分野のものである。連続
配位シミュレーションを使用する材料特性の理解（例え
ば、分子動力学又はモンテカルロ・シミュレーション）
は、有効にして効果的な研究分野である。粒子（原子、
分子、結晶）間の相互作用ポテンシャルを与えると、シ
ミュレーションは「正確」な結果を与える。一般に、こ
れらは古典的メカニカル・シミュレーションであるので
、系におけるすべての粒子の軌道が記憶され、分析され
、そして位相的に明確にされた方法で表示される。この
ようにして、粒子の位置又は速度に関する平衡又は不平
衡特性（例えば、成長速度、欠陥特性、相分点、拡散係
数）の研究において、及び材料設計の必要条件の調査に
おいて、本発明は非常に有力である。 材料科学の分野におけるシミュレータは、剛体球、レナ
ート９−ジョーンズ（Ｌｅｎｎａｒｄ−Ｔｏｎｅｓｉｕ
ｍ）等のモデル・システムに伝統的に用いられてきたが
、特定の系の特性を再現する実際的試みはなかった。こ
れを行うことは実用的メリットがあシ、簡単なモデル系
における材料のふるまいの基本的メカニズムを明らかに
し、これを理解することは、シミュレーションによシ材
料の特性を明らかにするうえで必要な第１ステツプであ
る。しかし、すべての分類の材料の特性についてはまだ
で、例えば方向性結合（例えば、Ｓｌ、 ＧｃＬＡＳ
）はほとんど調査されていない。シミュレーション法は
これらの特についても拡張することができる。しかし、
今までのコンピュータ及びマシー／の能力の不充分性の
ため、共有結合及び長い緩和時間の系については無理で
ある。 材料技術において、現在研究中の最も多いモデル系は、
対形式の力に関したものである。このようなシミュレー
ションにおいては、最新のアルゴリズム及び「簿記」法
を用いてコンピュータ実験を行う時間はｎＮで増加する
。ここで、ｎは所与の原子の力の場内の粒子の数であり
、Ｎは系中の粒子の数である。代表的なＶＡＸ７８０共
有資源パワーでは、系内１（１００粒子以上で１０−９
秒以上の経過シミュレーション時間のプロジェクトは、
まれにしか試みられない。このようなランの夫々ハ１０
時間のＣＰＵ時間を要することになる。代表的なプロジ
ェクト、即ち緩和時間が短かく系寸法がほとんど影響し
ない特性に関するプロジェクトは、代表的には５０ラン
を要し、合計５（１０ＶＡＸ時間である。次のものを参
照されたい。（１）「統計物理学におけるモンテ・カル
ロ法」、バイン／−（Ｋ。 Ｂｉｎｄｅｒ ）編集、最新物理学におけるトピックス
（Ｔｏｐｉｃｓ ｉｎ Ｃｕｒｒｅｎｔ Ｐｈ ｓｉｃ
ｓ（Ｓｐｒｉｎｇｅｒ） ７ 。 （１９７９）、ｆ２）ピーラ（、Ｔ 、Ｒ，Ｂｅｅｌｅ
ｒ）著「材料研究における進歩Ｊ （Ｗｌｅｙ、 Ｎｅ
ｗ Ｙｏｒｋ、 １９７０）、５巻、２９５頁。（３）
ホックレイ（Ｒ，Ｗ、Ｈｏｃｋｒｅｙ）及びイース）
’７７ ）” （Ｊ、Ｗ、Ｅａｓｔｗｏｏｄ ）著「粒
子を使用スルコンピュータ・シミュレーション」（Ｍｃ
Ｇｒａｗ −Ｈｌｌｌ、 Ｎｅｗ Ｙｏｒｌｃ、（１
９８１） ）。 三体力をモデルにすると、コンピュータ時間はｎ２Ｎで
増加する。大抵の計算プロセスに関しては、ｎはおおよ
そ６０に等しく、従って三体系を扱うのに必要なコンピ
ュータ・パワーは、対形式系に要するものの少なくとも
６０倍に増やさなければならない。（この５（１０時間
対形成上デルに類似のプロジェクトは現在、完全に専用
化した■■の３゜４年を要する）。しかし、三体系は、
遷移金属及び半導体系にとっては技術的に極めて重要で
ある。 現在、このような系は、調和近似（格子力学）内でのみ
取扱われるかあるいは構造空間内の短かい軌道に対応し
た極めて短かい経過時間の間ランされる。このように、
全クラスの技術的に関係のある半導体複合物は、その厳
しい計算要求事項のた° めシミュレーション調査から
事実上除外されている。更に、これまでの不十分なコン
ピュータ・パワーのため、これらポテンシャルの質も高
度の正確さをもつようには進展していない。例えば、遷
移金属に関する三体ポテンシャルは、結晶体実験データ
に対ししばしば変数とされ、従って液体遷移金属を不十
分にモデルにすることになる。 このように、現在のコンピュータ・シミュレーション・
アルゴリズムは、もしよシ大きなマシン・ξワーを使用
することができるようになれば、系寸法に依存するもの
及びよシ複雑なポテンシャルを取扱うことが十分にでき
る。例えば、ＣＲＡＹコンピュータに対しかなシの徹底
した作業を行なえば、研究者は、シリコンに関する三体
ポテンシャル即ち液体（金属）相及び結晶体相の両相に
おいてその力学的及び熱力学的特性を正確に記述する三
体ポテンシャルをほとんど完成したと考えてもよい。こ
のポテンシャルは、正確な計算装置が利用可能であシさ
えすれば、シリコンのほとんどあらゆる平衡及び不平衡
の構造特性を研究するのに使用できる。このような装置
は本発明に関して現在利用可能となっている。本発明に
おいては、マシンのアーキテクチャを計算に固有の構造
にマツチさせることが可能である。 本発明の位相幾何学的に関係したメモリープロセサ相互
接続は、大きなりラスの問題を取扱うのに極めて効率が
良く、このような問題は、それらの力学変数が近く（必
ずしも最も近いものでなくてよい）の隣接区分で何が起
こっているかに依存するような方法で分割される。開示
したアーキテクチャは、波状の問題及び粒子状の問題の
相方に等しく適用できる。 本発明は、多くのタイプの問題に関して数個のＣＲＡＭ
（十分な数のプロセナ〕ノクワーを持っておシ、全速
動作を可能にする位相幾何学的に設計された通路及びシ
ンクロナイザを備えている。このアーキテクチャの美点
は、極めて低コストであシ、融通性があシ、〔大きな系
システムに対し）モジュール形式であシ、しかも容易に
プログラムできることである。 よシ詳細には、材料問題を本発明に依るモジュール式の
同期化された位相幾何学的分布メモリのマルチプロセサ
・コンピュータを使用して解く際、粒子は例えば３２バ
イト・データワード又は変数によシ特徴付けることがで
き、それら変数はベクトル位置、運動量、絶対粒子識別
（追跡に関する）、質量、力、温度、速度、及び化学識
別から成り、それによって個々の粒子の全特徴を定めメ
モリ内の対応したロケーションにマスクすることができ
る。リープ・フロッグ・アルゴリズムが使用でき、これ
において全ての粒子の運動量は各セル内で更新され、そ
して各粒子の位置はその後更新されて時間ステップを完
了する。 尚、本装置は、力学変数値をメモリ内のそれらのロケー
ション（又はアドレス）によって間接的に表すだけでな
くメモリに記憶されるデータ値によって直接的に表わす
のを可能にする。 第２Ａ図のメモリ・マツプ描写に示されるように、物理
空間１４は上述の１つのデータワード又は変数で表わさ
れる粒子３０を含み、この粒子は問題の間位電。から位
置ｔまで経路を移動する。 本発明に依るマルチプロセテ・コンピュータでは、所与
の時刻にその力学変数３０を含む区分（セル）と通信す
るスレーブ・プロセサは、粒子変数３０に関連した諸値
を使用してその計算を実行することになる。変数３０の
値に依存して、その時間又は続く時間のフレームの間、
そのプロセサ又は別の対応したプロセサが変数３０を更
新して、物理空間区分を横切るその粒子の位置のシフト
、及び任意の関係した速度変化、方向変化等を示す。位
相幾何学的に類似の並列処理のシーケンスが続くにつれ
、粒子３０がその初期位置θからその最終位置ｔへ置き
換えられることが判る〔第２Ａ図〕。 このように、粒子変数３０はシミュレーションが進むに
つれ１つのメモリ傘セルから別のものへ移動する。 第４Ａ図の模式図について、個々のメモリ・セルはその
中に粒子変数を所有し、その値はそのメモリ・セル自体
内又は周囲のメモリ・セル内の近い隣接セルのものにか
なシ密接に依存している。 しかし、あるセル内の諸変数の値が数個のセル離れた諸
メモリ・セル内の諸変数に依存する場合であっても、本
実施例の遂次的５重交互アーキテクチャは、基準セルに
対する変数の近接とその変数の値と及び系寸法自体とに
依存する有限回数の反復内でほとんどの問題に関し上記
の値を提供する。 更に、マスク・プロセサは、普通の４重及び５重の配位
内にきれいに適合しない変数を置き換えるのに利用でさ
る。 マスク・プロセサ又はホスト・コンピュータ（ある実施
例においてはホスト・コンピュータハマスク・プロセサ
としての役目もする）は、任意の時刻にデータをメモリ
・セルから読出させることができる。この読出したデー
°夕を使用して更に処理が外部で生ずる。例えば、マス
ク・プロセサ６（第１図）は、全てのデータをｎ個のメ
モリ・セルから読出させそしてそれを記憶デバイス８に
記憶させることができる。この読出しはスレーブ・プロ
セサの実行サイクルの間生じ、スレーブ・プロセサ動作
との干渉を回避する。このデータは次にホスト・コンピ
ュータ又はマスク・プロセサ要素６によシ解釈され又は
更に処理が順次行なわれ、そしてその結果はユーザーに
報告される。記憶要素８内のそのデータはさもなければ
システム・ゲートウェイ２を通して複数のメモリ・セル
へ再構成及び再分配され、本発明に従って更に並列処理
されるようにする。 上述のように、データは（例えば解析のため）スレーブ
実行サイクルの間スレーブ・プロセサを中断させること
なく分布メモリからホスト又はマスクのプロセサへ転送
される。このような読出しスケジューリングは全体の実
行時間を短縮するのに使用できる。 本発明の好ましい装置により実現できる別の利点は、注
目すべき程度のアーキテクチャの融通性である。この融
通性は、大部分はマスク・プロセサのコンピュータを動
的に再構成する能力から生じる。従って、本発明に依る
マルチプロセシング・コンピュータは真に並列モードで
効率良く動作するが、パイプライン又は他の同時処理技
術を用いてよシ効率的に解ける問題に関しては、このコ
ンピュータは好ましい実施例においては再構成可能とな
る。 例えば、第１２図は、本発明の装置によシ実施できる可
能な・ξイブライン構成を示している。このノミイブラ
インの諸要素はシステム・スレーブ・プロセサ、／ゲー
トウェイ／メモリ・ユニットテする。 第１２図において、（α）は完全兼列構成の本発明を示
し、（ｂ）は１２個のプロセサが１２個のメモリ・セル
を１２の長さの直列パイプラインでアクセスする完全直
列パイプライン構成を示し、（ｃ）は各パイプラインが
４個のプロセサ要素の３個の並列パイプラインを示し、
そして（ｄ）は２×４９素の２重接合パイプラインと２
５）の要素の２重パイプラインとを示している。これら
構成は、本発明の好ましい実施例においてはソフトウェ
ア制御の下で全て達成可能である。もちろん、多数の他
のパイプライン構成も、パイプライン機能要素の数がプ
ロセサ要素の数を超えないという主要な制限の下で容易
に達成可能である。尚、本発明の好ましい実施例のモジ
エール性もまたより長い「ノミイブライン」の容易な構
成を可能にする。 第１２図に示されたーξイブライン・プロセサの要素が
システム・スレーブ・プロセサ／ゲートウェイ／メモリ
・ユニットであるため、これら要素は、実際の「意志決
定」がパイプライン要素内では許されない従来のアレー
・プロセサにおけるのと比べ、よシ複雑にできる。ある
種の問題は真の並列モードでよりもパイプライン・モー
ドでの方がよシ効率的に解くことができるため、容易に
再構成できるという本発明の能力は、広範囲の問題の効
率的な解決を可能にする。 このように、本発明のアーキテクチャは位相幾何学的に
マツプされた問題に関し最大の並列処理速度を得るとい
う要求によって主として決定されているが、設計の大き
な融通性によシマスタ・プロセサからのソフトウェア命
令の下で他の計算技術（例えば・ξイブライン、データ
・フロー法、ワイド命令ワード制御、及びマレ−処理）
を動的に実施することが可能である。 Ｐ［に、スレーブ・プロセサには、手近の問題又は応用
に基づいた特定のプログラムがロードされる。いくつか
の応用に関しては、各スレーブ・プロセサは同一の又は
本質上同一のプログラムをランすることが好ましい。他
の応用に関しては、各スレーブ・プロセサは異なったプ
ログラムを実行する。後者の場合、スレーブ・プロセサ
の他のメモリに対するスイッチングは不要である、即ち
間居は非干渉データ及びメモリーメモリ間相互依存無し
で真に並列となる。 理解されるように、本発明によシ効率的に取扱われる問
題のクラスは非常に広い。しかし、コスト／計算パワー
の比は極めて低い。更に、計算におけるオーバーヘット
９（当面の問題を直接解くのに費されない時間）が最小
となる。 本発明のアーキテクチャは、防衛、工学、流体力学、空
気力学、気象学、材料設計、基礎科学、シミュレーショ
ン、音声合成、人工知能、浸透問題、線形プログラミン
グ、画像処理及びあらゆる有限要素応用に大きな用途を
有している。何故なら、微分方程式を取扱いマトリック
スを効率良く操作することができるからである。 本発明での処理に特に更に適しているのは、コンピュー
タ・グラフィックスの分野の問題である。 このような問題においては、問題空間は適当な寸法のメ
モリ区分（セル）に分解し、これによシ所与の時刻に単
一のプロセサがその制御下の画像データのみに対して直
接アクセスを有する。所与の領域内の画像置き換えは従
って非常に高速で容易に実行される。分割処理は、無視
できる程の効率のロスで実行でき、これはスレーブ・プ
ロセサの周囲メモリ・セルへのシーケンス動作時にマス
ク・プロセサと共働して行うことができる。従って、画
像処理は極めて効率的かつ高速で取扱うことかできる。 他の可能な利用領域は、人工知能システムにあり、個々
のメモリ・セルは、所与の問題の内の特定部分（この部
分はその結果が周囲のメモリ・セルによシ共用される前
にものすごい速度で解かれる）を解くため、動的依存変
数を含むことができる。システムの２次元メモリ・プロ
セサ空間は、テズ・モジュールに分割でき、このサブ・
モジュールの夫々は問題の異なった部分を容易に取扱う
ことができる。 上述のように、マイクロプロセサがスレーブ・プロセサ
として選択される場合、処理を速くするハーバ−）’
（Ｈａｒｖａｒｄ）アーキテクチャのものが好ましい。 概して、スレーブ・プロセサはハーバード・アーキテク
チヤから成ることが好ましい。 これらスレーブは、通常それら自身のローカル命令（レ
ジスタ）メモリを有することになる。これらスレーブの
レジスタ・メモリはまた高速でかつシステム性能の劣化
を避けるのに十分大きなサイズのものにすべきである。 スレーブ・プロセサ・モジュール内の高速バッファ・メ
モリはまたシステム効率を増強するのに好ましい。この
スレーブ・プロセサの命令メモリ及び制御回路は、好ま
しくはマスク・プロセサによシアクセス可能とされる。 「ビット・スライシング」スレーブ・プロセサはまたプ
ロセサの精度及び速度を増大させるため本発明と共に使
用することが考えられる。 ある種の応用においては、応用向きアルゴリズムの実行
性能を増強するため、専用化したスレーブ・プロセサ（
例えばパイプライン特徴又はアドバンス・ハーバード・
アーキテクチヤを組込んだスレーブ・プロセサ）を開発
又は設けることが望ましい。ある応用においては、完全
ＣＰＵはスレーブ・プロセサとして作用してもよい。 一方、マスク・プロセサは通常はボート９・プロセサで
あり、例えばマイクロプロセサ又はビット−スライス・
プロセサを有する。ボード・マスク・プロセサはまたホ
スト・コンピュータであってもよい。ＤＭＡカードを設
け、ホストをメインフレーム、ミニコンピユータ又ハマ
イクロコンピュータ（マイクロプロセサ〕のいずれかに
してもよい。 以上に本発明について、メモリ・セル及びスレーブ・プ
ロセサの如き要素を参照して一般的な用語で説明した。 理解されるように、広範囲の特定の要素が上述の一般的
要素の代わｂ’ｔしてもよい。 例として、あるスレーブ・プロセサは単一マイクロプロ
セサ・アーキテクチャ、又は例えばビット−スライシン
グ構成に配置された複数のマイクロプロセサから成って
もよい。確かに、各スレーブ・プロセサは、１つ以上の
マイクロプロセサ、高速レジスタ・メモリ、高速バッフ
ァ・メモリ及び必要な通信線を備えたスレーブ処理ユニ
ットから成ってもよい。ある実施例においては、スレー
ブ・プロセサとして完全な中央処理ユニットを設けるこ
とが望ましい。 同様に、本発明のメモリ・セルは、簡単な単一チップの
メモリ・デバイス（例： （５４Ｋ ＲＡＭチップ）又
は複数のメモリ・チップを有する複雑なメモリ・システ
ム、固有のアドレス・デコーダ及び関連するバス・ドラ
イバから成ることができる。 本発明の１実施ｆｌ’ｌについては第１１Ａ〜ＩＩＤ図
に示しである。もちろん、理解されるように、第１１Ａ
〜ＩＩＤ図に与えられた実施例は本発明の１実施例にす
ぎず、特許請求の範囲を限定する意味に解釈すべきでな
い。 第１１Ａ図は、本発明の１つの可能な実施例の物理構成
を示している。第１１Ａ図に示されていル領域は、４つ
のプロセサ・ユニット・ボーｒ（ＰＵ １〜ＰＵ４）及
び４つのメモリ・ユニット・ボー）”（ＭＵＩ〜ＭＵ４
）をインターリーブ形式で収容し、それによってプロセ
サ・ユニットがメモリ・ユニットに隣接するか又はその
逆になるようにされる。 以下に詳細に説明するように、この実施例の各プロセサ
・ユニットＰＵ１〜ＰＵ４はプロセサｌ−ドであシ、そ
の中に４つの別々のプロセサ・モジュール内含んでいる
。各メモリ・ユニットＭＵｌ〜ＭＵ４も同様メモリ・ボ
ート９であシ、その中に４つの別々のメモリ・モジュー
ルを含んでいる。各メモリ・モジュールは、複数のメモ
リ・チップ、アドレス・レジスタ／デコーダ、及び関連
するバス・ドライバを含んでいる。従って、各メモリ・
モジュールはシステム・メモリ・セルとして作用するこ
とができ、そして各プロセサ・モジュールはシステム・
スレーブ・プロセサとして作用することができる。 第１１Ａ図に更に示されている領域は、プロセサ・ユニ
ットＰＵ１〜ＰＵ４及びメモリ・ユニットＭＵＩ〜ＭＵ
４に平行な平面においてコンピュータのＩＲに沿って、
システム・シンクロナイザ及びグイレクト・メモリ・ア
クセス・ボー）’ （ＳＹＮ（４４）ＭＡ）及ヒマスク
・プロセサ・コンピューターボート９（ＭＡＳＴＥＲ）
を提供するためのものである。システム、ゲートウェイ
（ＧＡ’ｒＢｌ：ＷＡＹ／ＢＡＣＫＰＬＡＮＥ）は、プ
ロセサ・ユニットＰＵｎ及びメモリ・ユニットＭＵｎボ
ードの後方でこれらと物理的に垂直に設けられ、それに
より ＧＡＴＥＷＡＹ及びシンクロナイザ／ダイレクト
・メモリ・アクセス５ＹＮＣＨ／ＤＭＡ。 マスク・プロセサｍ５ＴＥＲ，７’ロセサ県ユニットＰ
Ｕｎ及びメモリ・ユニットＭＵｎボード間の結８アクセ
スを都合のよいようにする。電力制御を有する電源部材
ＰＯｊ旧は、同様に上記ボードに対し垂直（かつ下方〕
に設けられ、同じぐ結線を容易にする。 １１１Ａ図のシステムは、便宜的に、システム「ラック
」として参照される。ここでの説明によって理解される
ように本発明はラックレベルへ延長される高度のモジュ
ール方式を提供する。すなわち、複数のラックはシステ
ムの大きさ及び・ξワ一の増加と共にリンクされる。マ
ルチ−ラックシステムにおいて、１つのシンクロナイザ
／ＤＭＡのみが提供されかつラックはローカルキャスタ
ープロセッサを割当てることができる。 第１１Ｂ図は第１１Ａ図に描かれる如きの本発明に関係
する協同するマイクロプロセッサコンピュータのブロッ
ク図である。先に述べたように、第１１Ａ図〜第１１Ｅ
図の実施例は各々４つのメモリーモジュールＭＭの４つ
のメモリユニットボードＭＵｎ。 および各々４つの処理モジュールＰＭの４つの処理ユニ
ットボート９を含み、本発明に関連したスレーブプロセ
ンサとして使用される処理モジュールおよびメモリーセ
ルとして使用されるメモリーモジュールを伴う。 第１１Ｂ図は１６個のプロセッサモジュールＰＭＩＡ−
ＰＭＩＤ％ＰＭ２Ａ −ＰＭ２Ｄ 、 ＰＭ３Ａ −Ｐ
Ｍ３Ｄ 、 ＰＭ４Ａ −ＰＭ４Ｄおよび１６個のメモ
リーモジュールＭＭＩＡ−ＭＭｔＤ、 ＭＭ２Ａ −Ｍ
Ｍ２Ｄ１ＭＭ３Ａ −ＭＭ３Ｄ 、 ＭＭ４Ａ −ＭＭ
４Ｄを示している。プロセッサモジュールＰＭｎＸ オ
Ｊ：びメモリー七ジュールＭＭｎＸは同じプロセンサユ
ニットボー）” ＰＵｎおよび同じメモリーユニットボ
ードＭＵｎにそれぞれ属する。 第１１Ｂ図は更に複数の双方向３２ビツトバスドライバ
ＧＤおよびシステムゲー） ＧＡＴＷＡＹに属する単方
向３２ピツトノ２スドライバＧＳを示しているｅ ３２
ビツトバスドライバＧＤは第７Ａ、８Ａ。 ８Ｂ図の双方向に制御されたバス要素を動作する。 −？７クイズ双方向性３２ビットバスは演算的なフェー
ズを決定するために入力０１−０４を受は入れるＧＤを
駆動する。他の双方向性３２ビツトバスはデータフロー
の方向を決定するためベアワイズ双方向性３２ビツトバ
スドライバＧＤをプロ七ツ丈モジュールＰＭｎＸ 間の
インターフェースヲ駆動り、カ） ＭＡＳＴＥＲＣ０Ｎ
ＴＲ０Ｌ ＢＵＳ ヘＯ７クセスｆ行う。 第１ｚＢ図のブロック図内に表わされている他の機能ユ
ニットハマスタープロセッサユニットＭＡＳＴＥＲ，直
接メモリアクセス（ＤＭＡ）インターフェースエＮＴＥ
ＲＦＡＣＥにホストコンピュータＨＯ３獅λらの信号を
供給するユニット、演算上のフェーズＭＡＳＴ１ｍ ５
ＹＮＣＨＲＯＮＩＺＥＲノ効果的ナスイッチｙグのため
のマスクシンクロナイザ、４つの命令デコーダアセンブ
リＢＤ１− ＢＤ４ （各プロセッシングユニットボー
ドＰＵｎのため）を含んでいる。 ここで述べる実施例において、命令デコーダアセンブリ
ＢＤｌ −ＢＤ４は実際は各々のプロセンサユニットボ
ーｆ ＰＵＢ −ＰＨ４内に結合されかつ第１１Ｂ図か
ら示されるように単独では存在しない。第ＵＢ図にはま
た連絡ラインが描かれ、これは種々のコンピュータ間の
ボーテイキュレーテイング手段を供給する。第１１Ｂ図
に描かれたワイドラインバスは２４ビツトアドレスを有
するＭＡＳＴＥＲＣＯＮＴＲＯＬＢＵＳ 、 ３２ビツ
トデータおよび４ビツト制御ラインを示している。ＭＡ
ＳＴＥＲＣ０ＮＴＲ０Ｌ ＢＵＳは、命令、データおよ
びシステム制御ユニット間の制御情報の転送を与える。 システム制御ユニットはマスタプロセッサＭＡＳＴＥ民
ｌＮ５ＴＲＵＣ’Ｉ′工０ＮＤＥＣＯＤＥＲ，ＭＡＳＴ
ＥＲ５ＹＮＣＨＲＯＮＩＺＥＲ，スｖ −、／ ７’
０セツサモジユ一ルＰＭｎＸ 、システムケートウェイ
（双方向性３２ビツトバスト９ライパＧＤ）およびＤＭ
Ａ工ＮＴＥＲＦＡＧを介してのホストコンピュータ（図
外）である。ＭＡＳＴＥＲＣ０ＮＴＲ０Ｌ ＢＵＳはマ
スクプロセッサＭＡＳＴＥＲに命令をｌＮ５ＴＲＵＣＴ
工０ＮＤＥＣＯＤＥＲ３およびＭＡＳＴＥＲ５ＹＮＣＨ
ＲＯＮ工ＺＥＲへ与えることを許容し、命令およびデー
タをプロセッサモジュールＰＭｎＸ オヨＵメモリモジ
ュールＰＭｎＸ 。 ＭＭｎＸへ与えることを許容する。 工Ｎ５ＴＲＵＣＴ工ＯＮ ＤＥＣＯＤＥＲカ第１１Ｂ図
に出力されるべき４つの選択信号５ＥＬＡ −５ＥＬＤ
を簡単化する目的で示されている。これらの表わされた
信号がハイのとき、スレーブプロセッサに対する命令お
よびプログラフのダウンローディングを目的とする独立
のプロセッサ二二ツ） ＰＵｎの各々のプロセッサモジ
ュールＰＭｎＡ −ＰＭｎＤを可能化し、データメモリ
セルに対する読出し／書込みを可能化し、スレーブプロ
セッサに対する制御情報の変更を可能化する。 また、第１１Ｂ図には命令デコーダ制御バスＣ０ＮＴＲ
０Ｌ ＢＵＳが示されている。実施において、そのよう
な制御バスは各々の４つのポート命令デコーダＢＤＩ
−ＢＤ４に関連付けられる。このような制御バスは命令
デコーダＢＤＩ −ＢＤ４からのデコードされた命令の
第１１Ｂ図に示される如きの命令デョーダ制御バス部Ｃ
ＮＴＬｎＸを横切る各々のプロセッサモジュールＰＭｎ
Ｘへの転送を許容する。 ＭＡＳＴＥＲ５ＹＮＣＨＲＯＮＩＺＥＲハ発生すｉティ
ルア ：ｒ−一ズ信号０１−０５を示している。フェー
ズ信号ＯｎはプロセッサモジュールＰＭｎＸと位相幾何
学的に対応する類似のメモリモジュールＭＭｎＸ 間に
供給されるべきアーテイキュレーションのフェーズを決
定する。第３Ａ、第４Ａおよび第１０図を見よ。 フェーズ信号０１−０５はベアワイズへの入力として示
され、双方向性３２ビツトバスト９ライバＧＳおよび単
方向性３２ビットバスドライバＧＳは「第５の」アーテ
イキュレーション（フェーズｏ５）を開始するのに使用
されたことに注目すべきである。これらの要素の双方向
性スイッチング要素としての機能は第７図、第８Ａ図、
第８Ｂ図を参照シテ述ヘラレテイル。ＭＡＳＴＥＲ５Ｙ
ＮＣＲＨＯＮ工ｚｇＲは与えられた時間で一１イにされ
るべき５つのフェーズ信号０１−０５のただ１つだけを
許容し、メモリアクセスの混乱を防止する。 第１１Ｂ図において、ソリッドライン連絡バスおよび３
２ビツトバスドライバ（ゲート要素）を介して４つの包
囲メモリモジュールＭＭＸに切替可能に関連付けられる
プロセツサモジュール２開ｎＸカ示されている。同様に
、メモリーモジュールＭＭｎＸはゲート要素を介して４
つの包囲プロセッサモジュールＰＭｎＸに切替可能に関
連付けられて示されている。周期的境界条件処理のため
に、Ｐ２Ｏ１−Ｊ２０１、Ｐ２Ｏ４−Ｊ’２０４、Ｐｌ
ｏｌＡ−ＪＩＯ１氏Ｐ１０４Ａ−Ｊ１０４ＡおよびＰｌ
ｏｌＢ−、ＴｌｏｌＢ％Ｐ１０４Ｂ−Ｊ１０４Ｂ Ｃ図
外）のように番号付けられた節点は供に飛越されること
が可能であシ、これによシ全プロセッサモジュールは４
つのメモリモジュールを結合し、全メモリモジュールは
４つのプロセッサモジュールに関連付けられる。第５の
アーテイキュレーションフエーズ０５は第１１Ａ−第１
１Ｅ図の実施例に与えられる。しかしながら、第５のア
ーテイキュレーションフエーズ回路は第１１Ａ図を簡単
化するために２５）のメモリーモジュール／フロセンナ
モジュールインタフェースＭＭ２Ｄ／ＰＭＩＢ、 ＭＭ
２Ｃ／ＰＭＩＡのためだけに示されている。第５のアー
テイキュレーション回路を描いているゲートおよび飛越
成分は第１１Ｂ図に破線で示されている。 第３図及び第４Ａ図を参照して述べた実施例の如く、プ
ロセツサモジュールＰＭｎＸはプロセッシングフェーズ
ｏｎに依存するメモリモジュールＭＭｎＸに関連した彼
等らの１つに切替えられる。 例えば、プロセッサモジュールＰＭ３Ｇ（第１１図の真
中附近）はゲート装量を介して４つの包囲メモリモジュ
ール（ＭＭ３３、ＭＭ４Ｂ％ＭＭ３Ｃ，ＭＭ４Ｃ）に切
替可能に関連付けられる。フェーズ０１の間、プロセッ
サモジュール２Ｍ３ＣハメモリモジユールＭＭ４Ｃに切
替えられ、フェーズ０２０間、ＰＭ３Ｃはメモリーモジ
ュールＭＭ４Ｂに切替えられ、フェーズ０３の間、ＰＭ
３ＣはメモリモジュールＭＭ３Ｂに切替えられ、フェー
ズ０４の間、ＰＭ３ＣはメモリーモジュールＭＭ３Ｇに
切替えられる。 同様に、各メモリモジュールＭＭｎＸは切替え可能に４
つのプロセッサモジュールに関連付ケられる。例えば、
メモリーモジュールＭＭ３ｃ（第１１Ｂ図の「下」プロ
セッサモジュール２Ｍ３Ｃニ示される〕は切替可能に４
つの包囲プロセッサモジュールに関連付けられる。フェ
ーズｏ ｌｏ ｒｔｓ’ｌ、ＭＭ３Ｃはプロセッサモジ
ュールＰＭ２Ｃによって表現され、フェーズ０２０間、
Ｍ３ＣはプロセッサモジュールＰＭ２Ｄによって表現さ
れ、フェーズ０３の間、ＭＭ３Ｃはプロセッサモジュー
ルＰＭ３Ｄによって表現され、フェーズ０４の間、ＭＭ
３ＧはプロセッサモジュールＰＭ３ Ｃによって表現さ
れる。 一般に、アクティブプロセッシングフェーズの数、順番
および確認はマスタブａセッ？ ＭＡＳＴＥＲのソフト
ウェアプログラム制御下にふる。 各々の上述のフェーズの間、シュミレーションおよび否
衝突アクセスはマスタプロセッサＭＡＳＴＥＲオヨびＭ
ＡＳＴＥＲ５ＹＮＣＨＲＯＮＩＺＥＲＯ制御下テ双方向
スイッチＧＡＴＥＷＡＹを介して位相幾何学的な類似の
メモリ−モジュール（メモリーセル）およびシステムの
プロセッサモジュール（スレーブモジュール）間に与え
られる。 第１１Ｃ図は本発明の一実施例の改良を与えるための回
路が示されている。もちろん、別の設計であってもよい
。第１１Ｃ図、第１１Ｄ図および第ＬＩＥ図のブロック
図において、機能ユニットは特定の論理回路で具体化さ
れる市販のチップが参照される。５ＹＮＣＨＲＯＮＩ
ＺＥＲは複数の機能ユニット、入力および出力で具体化
される。 これらは彼等らの共通の機能面でグループ化されかつ論
ぜられる。例えば、７４ＬＳ （３５）はオープンコレ
クション出力を伴う２人力ＡＮＤゲートである。 そのユニットは複数のＢＦ工Ｎ０−ＢＦ工Ｎ３信号を受
は入れ、ラックユニット上の各々のプロセッサボート９
が処理を終了したかどうかを決定する。もしそうなら、
すなわち、全ボードモジュールが処理を終了したら、
ＭＦ工Ｎ工ＳＨ（マスタフィニツシユ）信号が発生され
る。 同様に、オープンコレクタ出力を伴う７４ＬＳＯＢの発
明者はＢ工ＮＴ１−Ｂ工ＮＴ４信号を割込ませる割込プ
ロセッサボート（ユニット）を使用シ、同時にマスタ割
込信号Ｍ工ＮＴおよび終了割込信号Ｆ工Ｎ工ＮＴの状態
を変化することができる７４ＬＳ （３５）の出力を使
用する。第１１Ｂ図の工Ｎ５ＴＲＵＣＴ工ＯＮ ＤＥＣ
ＯＤＥＲも同様にマスタ割込信号Ｍ工ＮＴの状態に影響
することに注意すべきである。 ここで述べる５ＹＮＣＨＲＯＮ工ＺＥＲの決定的な機能
はプロセッシングフェーズ制御情報のそれの出力である
。 出力０１〜ｏ５を決定する５つのフェーズは８進法デコ
ーダ７４ＬＳ１３８の出力の如く第１１Ｃ図に示されて
いるａ８進法デコーダ７４ＬＳ１３８はそれ自身８進法
ラッチバスドライバ７４ＬＳ３７３からの入力を受入れ
る。低メンバＭＡＳＴＥＲバスアト・レスビット、ＭＡ
ＤＲＱ、 ＭＡＤＲＩ、ＭＡＤＲ２は処、理フェーズ情
報全バストゝライバフ４ＬＳ３７３および８進法デコー
ダ７４ＬＳ１３８に運ぶために使用され、これによシ適
当なフェーズ信号がハイにされる。 第１１Ａ−第１１Ｄ図の実施例において、マスタア）’
Ｌ／スバスビット部分ＭＡＤＲｎはＭＡＳＴＥＲおよび
目的ユニット間に命令的な情報を運ぶ。 一般的なマスクストローブ信号５ＴＲＯＢＥ ｉｄシス
テム資源の制御を与えるために制御内のユニットに依存
する５ＹＮＣＨＲＯＮ工ＺＥＲすなわちマスタプロセッ
サＭＡＳＴＥＲによって発生される。５ＴＲＯＢＫは１
以上のシステムラックをＭＡＳＴＥＲに接続させること
を許容することを提供するユニットランクコードに応答
する。ここで述べられる実施例において、ユニットボー
どはセルフ−コープインｆで６シ、例えばバンクプレン
にコードされるもし彼等が移動されれば、システムは適
当な位置をピックアップする。これはボードが互換性で
あることを許容する。更に詳しくは、ボードコードＲＡ
ＣＫＣＤＩ、ＲＡＣＫＣＤ２はハイアドレスビットの時
（ＭＡＤＲ２１、ＭＡＤＲ２２）、４進複式入力ＮＯＲ
ゲー） ７４ＬＳＯ２と同時にラックセレクト信号ＰＡ
ＣＫＳＥＬを発生するアドレスデコーダ７４ＬＳ８５に
供給される。また、Ｃ０ＮＴＲ０ＬＬＦ：ＶＳＹＮＣＨ
ＲＯＮＴ、ＺＥＲホー ）’ （第１１ Ｃ図〕は４進
複式入力ＮＯＲゲー）７４ＬＳＯ２を介して読出／書込
信号ＲＤ／ＷＲに影響する。この実施例において、読出
／書込信号ＲＤ／ＷＲは読出モードで・・イであシ書込
モードでロウである。また、第１１０図のコントローラ
／シンクロナイザボードはアートフライティング／転送
するＭＡＳＴＥＲＣＯＮＴＲＯＬ ＢＵＳ Ｗ スｆｉ
７ ）’ Ｌ／ スラ（ｙ ＭＡＤＲＯ−ＭＡＤＲ２
３およびマスタデータラインＭＤＡＴＡ Ｏ−ＭＤＡＴ
Ａ３１を示している。 第１１Ｄ図は本発明の装置に備えられるｌＮ５ＴＲＵＣ
ＴＩＯＮ ＤＩ Ｃ０ＤＥＲ＄−よび制御論理回路のブ
ロック図を示している。第１１Ｂ図に関して述べられた
如く、ここで述べられた実施例の各スレーブプロセッサ
ユニットＰＵｎは第１１Ｄ図に示される如キｌＮ５ＴＲ
ＵＣＴ工ＯＮ ＤＫＣＯＤＥＲ回Ｗ５ホー ）” （：
ｘ Ｖ −７’プロセツサユニツトボード上の４つのス
レーブプロセッサに共通）を含む。 工Ｎ５ＴＲＵＣＴ工ＯＮ ＤＥＣＯＤＥＲ（第１１Ｄ図
ンはメモリアドレスライン２３ ＭＡＤＲ２３を接合す
ることに注目すべきである。示された実施例において、
メモリアドレスライン２３ ＭＡＤＲ２３がハイのとき
、ボードユニットＰＵｎ上の全スレーブプロセッサは命
令を受取ることが可能化される。システムは全スレーブ
プロセッサに対する同時に存在する全命令のダウン−ロ
ーディングを可能にする機能を備える。 工Ｎ５ＴＲＵＣＴ工０ＮＤＥＣｏＤＥＲハ適当す入力、
出力データメモリ選択信号ＤＭＳＩ−ＤＭＳ４ 、プロ
セッサメモリ選択信号ＦＭＳ １− ＦＭＳ ４、プロ
セッサメモリ書込信号ＰＭＷＩ −ＰＭＷ４、プロセッ
サメモリ読出（ＩＰＭＲＩ −ＰＭＲ４、チー タメモ
ＩＪ ａ込信号ＤＭＷＩ −ＤＭＷ ４、データメモリ
読出信号ＤＭＲ１−ＤＭＲ４およびロート９アドレス信
号ＬＤＡＩ −ＬＤＡ４に応答する４つの８ビツトバス
ビライバ７４ＡＬＳ２４４ ｆ含す。４つの８進バスド
ライバ７４ＬＳ２４４からの信号出力の添付番号（１−
４）は各プロセッサユニット上の４つのプロセッサモジ
ュールに属するものとする。 第１１Ｄ図のｌＮ５ＴＲＵＣＴ工（Ｍ ＤＥＣＯＤＥ
Ｈの全ての４つの８進バスドライバ７４ＡＬＳ２４４は
Ｍ■ゲート７４ＬＳＯ８（論理ＮＯＲとして示されてい
る）から発生され比信号に応答する。ＡＮＤゲー） ７
４ＬＳＯ８はハイビットＭＡＳＴＥＲＢＵＳアドレスラ
インおよび４進複式デコーダ７４ＬＳ１３９からの出力
に応答する。 ４進複式デコーダ７４ＬＳ１３９はロクビットＭＡＳＴ
ＥＲＢＵＳ ７ ）” ｌ／ 、（？ （ｙ ＭＡＤＲ
３、ＭＡＤＲ４、システム５ＴＲＯＥＥ信号、機能ロー
ドアドレス信号ＦＬＤＡおよびＤＣしくルシステム読出
／書込信号ＲＤ／ｗＲニ応答スル。４進複式デコーダ７
４ＬＳ１３９、加えてＭのチー）７４ＬＳＯ８への出力
信号はエツジトリガ読出ＲＤ、書込ＷＲおよびロードＬ
Ｄ信号を出力する。このロー）”ＬＤ信号は読出／書込
／ロードアドレス信号を発生するため略々８ビツトバス
ドライバ７４ＡＬＳ２４４へ転送される。データおよび
プロセッサメモリ選択信号ＤＭＳｎ 、 ＰＭＳｎ ｙ
ＦＩ：出力する８ビツトバスドライバは更に機能データ
／プロセッサメモリ記憶信号ＰＤＭ８． ＦＰＭＳに応
答することに注目すべきである。 工Ｎ５ＴＲＵＣＴ工ＯＮ ＤＥＣＯＤＥＲはＭＡＳＴＥ
ＲＢＵＳアト９レス信号、ラック選択信号Ｒ≠ＳＥＬ
、ラックユニット内のボードを参照する（バックプレン
からの）ボード選択信号ＢＣ２，ＢＣＩに応答するアド
レスデコーダ７４８８５を含む。命令デコーダ７４８３
５はボード選択信号ＢＳＩＬを、更に轡能信号ＣＦ’）
リセツ） ＦＲ８Ｔを発生する制御アＰレス信号ＣＡＯ
−ＣＡ２（システムＭＡＳＴＩＲＢＵＳカラ０ ） 、
割込Ｆ工ＮＴ、連絡ＰＣＯＭ、 ｏ −）’ ７ Ｆ
’ Ｖ スＦ’ＬＤＡ、ｘ ｐ −） Ｆ工ＳＴ。 データメモリ選択ＰＤＭＳ、プロセッサメモリ選択Ｆ’
ＰＭＳに対応する第二の４進複式デコーダ７４Ｔ−ｓ１
３９［”Ａ］に出力する。 第１１Ｄ図は、割込リセット信号工ＮＲ８Ｔ １− 工
ＮＲ８Ｔ ４、マスタ割込信号Ｍ工ＮＴＩ−Ｍ工ＮＴ４
、スレーブ割込信号５ＩＮＴＩ−３工ＮＴ４およびボー
ド割込信号３Ｄ工Ｎ踵（各々が各プロセッサユニットボ
ードのための）全発生または応答する之めの制御手段を
示している。セット／リセット割込信号処理は４重のリ
セット／セットランチユニット７４ＬＳ２７９．８進デ
コーダ７４Ｌ３１３８および更にそれが機能スタート信
号Ｆ工ＳＴに応答する８進双方向性バスドライバ７４Ｉ
、ｓ ２４５を用いて実行される。 それがスレーブ割込信号Ｓ工ＭＴ１−８工ＮＴ４に応答
する４倍のセット／リセットラッテ７４ＬＳ２７９から
の出力の応答においては、複式４人力ＮＡＮＤゲートが
ボード割込信号ＢＤ工ＮＴ４を出力する。ある信号スレ
ーブプロセッサ割込をシステム割込に結合することを許
容する。 各プロセッサユニットボードの４つのスレーブプロセッ
サモジュール１−４の処理の終了時に、終了信号ＦＩＮ
Ｉ −Ｆ’工Ｎ４が発生される。全プロセッサモジュー
ルの終了時に、複式人力ＮＡＮＤゲート７４ＬＳ２２は
ボード終了信号ＢＤＦ’ＩＮ≠を発生する。 ＭＡＳＴＥＲＢＵＳデーデーインＭＤＡＴＡＯ−ＭＤＡ
ＴＡ３１は工Ｎ５ＴＲＵＣ’ｌ’工ＯＮ ＤＥＣＯＤＥ
Ｒに対してアクセス可能であることに注意すべきである
。 本発明は一般的目的のＶａｎ −Ｎｅｕｍａｎｎ装置を
指図するものでないことに注意すべきである。したがっ
て、上述の如く計画されることができない問題は無意味
に処理されるであろう。したがって、本発明は非常に大
きなコンピユーテイングパワーが必要とされるエリアに
おいて一般に使用されるだろう。しかしながら、システ
ムはクレームされた発明の構成によって無意味でなく許
容されたデータ記憶のために使用されるホストマシンと
、データの分析とを結び付ける。 本発明は種々のソフトウェアスイッチ、例えば（１）メ
モリ次元／構成の初期化、（２）スレーブメモリスペー
スの初期化、 （３１スレーブプロセツサに位相幾何学
的な類似メモリエリアヘスイツチさせることを備えても
よい。 事実、本発明は全体的にソフトウェア構成可能な方法を
備えてもよいことは理解される。しかしながら、空き時
間を避けかつシステムの調和およびモジュール方式を支
援するためにメモリセルの数とプロセッサの数との間に
１対１の対応があることが望ましい。本発明の構成は概
念的にシステム内のスレーブ又はマスタプロセッサを含
む実際のプロセッサの支配を受けずかつ彼等が有効にな
るように高速かつパワフルなプロセッサを使用するよう
に容易に変更される。 同様に、本発明の構成はゲート内の双方向パス幅に概念
的に支配されない。パスは解決された問題中に要求され
た正確さおよび／またはスレーブおよびマスタプロセッ
サの入力／出力チャネルの幅に依存する幅にすることが
できる。
タのブロック図である。ダイナミック双方向切換装置（
ゲートウェイ）２を介して複数のメモリ・モジュールす
なわちセルＭ１乃至Ｍｎに結合する複数のスレーブ・プ
ロセツサＰ１− Ｐｎが示されている。シンクロナイザ
４は、図示されるように制御通信線ＣＮＴＬ及びアドレ
ス／データ線ＡＤ／ＤＡＴＡを介してスレーブ・アクセ
ス？Ｐ１−Ｐｎ及びマスタ・プロセッサ６に結合してい
る。シンクロナイザ４はさらに選択通信線５ＥＬＥＣＴ
を介して双方向ゲートウェイ２に結合している。 第１図にさらに示されているのは、マスク・プロセッサ
６、記憶装置８及びオペレータのターミナル１０を備え
ているシステム制御部１２である。 ホスト・コンピュータ、例えばＰＤＰ１１／２３は、マ
スク・プロセッサ６として２役を兼ねてもよいし、もし
所望ならば、マスク・プロセッサ６を制御スるものでも
よい。 第１図に示されるマスク・プロセッサ６は、制御線ＣＮ
ＴＬ及びアドレス／データ線ＡＤ／ＤＡＴＡを介してシ
ステムのシンクロナイザ４及びスレーブ・プロセツサｐ
ｌ−ｐｎに結合される。 最も簡単な関係において、ダイナミック双方向切換装置
（ゲートウェイ）２は、スレーブ・プロセツサＰの個々
と、メモリＭのトポロジー的に類似な領域とをメモリ・
アクセスのコンフリクトが起らないように同時にリンク
すも。例えば、メモリ・セルＭ１乃至Ｍｎがトポロジー
的に類似であると仮定して、ある時間フレームでは次の
ようなリンクが同時に与えられる。すなわち、Ｐｉ：Ｍ
ｌ、Ｐ２：Ｍ′２．−−−Ｐ、１：Ｍｎ−１，Ｐｎ：Ｍ
ｎである。 後続の時間フレームでは、メモリ・セルＭ２乃至Ｍｎ及
びＭｌがトポロジー的に類似であると仮定して、次のよ
うなリングが同時に与えられる。すなわち、 Ｐｌ：Ｍ２．Ｐ２：Ｍ３、−−−Ｐｎ−１：Ｍｎ、Ｐｎ
：Ｍｌである。 同時的でコンフリクトの生じないメモリ・アクセスが、
シンクロナイザ４及びマスク・アクセス？６の管理下で
動作するダイナミック双方向切換装置（ゲートウェイ）
２の操作によシ本発明において与えられる。シンクロナ
イザ４は、メモリのコンフリクトが起らないように種々
のプロセッサＰとメモリ・セルＭとの間にトポロジー的
に明確な関係づけをする選択信号５ＥＬＥＣＴをゲート
ウェイ２に提供することによってゲートウェイ２と協働
する。 スレーブ・プロセツサは、ある時点で１つの分離された
メモリ・セルにコンフリクトがなく接続されるため、そ
のようなメモリ・セル内で最高速度で変数の処理動作が
可能である。後でさらに詳７刊に示されるように、本発
明は、システムを真の並列処理モードから同時処理モー
ド、例えばパイプライン処理モードへ再構成可能なコン
ピュータ・システムにおいて実施される。 特有のゲートウェイ及びシンクロナイザの実施例は、第
３図、第４Ａ図及び第１１Ａ図乃至第１１Ｄ図を参照し
ながら後に説明される。 好適な実施例においては、マルチプロセッサ・コンピュ
ータのアーキテクチャは、複数のメモリ・バンクが効果
的に設けられるようにされる。分離した命令及びデータ
バッファ・メモリ・バンクは、好適にはスレーブ・プロ
セツサＰＩ−Ｐｎの各々と関係づけられて、典型的−・
−バート” （Ｈａｒｖａｒｄ）アーキテクチャにおけ
るそれぞれのスレーブ・プロセツサに関する命令及びバ
ッファデータを記憶する。もう一つの分離したメモリ・
バンクは、システム・データ／変数を記憶するために用
いられるメモリ・セルＭｌ −Ｍｎを備えている。プロ
グラム及びデータは異なるメモリ・バンクに常駐してい
ルタめ、マルチプロセッサはアーキテクチャ的には非ノ
イマン型である。スレーブ・プロセツサＰ１− Ｐｎ
カマイクロプロセッサを備えている実施例においては、
実行時アルゴリズムは個々のマイクロプロセッサに記
憶されている。 処理速度と正確性を増大させるために、スレーブ・プロ
セツサはビット・スライ、リンク・プロセッサでよい。 もしマルチプル・マイクロプロセッサが任意のスレーブ
・プロセツサに設けられていれば、それらのマイクロプ
ロセッサもビット・スライスでリンクされる。もしマイ
クロプロセッサがスレーブ・プロセツサとして選択され
れば、必須ではないけれども、それらのマイクロプロセ
ッサも処理速度増大のためのハーバ−Ｐ・アーキテクチ
ャと具現化することが好適である。各スレーブ・プロセ
ツサは、システムのパフォーマンス低下を避けるために
適度なサイズの相対的に高速の局所命令（レジスタ）メ
モリと自身のバッファメモリとを備えている。ＴＭＳ３
２０及び８Ｘ３（１０マイクロプロセツサは、バーバー
ト９・タイプのアーキテクチャを備えたマイクロプロセ
ッサの例である。 動作においては、各スレーブ・プロセツサには、同じプ
ログラム、本質的に同じプログラムまたは異なるプログ
ラムが、解決すべき問題及びその問題において固有な並
列度に応じてロードされる。 メモリ・モジュールすなわちセルＭｌ−Ｍｎは本発明に
おける記憶装置の作業用装置である。実際に、各メモリ
セルは、メモリチップのような１以上の物理的メモリ・
エレメント、及びアドレス・デコーダやバス・ドライバ
のような関連通信機構を備えている。以下で説明される
ように、公知のソフトウェア技法が、複数のメモリセル
間において問題のスペースを区画し、問題のスペースの
区画のマツピングをするために、マスク・プロセッサ６
の制御下で供給される。メモリ・セルに対してのコンフ
リクトしないアクセスを保証するため、及びスレーブ・
プロセツサが使用されないでいることを避けるために、
少なくとも、スレーブ・プロセツサと同じ数のメモリ・
セルが備えられる。 マスク書プロセッサ６の１つの機能が、個々のメモリセ
ルＭｌ−Ｍｎへのデータの初期ロードのために提供され
る。後にさらに詳しく説明されるように、そのような初
期のメモリ・マツピングは、問題の動的変数がそれらの
値に関連してメモリにマツプされるように好適になされ
る。本発明のマルチプロセッサ・システムは、その後、
予め割当てられたメモリ・スペースのトポロジー（及び
対称性）を利用する。 その初期データ・ロードは、例えば１６７３２ビツト・
アドレス／データ線ＡＤ／ＤＡＴＡを通して、スレーブ
・プロセツサＰ１−Ｐｎからケートウェイ２を経由して
指定されたメモリ領域、すなわちメモリ・セルＭｌ−Ｍ
ｎへ行なわれる。〔例えば記憶装置８からの〕データの
プロセッサ６によるメモリ・セルＭｌ−Ｍｎへの初期ロ
ードは、シンクロナイザ４及びゲートウェイ２の協力に
よって行なわれる。 本発明に従う好適なマルチプロセッサ・コンピュータの
オペレータは、種々のメモリ・セルＭｌ−Ｍｎに入力デ
ータを如何にマツピングさせるか決めることができるた
め、マスク・プロセッサの記憶装置８内に前に記憶され
た入力データを処理するために予めメモリ・セルＭにロ
ードすることを考え得る。このことは、マスク・プロセ
ッサ６を使用して効率的な態様に入力データを構成し、
それらのデータがメモリ・セルＭ１−Ｍｎに読み込まれ
たときに動的変数がそれらの値に関連して効果的にマツ
ピングされメモリ中に区画されるようにすることで達成
される。例えば、関連変数の第１のセットは第１のメモ
リ・セルＭ１にマツプされ、一方、別のセットは第２の
メモリ・セットＭ２にマツプされ得る。その後、第１の
スレーブ・プロセツサＰ１がメモリ・セルＭ１に接続さ
れ、同時に第２のスレーブ・プロセツサＰ２と第２のメ
モリ・セルＭ２が接続されたときに、２５）のプロセッ
サＰ１．Ｐ２はメモリ・セルＭｌ、Ｍ２内の関連データ
を同時に並行して処理できる。 実行されるべきアルゴリズムをさらに熟知しているシス
テム・ユーザは、実際の処理に先立って、メモリ要求の
サイズとエクステントを決定し、どの変数がどのメモリ
に記憶されるか決定でき、これによシシステム変数の合
理的に一様な分布を得ることができる。計算の問題自体
はこのようにしてメモリの特定の領域にある動的変数を
多くのプロセッサが連続的に処理し更新できるように区
分される。スレーブ・プロセツサにも同様にして同等ま
たは異なる計算アルゴリズムがロードされる。 通常、与えられた問題を解くためには１つのメモリ・セ
ルＭの変数の処理結果を、さらに行なわれる他のメモリ
・セル内の変数の処理のために使用することが必要であ
る。例えば、メモリセルＭ１から得た値はメモリ・セル
Ｍ２にある変数の処理を完了するために必要とされる。 ゲートウェイ切換装置は、スレーブ・プロセツサが複数
のメモリ・セルＭにコンフリクトを生じさせないでアク
セスできるようにするため設けられている。 公知のシステムは多重処理技術を完成するためにプロセ
ッサ間通信に依存する。直接的なプロセッサー間通信は
容易に設けられるが、本発明はスレーブ・プロセツサと
の直接的な通信の使用を必要としない。むしろ、直接的
なプロセッサ間呼出しに共通して関連するオーバ・ヘッ
ト９を避けるために、本発明の好適な実施例のスレーブ
・プロセツサはマスク・プロセッサ６を介して、又は他
のスレーブ・プロセツサで先に結合されたメモリ・セル
中に見出されるデータを分析することによって間接的に
のみ通信する。同様に、メモリ領域間の通信すなわちデ
ータの流れは、ゲートウェイ経由でスレーブ・プロセツ
サのみを介するか、マスク・プロセッサのみを介する。 システム・ゲートウェイ及びシンクロナイザ（これらは
トポロジー的に類似のメモリ・セルと、対応するスレー
ブ・プロセツサと、の間ヲコンフリクトを生じな込で並
列に接続する上で協働する）の機能を詳細に説明する前
に、問題のスペースのシステムメモリ（ハードウェア）
スペースにマツピングすることを説明する。 第２Ａ図及び第２Ｂ図は、問題１４（例えば、３次元の
物理空間における問題）の多次元的表示がいかに２次元
的メモリ・セル・マツプ１６．１６’にマツピングされ
るか、そして究極的には「ハート９ウエア」空間２０に
いかにマツピングされるかの例を示している。問題ス４
−スをハート９ウエア空間にマツピングする多くの方法
があることは理解されねばならない。同様に、必ずしも
全ての問題が、問題変数の値に従って問題スペースを分
割することを必要とするわけではないことも理解されな
ければならない。このようにして、本発明に従う装置は
広範囲のマツピング・スキームを収容できる。 第２Ａ図に示されたマツピング・スキームにおいて、問
題変数の（ハードウェア空間における）アドレスは、そ
れらの変数がそれらの「自然な」コンチフス） （Ｃｏ
ｎｔｅｘｔ）（すなわち問題ス纜−ス）においてどのよ
うに見出されるかに関連している。 第２Ａ図の例において、物理空間１４は（５４の区画に
分割されて示されておシ、それらの各区画は図解のため
、基準としての独自の（ｘ、ｙ、ｚ）座標を有している
。各区画は対応する「サブセル」の位置にマツピングさ
れる。メモリ・マツプ７は１対１マツピング・スキーム
の例であシ、３次元問題ス投−スの１つの［コラム（ｃ
ｏｌｕｍｎ）Ｊ （４。 ２）は１つのメモリ・セル１６にマツピングされている
。メモリ・セル１６は通常、本発明に従うコンピュータ
における複数のメモリ・セルの１つである。メモリ・セ
ルの「サイズ」は一般的にいって−ヘードウエアに依存
するものであシ、本発明の本旨を逸脱することな〈実施
に応じてこのように変化する。第２Ａ図において、メモ
リ・セル１６は（５４にの大きさである。 例示されたマツピング構造を実行するため、スケールさ
れ、分割された、物理的（問題）スペースのディメンシ
ョンを表示する適当なスケール値Ａが選択されても良い
。スケール値Ａはその後、メモリセル内のロケーション
（アト０レス）ヲマッピングするためのアドレス変位値
として働く。この結果、マツプされているコラム（４，
２）の分離された物理的（問題）スペース表示９から分
るように、アドレス変位値ＡはＸ、Ｙ平面（例えばＸデ
ィメンションにおいてＸ＝ＸｏからＸ−Ｘ０＋Ａまでの
アドレス範囲〕とＺディメンション（例えば、アドレス
２＝２０からアドレスＺ＝Ｚ□＋Ａｉでのサブスケール
１（分割（４，２，１））の範囲、Ｚ＝ＺＯ＋−Ａから
Ｚ＝Ｚ□＋２Ａまでのサブスケール２（分割（４，２，
２））の範囲、Ｚ＝Ｚｏ＋２ＡからＺ＝Ｚ□＋３Ａまで
のサブスケール３（分割（４，２，３））の範囲、Ｚ−
Ｚｏ＋３ＡからＺ＝Ｚｏ ＋ ４Ａのナシスケール４（
分割（４，２，４））の範囲）においてアト９レスの範
囲を決定するために使用され得る。コラム（ＩＬ２）は
例示されるように例えば（５４にメモリ・セルへとマツ
プされ、各分割（（４，２ｔｌ）、（４゜２．２〕、（
４，２，３）、（４、２、４） ）はそれ自体１６Ｋ「
サブセル」へとマツプされ得る。しかしながら、各サブ
セルは物理的分割と対立するものとして、通常単にアド
レス区別するだろう。 上述したように、システム・メモリ・マツピンクはソフ
トウェア・制御下にあシ、そして各種方法で請は負われ
ている。例えば、第２Ａ図の２番目に例示されたマツピ
ング７′は４：１のマツピング構造を例示し、そこには
問題スペース・データ（（１，２）、（２，２）、（１
，１）及び（２，１） ）の４つの「コラム」が単一の
メモリ・セルへとマツプされている。このマツピング構
造において、問題スペース分割（（Ｌｌ、１）、（２，
１，１）−一−−（２，２，４） ）が、その相対ロケ
ーション、即ち問題スペースにおける値に従って、（５
４にメモリ・セル１６′の４にサブセルへとマツプさ、
れる。例示された４：１マツピング構造を有するものに
注意すると、同じＺディメンションの各分割のためのサ
ブセルＸ−Ｙ平面５ＣＰｔ −５ＣＰ４ ｋ限定するこ
とは可能である。 第２Ｂ図は、発明の使用のために企図されたマツピング
構造を有し、物理的アナログ、即ち問題スペース１４が
「ハード・ウェア」スペース２０へと再マツプされ得る
ことを例示している。図示の例において、物理的スペー
ス１４は４つの（５４にメモリ・セルＭ１〜Ｍ４へと再
マツプされる。 しかしながら、問題スペースのすべてのスに−ス・ファ
イリング副分割はトポロジイのマツピング用に使用され
得る、ことに注意されたい。例えば、物理的スペース１
４′は、第２Ｂ図において例示されるような「斜線」副
分割構造を使用する４つの（５４にメモリ・セル０１〜
Ｃ４へとマツプされ得る。メモリ副分割はソフトウェア
制御下にあるべく企図されているから、事実上無数の可
能性がシステム・メモリ・マツピングを実行するために
存在する。 この結果、手近な計算上の問題とシステム・メモリ能力
との両者になじんでいる使用者は、メモリ・スペース（
セル）をマツプして解決される問題のデータ中に本来あ
る対称の利益又はその欠点を手に入れることができる。 第２Ａ図及び第２Ｂ図に例示されるようなマツピンク構
造と共に、物理的即ちアナログ・スペースにおける問題
からの変数は、その値に関係するメモリ・スペースへと
便宜上マツプされ得る。さらに特別に、物理的／アナロ
グ・問題変数は、例えばその問題環境中の変数のロケー
ションに従属スルバージウェア・スペース・アドレス・
ロケーションの中にマツプされる。本発明は、このよう
にダイナミック変数を許容し、メモリ中のそれらのロケ
ーション（即ち、アドレス）によって絶対的に表示され
ると同様に、メモリ中に記憶されたデータ直によって明
確に表示される。 本発明に従ったシステムで、データの３デイメンシヨン
の細胞状表示が、各シュミレートされた時間段階で第３
（４のディメンションを介して働くプロセッサの四角プ
レイによって処理される。このため、同ディメンション
（第２Ａ図）におけるセルは、各データ・メモリ・セル
の大きさく深さ）で扱われる。一層高いディメンション
化（即ち、３以上〕はまた適当なマツピングによって取
扱われる。 この結果、システムの複雑さを増加することによってな
され得る、メモリ中の物理的スペースの３次ディメンシ
ョンを構築するかわシに、本発明は、ＸＹ平面上の並列
処理及びＺ平面上のシーケンス処理を使用することによ
り第三のディメンションに処理動作を許容する。Ｚ相に
スイッチすることは容易に達成され、そしてソフトウェ
ア・スイッチ（第９Ｂ図参照）で手段化される。 順次、メモリ／フロセッサ・スペースへとマツプされる
２デイメンシヨン・スペース上への３デイメンシヨン問
題の投射は、プロセッサの数がシステムの複雑さに比例
するスケールを必要としないため、複雑な数学上の問題
を取扱うためのコスト当シの能率の解法を表わす。事実
、プロセッサの数は、３デイメンシヨン問題が２デイメ
ンシヨン・スペース上に投射されるから、％の能率（の
複雑さ）で典型的にスケールするだろう。例えば、分子
力学の分野において、立方体システム・サイズのために
及び３デイメンシヨン分割当シ一定の粒子で要求される
プロセッサの数は、システム上の粒子の数の％の能率と
してスケールするだろう。 この結果、３デイメンシヨン問題において、計算を完成
するために要求される時間量は問題の複雑さと共に増加
するけれども（今、提示された例において、反復の数の
ための時間は粒子数の只の能率で増加するだろう）、要
求されるプロセッサの数（そして、そこでハート９ウエ
ア・コスト〕は非常に大きくならない（例えば、３デイ
メンシヨン問題において、３デイメンシヨン・メモリ・
スペース・マツピングに対して期待されるように）。 前に論述したように、本発明によるマルチプレクサ・計
算機で、メモリ変数は分割されそしてシステム・メモリ
・スペースへとマツプされて多くの数学上の問題に生じ
る対称の利得を得ることができる。しかし、すべての問
題が、データのインタラクショ／即ち隣シ合うメモリ・
セルからの結果無しでｎメモリ・セルの与えられたひと
つ内の変数を処理することによって解決されるのでは無
い。事実、最も複雑な問題はある程度の重複するデータ
を含む。この結果、本発明は、システム従プロセツサと
位相類似メモリ・セルとの間の交互で、同期した、非衝
突のアクセスを許容する新規なダイナミック・双方向ス
イッチング・システム即ちゲートウェイを与える。 特に、本発明において、各従プロセツサはスイッチ可能
に複数のメモリ・セルと関連する。同様に、各メモリ・
セルは、スイッチ可能に複数の従プロセツサに関連する
。システム・ゲートウェイ２（第１図）と同期装置４は
、主プロセツサ６の制御下で、同期して、従プロセツサ
を、これらの従プロセツサと関連するメモリ・セルの位
相類似メモリ・セルに、ｌセルずつかわるがわる、与え
られた従プロセツサと関連するすべてのメモリ・セルが
従プロセツサによってアクセスされるような通常のいく
つかの交替動作方法で、接続する。 しかし、メモリ・アクセス衝突が避けられなければなら
ない、即ち、与えられたメモリ・セルは１以上の従プロ
セツサによって同時にアクセスされるべきでないという
事実により、システム・スケジューリングは複雑化され
る。さらに、最適化の理由のため、唯一の従プロセツサ
が特定のメモリ・セルに対し、与えられた時間フレーム
でアクセスすべきである。 本発明は、これらの問題を解決する新規なメモリ分節を
提供する。第３図は、複数のメモリ・セルＭ１〜Ｍ８に
混合されて図式的に示される従プロセツサのネットワー
クを例示する。各メモリ・セルは複数（４つの）の従プ
ロセツサＰにスイッチ可能に関連して示されているのに
対し、各従プロセｙｔＰは複数（４つの）メモリ・セル
Ｍとスイッチ可能に関連して示されている。第３図の図
式のソリッド９・ライン・パスウェイはシステム・ゲー
トウェイ（第１図〕に属する。システム同期装置４（第
３図に打点されたラインとして図式的に示される）はゲ
ートウェイと共働し、各種の従プロセツサＰ１〜Ｐｎを
それらと関連するメモリ・セルＭ１〜Ｍｎの位相類似メ
モリセルと、同期的にかつ非衝突的に接続するために動
作する。 例えば、第３図の実施例において、従プロセツサＰ２は
４つのメモリ・セルＭｌ、Ｍ２．Ｍ８及びＭ６とスイッ
チ可能に関連して示されている。前述したように、これ
らのメモリ・セルは変数でロードされることができ、そ
の値はセル内の他の変数の値又は隣シ合うメモリ・セル
内に発見される変数の値のエクステントに依る。この結
果、Ｐ２の如き与えられた従プロセツサは、Ｍ６の如き
固有のメモリ・セル内に記憶された密接に関係する変数
、モして又隣シ合うメモリ・セルＭ８．Ｍ２及びＭｌに
おいてさらに関係する変数へのアクセスを行い得る。 同様に、従プロセツサＰ５はメモリ・セルＭ４゜Ｍ５．
Ｍ２及びＭｌとスイッチ可能に関連されている。これら
のメモリ・セルは同様に変数を含み、その値は該メモリ
・セルと隣シ合うセル内の変数の内容に依る。この結果
、プロセッサＰ２と同様に、プロセッサＰ５は該アクセ
ス？Ｐ５が関連付けられているセルの関係する変数への
有効なアクセスを同様に有するだろう。 本発明は、メモリ・アクセスにおける衝突を避けるため
だけでなく、対応する従プロセッサ全通して位相類似メ
モリ間の同期アクセスを与えることにより同時にプログ
ラマ能率を高めるための技術を提供する。システム同期
装置４はさらに異なる位相類似メモリ・セル間の同期シ
フト動作を、フェーズにおいて、主プロセツサ６とゲー
トウェイ２（第１図）と協働して許容する。 例えば、第３図の図式において、同期装置４は、複数の
位相類似メモリ・セルと、対応するプロセッサ間の接続
を同期して作動するか又は作動されるように惹起するこ
とが示され、即ち、メモリ・セルＭ１は従プロセツ？Ｐ
１に接続され、同様にＭ２はＰ２に、Ｍ３はＰ３に、Ｍ
４はＰ４に、Ｍ５はＰ５に、そしてＭ８はＰ８に接続さ
れる。周期的な境界問題（円環体の境界のような）を処
理するため、以下にさらに詳述するように、必要とされ
るときに、特別な境界条件の存在に従属して、プロセッ
サＰ７は同様にメモリ・セルＭ７に及びプロセッサＰ６
はメモリ・セルＭ６などへと接続され得る。 第３図において例示された構成の局面において、各従プ
ロセツサＰはそれが接続されている対応するメモリ・セ
ルＭへ連続したアクセスを有する。 次の時間フレームにおいて、従プロセツサＰは、システ
ム同期装置４の動作によシ前に接がれたメモリ・セルと
隣シ合っているメモリ・セルに同時にスイッチされ得る
。例えば、第３図に示される時間フレームに続く時間フ
レームにおいて、同期化装置４は、他の位相類似メモリ
・セルとこれらと対応するプロセッサ、たとえばＰｌ：
Ｍ７．Ｐ３：Ｍ２、Ｐ５ ： Ｍ４、Ｐ６：Ｍ５及びＰ
３：Ｍ６間の接続を同期的にする間に、プロセッサＰ２
とメモリ・セルＭ１間の接続を行い得る。 さらに、各時間フレームにおいて、与えられる従プロセ
ツサは接続されたメモリ・セルに連続したアクセスを有
し、この結果、理論的に十分な速度を達成するだろう。 さらになお、すべての従プロセツサは同時に、かつ並列
に位相類似メモリ・セルをアクセスし、それによって真
の有効な並列処理動作を達成することに注意されたい。 システムは書き込まれたソフトウェアの必要性を避け、
特にプロセッサープロセッサ及びメモリーメモリの衝突
を妨げている、ことに注意されたい。 もちろん、第３図の図式に例示されている如きゲートウ
ェイ・パスウェイが好ましくは双方向、即ち各種メモリ
・セルからの読出し及びこれらへの書き込みを許容する
であろうことが理解されよう。 第１０図は本発明に従った位相類似メモリ・セルの一連
の同時並行処理動作を例示している。第１０図はメモリ
・セルＭ１からＭ２Ｓを表わす象限を含む格子を示して
いる。また、従プロセツサＰ１〜Ｐ３を表わす点Ｐ１、
Ｐ２及びＰ３が第１０図の格子に例示されている。単純
化のため、単一フェース分析が与えられ、メモリ・セル
Ｍｎの位相類似メモリ・セルが対応する従プロセツサＰ
ｎに同時に接続されることを例示する。矢印Ａによって
表わされる、第１のフェーズにおいて、従プロセツサＰ
１、Ｐ２及びＰ３はそれぞれ、位相類似メモリ・セルＭ
ｌ、 Ｍ２及びＭ３に、同時並列に及び同時に接続され
る。矢印Ｂによって例示される第２の時間フェーズ中に
、従プロセツサＰｉ、ｐ２及びＰ３とそれらの位相類似
メモリ・セルＭ２、Ｍ３及びＭ４との間で夫々、接続が
される。同様に、第３のフェーズにおいて、プロセッサ
ｐ１．ｐ２及びＰ３と位相類似メモリ・セルＭ７、Ｍ８
及びＭ９（矢印Ｃ）との間で、接続が夫々なされる。最
後に、矢印りによって指示されるフェーズ中に、従プロ
セツサＰＬ、Ｐ２及びＰ３と位相類似メモリ・セルＭ１
２、Ｍ１３及びＭ１４との間で、接続が夫々される。も
ちろん、従プロセツサＰとメモリ・セルＭ間の各種の関
連は、与えられたフェーズ中に位相類似メモリ・セルが
対応する従プロセツサに接続される限シ、本発明の好適
な実施例に従って容易に企画され、実行され得る。この
ような接続は、十分な速度でそして位相類似メモリ・ス
ｄ−スの他の従プロセツサによる処理動作と並列して、
接続されたメモリ・セル上に従プロセツサＰが動作する
ことを許容するだろう。 「フェース」によってシステム・パフオーマンスを分析
することは、第１のフェーズにおいて与えられたアルゴ
リズムを実行しているプロセッサが第１の位相オリエン
テーション中のすべての値を拾うように考えられ得る。 第２のフレーズにおいて、従プロセツサは第２の位相オ
リエンテーション中のすべての値を拾うだろう。第３の
フレーズにおいて、従プロセツサは第３の位相オリエン
テーション中のすべての値を拾うだろう、等々。 しかし、発明の適用が異なるメモリ・エレメント間でプ
ロセッサのスイッチ動作を要求するであろうとは限らな
い。例えば、データが異なるメモリ・エレメント間で重
複するか、又は従プロセツサが互いから異なるプログラ
ムを実行する問題を解決するには、異なるメモリ・エレ
メントにスイッチすることは必要としないだろう。これ
らの情況のいくつかの例はさらに以下に論述されよう。 同様に、情報ルート化された他の同時並列処理技術が再
構成した本発明のシステムで実行され得ることが考えら
れる。 第３図によると、個々の従プロセツサ、例えばＰ２はひ
とつの時間フレーム中にメモリ・セルＭ２の内容に対し
て十分なアクセスを有するだろう。 次の時間フレームにおいて、従プロセツサＰ２はメモリ
・セルＭ２のｒｌ！ＯＪであるメモリ・セルＭ８にアク
セスをするだろう。なお他の続く時間フレームにおいて
、従プロセツサＰ２はさらに隣す合うメモリ・セルＭ６
をアクセスしても良い。 続く時間フレームにおいて、従プロセツサＰ２はメモリ
・セルＭ１をアクセスすることができる。 所望なら、従プロセツサＰ２はメモリ・セルＭ２のその
処理動作から得られる知識を使用してメモリ・セル間８
等の処理動作を、「ラウンド・ロビン」又はシーケンシ
ャルな方法で実行しても良いことに注意されたい。 好適な実施例において、ゲートウェイ２用の同期装置４
は主プロセツサによって完全にソフトウェア・プログラ
ム可能である。この結果、同期装置が動作可能にする各
ノード（メモリ／プロセッサ・エレメント）でのゲート
ウェイにおけるスイッチは、何回そしていつ動作可能に
されるかを、完全にマスクによって決定されても良い。 さらに、同期装置（マスクからの命令で）は主プロセツ
サと独立に駆動されても良い。スレーブは各フェーズに
おいて同様に非同期又は同期して制御されても良い。 メモリ・アクセスのシーケンシャルはさらに、既述され
た「ラウンド・ロビン」方法である必要はない。この結
果、第１０図によると、各「クロック」の「方向」は常
に右回り、左回り、さもなければシーケンシャルな方法
で移動する必要はない。しかし、各クロックの方向は好
ましくは他の方向と共にフェーズ中に動作する。例えば
、第１０図において例示された処理動作のシーケンスは
、図示された矢印によると、ＡＣＢＤ、 ＡＢＣＤ、
ＤＡＢＣ。 ＢＣＡＤなど、であっても良い。 前述したように、システムは従プロセッサ間連絡及び付
帯の間接費を避けるつもシである。その代シに、第１図
の主プロセツサ６は、従プロセツサが相互に通信できる
間接的方法を与え、その方法は例えば主プロセツサ６に
メツセージを残すことにより、又は主プロセツサ・エレ
メント６によって維持される変数の状態に影響を及ぼす
ことによって与えら゛れる。従プロセツサはさらに、重
複、非同時のアクセスを有するメモリ・セル中の変数を
更新することによシ間接的に相互に通信することができ
る。例えば、最初の時間フレーム１ｃｊ−＝いて、従プ
ロセツサＰＩ（第３図）はメモリ・セルＭ１にアクセス
しても良い。第２の時間フレームにおいて、従プロセツ
サ４は同一のメモリ・セルＭ１にアクセスしても良い。 このよう々通信動作の間接的形態は、直接の通信よりも
複雑のように思えるけれど、他の独立したプロセツサ間
の直接通信リンクを確立するのに関連する間接費を避け
る。 同様に、メモリ・セル間のデータのやりとシは、ゲート
ウェイを介するスレーブ・プロセツサを通して、又はマ
スク・プロセッサを通してのみ行なわれる。 第３図は４装置位（ｆｏｕｒ −ｆｏｌｄ ｃｏｏｒｄ
ｉｎａｔｉｏｎ）ノプロセツ丈−メモリ・システム、即
チ、各スレ−ブ・プロセッサＰが４個のメモリ・セルＭ
と切換えによって関連づけられるとをもに、各メモリ・
セルＭも４つのスレーブ・プロセツサＰと切換えられて
関連づけられる。別の好ましいメモリ及びスレーブ・プ
ロセツサの位相形態は第４Ａ図に示すような５重配位（
座標）を利用するものである。 詳細は後述するが、５重配位は「８」位相を満足する最
小の構成である。 ４重配位を使用すればある問題はより効果的に解くこと
ができ、別のある問題は５重配位を使用して効果的に解
くことができる。勿論配位の数は多くすることも、また
少なくすることも可能であり、それらは本発明の範囲内
においてシステムの効率を望ましく改善することができ
る。 第４Ａ図の実施例は、１６個のスレーブ・プロセツサＰ
及び１６個のメモリ・セルＭを含んでいる。第３図の実
施例と同様に、すべてのパスウェイは双方向でシステム
・ゲートウェイに属している。第３図の実施例には示さ
れなかった第５の接続（接合）が第４Ａ図の実施例に加
えられている。 第４Ａ図において、第５接続は、第３図の実施例に示さ
れた矩形メモリ配列の外側で各スレーブ・プロセツサＰ
と第５メモリ・セルＭとの間のブリッジ・・ξスウェイ
として示される。例えば、第５接続カスレープ・プロセ
ッサＰ９とメモリ・セルＭ９との間に示される。 周期的境界条件を含む問題に対しては、第４Ａ因の同じ
アルファベット表示のすべてのパスは、例えば、すべて
のスレーブ・プロセツサが５個のメモリ・セルをアクセ
スでき各メモリ・セルが５個のスレーブ・ゾロセンナに
アクセス可能であるようなトロイダル状態（超平面）で
−緒にジャンパ接続される。同様の周期的システムは同
じように構成することができる。他の境界条件もまたシ
ミュレート可能である。 第４Ａ１ｇに示すシステムは、第５の接続が加えられて
いることを除いて、第３図のシステムと同様に動作する
。例えば、スレーブ・プロセツサＰ１１はメモリ・セル
Ｍ１１、Ｍ１２、Ｍ２Ｓ、Ｍ１４及びＭ２Ｓの各々に順
次接続することが可能である。同時に、第４Ａ図の実施
例の別の１５個のスレーブ・プロセツサは、位相的に類
似のメモリ・セルに接続でき、その場合、データの衝突
を生じることなく、また、多分非常に関係の深い変数を
含んでいる位相的に類似のメモリ・セルの同時処理によ
って効率も改善される。 このように、本発明においては、解いている問題の対称
性及び位相を利用して、各メモリ・エレメント（２次元
マツプにおける）がゲートウェイを介して４個又は５個
のスレーブ・プロセツサ〔及び各スレーブ・ゾロセンナ
は４個又は５個のメモリ・エレメント〕に望ましい状態
で結合されることが意図されている。よシ多い配位も勿
論可能である。 第５Ａ図及び第５Ｂ図は、基準セル（断面線で示す）に
隣接する各メモリ・セルをアクセスするためのＸＹ平面
及びゲートウェイ配位におけるメモリ・マツプ間の位相
関係を図示している。第５Ａ図は、「８」位相が対称性
によシ５重配位に減少することを示している。第５Ｂ図
は、同様に「句位相が対称性によシ４重配位に減少する
ことを示している。８から５重配位に、モして６から４
重配位への減少は、殆んどの問題に対して、ｉ−ｊ配位
（又は接続）はｊ−重配位と自明な関係を有することに
よる。基準セルがある処理段階（第５Ａ図参照）におい
て普通に結合されるので、双方向ゲートウェイが前述の
減少をもたらすことになる。 第５Ａ図において、基準セル（断面線で示す）が所定の
フェーズ〔即ち、フェーズＱ１〜Ｑ４のいずれか〕の間
に関連のスレーブ・ゾロセンナによって処理されるもの
と仮定する。基準セルを位相的に取勺巻く８個のセルの
処理を行うために、４回の反復を付加するだけで、即ち
第５Ａ図に実線の矢印で示す（フェーズＱｌ’〜Ｑ４）
処理を付加して全体で５回の反復が必要となる。基準セ
ルを取シ囲む残シの４個のセル、即ち点線で示すセルは
、同じ時間枠に１又はいくつかの異なるスレーブ・プロ
セツサによって多分処理されるであろう。 作」（即ち基準セルの周囲にある８個のセル）から５重
配位への減少は、ｉ−ｊ接続（前記反復中に処理される
）がｊ−１接続と自明な関係を有することによシ生じる
。 同様に、第５Ｂ図に示される「６」位相（斜線の基準セ
ルは６個のセルで取シ囲まれる）は、対称性、即ちｉ−
ｊ接続がｊ−ｉ接続と自明な関係にあることから、４重
配位に減少する。 本発明の好適実施例において実現できる他の利点はモジ
ュラリテイが高度になるということである。モジュラリ
テイが第４Ａ図の実施例によって例示することができる
。第４Ａ図において、１６個のプロセッサ／１６個のメ
モリ・セルが４個の同一の４プロセツサ・サグモジュー
ルＳＭＩ、ＳＭ２．８Ｍ３、及び８Ｍ４ （第４Ｂ図）
から成ることを点線で示している。システムのモジュラ
リテイは、付加サブモジュールを加えて（端部結合して
）並列エレメント数を増加させることによって容易に上
昇させることができ、それによって本発明の機能が増加
する。各モジュールの反復〔接続〕はほとんど無限に続
けることができる。システムの処理能力は、大きなソフ
トウェアの変更なしに処理できる問題の大きさ及び／又
は複雑さに対して伸ばすことができる。ここで、サグモ
ジュールハ例示の如く４個のスレーブ・プロセツサ及び
４圓のメモリ・エレメントを含む必要はなく、他のモジ
ュール設計が可能であることを注目すべきである。 本発明の好適実施例においては、メモリ・セルは物理的
メモリ・エレメント、例えばメモリ・チップを含み、シ
ステム・メモリ能力は、例えば１６Ｋから（５４Ｋ及び
それ以上のＲＡＭチップを使用し、あるいは遅いメモリ
・エレメントを高速のものに代えることによって、シス
テム・メモリの必要性が増加する変数の増加に適合させ
て、容易に拡大させることができる。 第４Ａ図及び第４Ｂ図に示すように、マルチプロセッサ
の大きさ及び能力はモジュラリテイ・ビルトを実施例に
拡張させることによって伸ばすことができる。システム
・サイズを拡大する別の方法が第６Ａ図及び第６Ｂ図に
示される。第６Ａ図及び第６Ｂ図は、２５）のメモリ／
プロセッサ・アレイ又はランクをマスク・プロセラ？６
を介して結合することによってシステム・サイズを拡大
する方法を例示している。メモリの「エツジ」にあるデ
ータはマスク・プロセッサ６を通しでやシとシが行なわ
れる。この手順は、可能なメモリ・サイズ及び計算能力
の増加に対してほとんど経費を増加させない。 詳細に述べれば、第６Ａ図は２５）のメモリ／プロセツ
サ面Ａ及びＢと夫々のメモリ深さＡ′及びＢ′を示して
いる。第６Ｂ図は２５）の独立のメモリ／プロセッサ・
アレイ又はラックのマスク・プロセッサ６を介する結合
を示している。第１の独立アレイのメモリ（４さＡ′は
その「エツジ」にアルファ（（至）及びベータ（ｐ）セ
ルを有する。同様に、第２のアレイ・メモリ深さＢ′は
そのエツジ（端部〕にイータ及びアルファ・セルを有す
る。マスク・プロセラ？６は２５）の独立のメモリ／プ
ロセッサ・アレイを結合し、メモリ・アレイの「エツジ
」におけるデータのやシとシ（例えば、ベータとベータ
；アルファとアルファ〕を可能にする。この拡張の考え
方の物理的構成に第１１Ａ図を参照して後述する。 ツクスウェイを使用するゲートウェイ設計は第７Ａ図に
示される。簡単にするため、４重配位が示されるが、よ
り多い配位がエレメント及び相互接続を増加させること
ばよって達成される。第７Ａ図において、スレーブ・プ
ロセツサは円によって表わされ、また、メモリ・セルは
四角、双方向制御パスウェイ手段は六角形によって表わ
される。 同期装ｆ４（第７Ｂ図〕は常に１つのセレクト・ライン
（Ａ、Ｂ、Ｃ又はＤ）を活性化し、アクセスの衝突を防
止している。付加的なアクセス・チャンネル及びハンド
シェーク・ロジックは、勿論、実際の装置では必要とな
る。 動作について説明する。システム・ゲートウェイは、そ
の簡略化したものが第７Ａ図に示されるが、第７Ｂ図に
示すシステム同期装置４に応答して、その装置から受信
したセレクト信号（Ａ、Ｂ。 Ｃ又はＤ）に従って、位相的に類似のメモリ・セル（四
角形で示される）を対応するフレーズ・プロセラｔ（円
で示す）に接続する。同期装置４は、第７Ｂ図に示すよ
うに、それ自体マスク・プロセッサＭＡＳＴＥＲからの
信号及びクロック信号ＣＬＯＣＫに応答する。そして、
マスク・プロセッサＭＡＳＴＥＲからの信号又はクロッ
ク信号ＣＬＯＣＫに応答して、同期装置４は、位相的に
類似のメモリ・セルを対応するスレーブ・プロセツサに
接続するためのセレクト信号（Ａ、Ｂ、Ｃ又はＤ）を発
生する。 第７Ａ図及び第７Ｂ図において、もし同期装置４が「ｑ
に対応する信号（「Ｃ」に対応するセレクト・ラインは
高レイル、セレクト・ラインＡ、Ｂ及びＤは低レベル）
を発すると、ゲートウェイ内のすべての「ＣＪ双方向制
御・ξスウェイにわたって接続が行なわれ、位相的に類
似のメモリ・セルのあるものと対応するスレーブ・プロ
セツサトノ間の接続が行なわれる。この例においては、
「Ｃ」に対応するセレクト信号が同期装置から出た場合
、スレーズープロセツテｌ及びメモリーセル１の間、ス
レーブ・アクセス？２及びメモリ・セル２の間、−一一
一スレープ龜フロセッサ６及びメモリ・セル６０間、で
接続が行なわれ、それらのすべては多分位相的に類似し
たものである。ここで、この設計はメモリ・アクセス衝
突を防止していることに注意すべきである。 第８Ａ図及び第８Ｂ図は、第７Ａ図及び第７Ｂ図に六角
形で示される双方向制御パスウェイの可能な論理構成を
例示している。この構成は、メモリ・アト・レス／デー
タ・ラインＭＡ／ＤＩ〜ＭＡ／Ｄｎをスレーブ・プロセ
ツサ・アドレス／データ・ラインＰＡ／Ｄｉ〜ＰＡ／Ｄ
ｎに結合するのに使用することができる。ここで、第８
Ｂ図に六角形で表わされる双方向制御パスウェイは、信
号人力Ｗを含みデータの流れる方向を制御する。 一般に、各パスウェイにおいて必要となるアドレス／デ
ータ・ラインの数Ｎは、はぼプロセッサの数とパス幅と
をかけたものに等しい。フェーズ情報ラインもまた必要
となる。仮に、選定したプロセッサの数が１６で、ワー
ド幅が３２とすると、３２Ｘ１６−５１２のアドレス／
データ・ラインがフェーズ制御のための１６ラインに加
えて必要となる。 第８Ａ図の論理図から容易にわかるように、セレクト・
ライン５ＥＬＥＣＴが高レベルのとき所定の・パスウェ
イだけが活性化される。そうでなければ、ドライバ、例
えば２４．２６．２８及び３０がトライ・ステートとな
って他のノミスウェイが活性化されてしまう。例えば、
セレクト・ライン５ＥＬＥＣＴ （Ａ。 Ｂ、Ｃ，Ｄ）が高レベルで、方向信号Ｗが高レベルであ
ると仮定する。その場合、ＡＮＤゲート２２は高レベル
は号をドライバ２４に与えて、プロセッサ・アト９レス
／データ・ラインｌ ＰＡ／Ｄ１とメモリ・アト９レス
／データ・ラインｌ ＭＡ／Ｄ１との間の信号線に沿っ
てデータの流れを可能にする。方向信号Ｗは高レベルで
あるので、 ＡＮＤゲート２０は低レベル信号を発生し
、それによってドライバ２６を閉 じさせて反対方向の
データの流れを防止する。第８Ａ図及び第８Ｂ図の双方
向制御パスウェイの一部は、テキサス・インスツルメン
ツのＳＮ ５４ Ａｓ ２４５型の３ステート出力オク
タル・パス・トランシーバを使用することができる。 第９Ａ図は、本発明によるマルチプロセッサ・コンピュ
ータにおける衝突を防止するためのメモリ・アクセスの
同期シーケンスを示す。５重配位（第５Ａ図）が再び示
される。第９Ａ図において、（α）は問題の部分的な物
理モデルを示し、（ｂ）はそのモデルの部分的ハードウ
ェア・マツプを示し、（Ｃ）は可能な処理シーケンスの
一例を示している。 第９Ａ図の例示においては、２５）の隣接する物理的区
画、即ちセルが同じメモリ・エレメントにマツピッグさ
れ、エレメント当９２５）のセルから成る基本マツプが
形成される。モデル（α）に示されるように、変位量ｄ
が物理的空間における区画側の長さに等しく選ばれる。 例示されるメモリ・マツプ（ｈ）は各「Ｚ平面」に対す
る２５）の物理的区画を各メモリ・エレメント・セルに
マツピッグする。 マツピングの後、同期装置の制御のもと、同一対称性の
各セルに処理が同時に行なわれる。５つのフェーズ（１
，２，３，４，５）のシーケンスはすべての隣接メモリ
・エレメントにおけるデータを処理するのに充分である
（第５Ａ図に関連する説明を参照）。 第９Ａ図はこのように、各プロセッサによって全速動作
を達成可能な本発明の機能を示している。 各フェーズ１，２，３，４．５において、衝突を避けな
がらスレーブ・プロセツサが異なるメモリ・エレメント
に対して全速で作用する。例えば、第１プロセツサはメ
モリ・エレメントＤ、Ａ、Ｂ、Ｅ、Ｈを順番にアクセス
し、それと同時に第２プロセツサがエレメントＥ、Ｂ、
Ｃ，Ｆ’、工を順番にアクセスする。第９Ａ図のプラス
符号「÷」は同時性を表わしている。 以上の如く、本発明によれば、メモリ・アクセスの同時
性が、隣接のメモリ・エレメントにおけるデータ処理を
オーバーラツプする方法で可能とし、全体の計算量（及
び位相配位）をフルの即ち何もしないときの配位に対し
て２倍又はそれ以上減少させながら、すべての必要な処
理が行なわれる。 ある問題において、第９Ｂ図に示される第２？イクルは
、「Ｚ」次元において隣接のセルを処理することが必要
となシ、それらのセルは同じメモリ・エレメントに別の
アドレスでマンピングされる（第２図に関連する説明を
参照）。第９Ｂ図は、７」ビットが偶数（”ｘｙ”処理
に対して）のときの第１メモリ・フェーズＡ１、Ａ２、
Ａ３、Ａ４、Ａ５及び「Ｚ」ビットが奇数（「Ｚ」処理
に対して）のときの第２フエーズＢ１、Ｂ２、Ｂ３、Ｂ
４、Ｂ５における５重配位を示している。この２−１設
計は「システム・マスター・サイクル」と呼ぶことがで
きる。 本発明の一実施例において、スレーブ・プロセツサ・エ
レメントとして内部乗算ができ現在入手可能な他のすべ
てのマイクロプロセッサよりも優れた機能を有するＴＭ
Ｓ−３２０が選択された。この実施例では、周知のノ１
−バート９・アーキテクチャ−が使用され、個々のスレ
ーブ・プロセツサにプログラム及びテーブル・メモリが
保有される。１６ビツト・データ・パスがプロセッサと
メモリ・セルラ接続する。ゲートウェイはマスク・コン
トローラ及びホスト・コンピュータでアルＤＥＣＰＤｐ
Ｈ／２３によって同期づけられる。 所定の計算アルゴリズムがソフトウェア制御によって用
意され、スレーブ・プロセツサ・メモリ・バンク内にあ
ってマスク・プロセッサによって動的に変更されること
ができる。 本発明の特別の応用例について以下説明する。 それによって、本発明の機能が容易に理解されるであろ
う。 本発明による装置を使用してよシ容易に解くことのでき
る計算問題の一例は材料科学の分野のものである。連続
配位シミュレーションを使用する材料特性の理解（例え
ば、分子動力学又はモンテカルロ・シミュレーション）
は、有効にして効果的な研究分野である。粒子（原子、
分子、結晶）間の相互作用ポテンシャルを与えると、シ
ミュレーションは「正確」な結果を与える。一般に、こ
れらは古典的メカニカル・シミュレーションであるので
、系におけるすべての粒子の軌道が記憶され、分析され
、そして位相的に明確にされた方法で表示される。この
ようにして、粒子の位置又は速度に関する平衡又は不平
衡特性（例えば、成長速度、欠陥特性、相分点、拡散係
数）の研究において、及び材料設計の必要条件の調査に
おいて、本発明は非常に有力である。 材料科学の分野におけるシミュレータは、剛体球、レナ
ート９−ジョーンズ（Ｌｅｎｎａｒｄ−Ｔｏｎｅｓｉｕ
ｍ）等のモデル・システムに伝統的に用いられてきたが
、特定の系の特性を再現する実際的試みはなかった。こ
れを行うことは実用的メリットがあシ、簡単なモデル系
における材料のふるまいの基本的メカニズムを明らかに
し、これを理解することは、シミュレーションによシ材
料の特性を明らかにするうえで必要な第１ステツプであ
る。しかし、すべての分類の材料の特性についてはまだ
で、例えば方向性結合（例えば、Ｓｌ、 ＧｃＬＡＳ
）はほとんど調査されていない。シミュレーション法は
これらの特についても拡張することができる。しかし、
今までのコンピュータ及びマシー／の能力の不充分性の
ため、共有結合及び長い緩和時間の系については無理で
ある。 材料技術において、現在研究中の最も多いモデル系は、
対形式の力に関したものである。このようなシミュレー
ションにおいては、最新のアルゴリズム及び「簿記」法
を用いてコンピュータ実験を行う時間はｎＮで増加する
。ここで、ｎは所与の原子の力の場内の粒子の数であり
、Ｎは系中の粒子の数である。代表的なＶＡＸ７８０共
有資源パワーでは、系内１（１００粒子以上で１０−９
秒以上の経過シミュレーション時間のプロジェクトは、
まれにしか試みられない。このようなランの夫々ハ１０
時間のＣＰＵ時間を要することになる。代表的なプロジ
ェクト、即ち緩和時間が短かく系寸法がほとんど影響し
ない特性に関するプロジェクトは、代表的には５０ラン
を要し、合計５（１０ＶＡＸ時間である。次のものを参
照されたい。（１）「統計物理学におけるモンテ・カル
ロ法」、バイン／−（Ｋ。 Ｂｉｎｄｅｒ ）編集、最新物理学におけるトピックス
（Ｔｏｐｉｃｓ ｉｎ Ｃｕｒｒｅｎｔ Ｐｈ ｓｉｃ
ｓ（Ｓｐｒｉｎｇｅｒ） ７ 。 （１９７９）、ｆ２）ピーラ（、Ｔ 、Ｒ，Ｂｅｅｌｅ
ｒ）著「材料研究における進歩Ｊ （Ｗｌｅｙ、 Ｎｅ
ｗ Ｙｏｒｋ、 １９７０）、５巻、２９５頁。（３）
ホックレイ（Ｒ，Ｗ、Ｈｏｃｋｒｅｙ）及びイース）
’７７ ）” （Ｊ、Ｗ、Ｅａｓｔｗｏｏｄ ）著「粒
子を使用スルコンピュータ・シミュレーション」（Ｍｃ
Ｇｒａｗ −Ｈｌｌｌ、 Ｎｅｗ Ｙｏｒｌｃ、（１
９８１） ）。 三体力をモデルにすると、コンピュータ時間はｎ２Ｎで
増加する。大抵の計算プロセスに関しては、ｎはおおよ
そ６０に等しく、従って三体系を扱うのに必要なコンピ
ュータ・パワーは、対形式系に要するものの少なくとも
６０倍に増やさなければならない。（この５（１０時間
対形成上デルに類似のプロジェクトは現在、完全に専用
化した■■の３゜４年を要する）。しかし、三体系は、
遷移金属及び半導体系にとっては技術的に極めて重要で
ある。 現在、このような系は、調和近似（格子力学）内でのみ
取扱われるかあるいは構造空間内の短かい軌道に対応し
た極めて短かい経過時間の間ランされる。このように、
全クラスの技術的に関係のある半導体複合物は、その厳
しい計算要求事項のた° めシミュレーション調査から
事実上除外されている。更に、これまでの不十分なコン
ピュータ・パワーのため、これらポテンシャルの質も高
度の正確さをもつようには進展していない。例えば、遷
移金属に関する三体ポテンシャルは、結晶体実験データ
に対ししばしば変数とされ、従って液体遷移金属を不十
分にモデルにすることになる。 このように、現在のコンピュータ・シミュレーション・
アルゴリズムは、もしよシ大きなマシン・ξワーを使用
することができるようになれば、系寸法に依存するもの
及びよシ複雑なポテンシャルを取扱うことが十分にでき
る。例えば、ＣＲＡＹコンピュータに対しかなシの徹底
した作業を行なえば、研究者は、シリコンに関する三体
ポテンシャル即ち液体（金属）相及び結晶体相の両相に
おいてその力学的及び熱力学的特性を正確に記述する三
体ポテンシャルをほとんど完成したと考えてもよい。こ
のポテンシャルは、正確な計算装置が利用可能であシさ
えすれば、シリコンのほとんどあらゆる平衡及び不平衡
の構造特性を研究するのに使用できる。このような装置
は本発明に関して現在利用可能となっている。本発明に
おいては、マシンのアーキテクチャを計算に固有の構造
にマツチさせることが可能である。 本発明の位相幾何学的に関係したメモリープロセサ相互
接続は、大きなりラスの問題を取扱うのに極めて効率が
良く、このような問題は、それらの力学変数が近く（必
ずしも最も近いものでなくてよい）の隣接区分で何が起
こっているかに依存するような方法で分割される。開示
したアーキテクチャは、波状の問題及び粒子状の問題の
相方に等しく適用できる。 本発明は、多くのタイプの問題に関して数個のＣＲＡＭ
（十分な数のプロセナ〕ノクワーを持っておシ、全速
動作を可能にする位相幾何学的に設計された通路及びシ
ンクロナイザを備えている。このアーキテクチャの美点
は、極めて低コストであシ、融通性があシ、〔大きな系
システムに対し）モジュール形式であシ、しかも容易に
プログラムできることである。 よシ詳細には、材料問題を本発明に依るモジュール式の
同期化された位相幾何学的分布メモリのマルチプロセサ
・コンピュータを使用して解く際、粒子は例えば３２バ
イト・データワード又は変数によシ特徴付けることがで
き、それら変数はベクトル位置、運動量、絶対粒子識別
（追跡に関する）、質量、力、温度、速度、及び化学識
別から成り、それによって個々の粒子の全特徴を定めメ
モリ内の対応したロケーションにマスクすることができ
る。リープ・フロッグ・アルゴリズムが使用でき、これ
において全ての粒子の運動量は各セル内で更新され、そ
して各粒子の位置はその後更新されて時間ステップを完
了する。 尚、本装置は、力学変数値をメモリ内のそれらのロケー
ション（又はアドレス）によって間接的に表すだけでな
くメモリに記憶されるデータ値によって直接的に表わす
のを可能にする。 第２Ａ図のメモリ・マツプ描写に示されるように、物理
空間１４は上述の１つのデータワード又は変数で表わさ
れる粒子３０を含み、この粒子は問題の間位電。から位
置ｔまで経路を移動する。 本発明に依るマルチプロセテ・コンピュータでは、所与
の時刻にその力学変数３０を含む区分（セル）と通信す
るスレーブ・プロセサは、粒子変数３０に関連した諸値
を使用してその計算を実行することになる。変数３０の
値に依存して、その時間又は続く時間のフレームの間、
そのプロセサ又は別の対応したプロセサが変数３０を更
新して、物理空間区分を横切るその粒子の位置のシフト
、及び任意の関係した速度変化、方向変化等を示す。位
相幾何学的に類似の並列処理のシーケンスが続くにつれ
、粒子３０がその初期位置θからその最終位置ｔへ置き
換えられることが判る〔第２Ａ図〕。 このように、粒子変数３０はシミュレーションが進むに
つれ１つのメモリ傘セルから別のものへ移動する。 第４Ａ図の模式図について、個々のメモリ・セルはその
中に粒子変数を所有し、その値はそのメモリ・セル自体
内又は周囲のメモリ・セル内の近い隣接セルのものにか
なシ密接に依存している。 しかし、あるセル内の諸変数の値が数個のセル離れた諸
メモリ・セル内の諸変数に依存する場合であっても、本
実施例の遂次的５重交互アーキテクチャは、基準セルに
対する変数の近接とその変数の値と及び系寸法自体とに
依存する有限回数の反復内でほとんどの問題に関し上記
の値を提供する。 更に、マスク・プロセサは、普通の４重及び５重の配位
内にきれいに適合しない変数を置き換えるのに利用でさ
る。 マスク・プロセサ又はホスト・コンピュータ（ある実施
例においてはホスト・コンピュータハマスク・プロセサ
としての役目もする）は、任意の時刻にデータをメモリ
・セルから読出させることができる。この読出したデー
°夕を使用して更に処理が外部で生ずる。例えば、マス
ク・プロセサ６（第１図）は、全てのデータをｎ個のメ
モリ・セルから読出させそしてそれを記憶デバイス８に
記憶させることができる。この読出しはスレーブ・プロ
セサの実行サイクルの間生じ、スレーブ・プロセサ動作
との干渉を回避する。このデータは次にホスト・コンピ
ュータ又はマスク・プロセサ要素６によシ解釈され又は
更に処理が順次行なわれ、そしてその結果はユーザーに
報告される。記憶要素８内のそのデータはさもなければ
システム・ゲートウェイ２を通して複数のメモリ・セル
へ再構成及び再分配され、本発明に従って更に並列処理
されるようにする。 上述のように、データは（例えば解析のため）スレーブ
実行サイクルの間スレーブ・プロセサを中断させること
なく分布メモリからホスト又はマスクのプロセサへ転送
される。このような読出しスケジューリングは全体の実
行時間を短縮するのに使用できる。 本発明の好ましい装置により実現できる別の利点は、注
目すべき程度のアーキテクチャの融通性である。この融
通性は、大部分はマスク・プロセサのコンピュータを動
的に再構成する能力から生じる。従って、本発明に依る
マルチプロセシング・コンピュータは真に並列モードで
効率良く動作するが、パイプライン又は他の同時処理技
術を用いてよシ効率的に解ける問題に関しては、このコ
ンピュータは好ましい実施例においては再構成可能とな
る。 例えば、第１２図は、本発明の装置によシ実施できる可
能な・ξイブライン構成を示している。このノミイブラ
インの諸要素はシステム・スレーブ・プロセサ、／ゲー
トウェイ／メモリ・ユニットテする。 第１２図において、（α）は完全兼列構成の本発明を示
し、（ｂ）は１２個のプロセサが１２個のメモリ・セル
を１２の長さの直列パイプラインでアクセスする完全直
列パイプライン構成を示し、（ｃ）は各パイプラインが
４個のプロセサ要素の３個の並列パイプラインを示し、
そして（ｄ）は２×４９素の２重接合パイプラインと２
５）の要素の２重パイプラインとを示している。これら
構成は、本発明の好ましい実施例においてはソフトウェ
ア制御の下で全て達成可能である。もちろん、多数の他
のパイプライン構成も、パイプライン機能要素の数がプ
ロセサ要素の数を超えないという主要な制限の下で容易
に達成可能である。尚、本発明の好ましい実施例のモジ
エール性もまたより長い「ノミイブライン」の容易な構
成を可能にする。 第１２図に示されたーξイブライン・プロセサの要素が
システム・スレーブ・プロセサ／ゲートウェイ／メモリ
・ユニットであるため、これら要素は、実際の「意志決
定」がパイプライン要素内では許されない従来のアレー
・プロセサにおけるのと比べ、よシ複雑にできる。ある
種の問題は真の並列モードでよりもパイプライン・モー
ドでの方がよシ効率的に解くことができるため、容易に
再構成できるという本発明の能力は、広範囲の問題の効
率的な解決を可能にする。 このように、本発明のアーキテクチャは位相幾何学的に
マツプされた問題に関し最大の並列処理速度を得るとい
う要求によって主として決定されているが、設計の大き
な融通性によシマスタ・プロセサからのソフトウェア命
令の下で他の計算技術（例えば・ξイブライン、データ
・フロー法、ワイド命令ワード制御、及びマレ−処理）
を動的に実施することが可能である。 Ｐ［に、スレーブ・プロセサには、手近の問題又は応用
に基づいた特定のプログラムがロードされる。いくつか
の応用に関しては、各スレーブ・プロセサは同一の又は
本質上同一のプログラムをランすることが好ましい。他
の応用に関しては、各スレーブ・プロセサは異なったプ
ログラムを実行する。後者の場合、スレーブ・プロセサ
の他のメモリに対するスイッチングは不要である、即ち
間居は非干渉データ及びメモリーメモリ間相互依存無し
で真に並列となる。 理解されるように、本発明によシ効率的に取扱われる問
題のクラスは非常に広い。しかし、コスト／計算パワー
の比は極めて低い。更に、計算におけるオーバーヘット
９（当面の問題を直接解くのに費されない時間）が最小
となる。 本発明のアーキテクチャは、防衛、工学、流体力学、空
気力学、気象学、材料設計、基礎科学、シミュレーショ
ン、音声合成、人工知能、浸透問題、線形プログラミン
グ、画像処理及びあらゆる有限要素応用に大きな用途を
有している。何故なら、微分方程式を取扱いマトリック
スを効率良く操作することができるからである。 本発明での処理に特に更に適しているのは、コンピュー
タ・グラフィックスの分野の問題である。 このような問題においては、問題空間は適当な寸法のメ
モリ区分（セル）に分解し、これによシ所与の時刻に単
一のプロセサがその制御下の画像データのみに対して直
接アクセスを有する。所与の領域内の画像置き換えは従
って非常に高速で容易に実行される。分割処理は、無視
できる程の効率のロスで実行でき、これはスレーブ・プ
ロセサの周囲メモリ・セルへのシーケンス動作時にマス
ク・プロセサと共働して行うことができる。従って、画
像処理は極めて効率的かつ高速で取扱うことかできる。 他の可能な利用領域は、人工知能システムにあり、個々
のメモリ・セルは、所与の問題の内の特定部分（この部
分はその結果が周囲のメモリ・セルによシ共用される前
にものすごい速度で解かれる）を解くため、動的依存変
数を含むことができる。システムの２次元メモリ・プロ
セサ空間は、テズ・モジュールに分割でき、このサブ・
モジュールの夫々は問題の異なった部分を容易に取扱う
ことができる。 上述のように、マイクロプロセサがスレーブ・プロセサ
として選択される場合、処理を速くするハーバ−）’
（Ｈａｒｖａｒｄ）アーキテクチャのものが好ましい。 概して、スレーブ・プロセサはハーバード・アーキテク
チヤから成ることが好ましい。 これらスレーブは、通常それら自身のローカル命令（レ
ジスタ）メモリを有することになる。これらスレーブの
レジスタ・メモリはまた高速でかつシステム性能の劣化
を避けるのに十分大きなサイズのものにすべきである。 スレーブ・プロセサ・モジュール内の高速バッファ・メ
モリはまたシステム効率を増強するのに好ましい。この
スレーブ・プロセサの命令メモリ及び制御回路は、好ま
しくはマスク・プロセサによシアクセス可能とされる。 「ビット・スライシング」スレーブ・プロセサはまたプ
ロセサの精度及び速度を増大させるため本発明と共に使
用することが考えられる。 ある種の応用においては、応用向きアルゴリズムの実行
性能を増強するため、専用化したスレーブ・プロセサ（
例えばパイプライン特徴又はアドバンス・ハーバード・
アーキテクチヤを組込んだスレーブ・プロセサ）を開発
又は設けることが望ましい。ある応用においては、完全
ＣＰＵはスレーブ・プロセサとして作用してもよい。 一方、マスク・プロセサは通常はボート９・プロセサで
あり、例えばマイクロプロセサ又はビット−スライス・
プロセサを有する。ボード・マスク・プロセサはまたホ
スト・コンピュータであってもよい。ＤＭＡカードを設
け、ホストをメインフレーム、ミニコンピユータ又ハマ
イクロコンピュータ（マイクロプロセサ〕のいずれかに
してもよい。 以上に本発明について、メモリ・セル及びスレーブ・プ
ロセサの如き要素を参照して一般的な用語で説明した。 理解されるように、広範囲の特定の要素が上述の一般的
要素の代わｂ’ｔしてもよい。 例として、あるスレーブ・プロセサは単一マイクロプロ
セサ・アーキテクチャ、又は例えばビット−スライシン
グ構成に配置された複数のマイクロプロセサから成って
もよい。確かに、各スレーブ・プロセサは、１つ以上の
マイクロプロセサ、高速レジスタ・メモリ、高速バッフ
ァ・メモリ及び必要な通信線を備えたスレーブ処理ユニ
ットから成ってもよい。ある実施例においては、スレー
ブ・プロセサとして完全な中央処理ユニットを設けるこ
とが望ましい。 同様に、本発明のメモリ・セルは、簡単な単一チップの
メモリ・デバイス（例： （５４Ｋ ＲＡＭチップ）又
は複数のメモリ・チップを有する複雑なメモリ・システ
ム、固有のアドレス・デコーダ及び関連するバス・ドラ
イバから成ることができる。 本発明の１実施ｆｌ’ｌについては第１１Ａ〜ＩＩＤ図
に示しである。もちろん、理解されるように、第１１Ａ
〜ＩＩＤ図に与えられた実施例は本発明の１実施例にす
ぎず、特許請求の範囲を限定する意味に解釈すべきでな
い。 第１１Ａ図は、本発明の１つの可能な実施例の物理構成
を示している。第１１Ａ図に示されていル領域は、４つ
のプロセサ・ユニット・ボーｒ（ＰＵ １〜ＰＵ４）及
び４つのメモリ・ユニット・ボー）”（ＭＵＩ〜ＭＵ４
）をインターリーブ形式で収容し、それによってプロセ
サ・ユニットがメモリ・ユニットに隣接するか又はその
逆になるようにされる。 以下に詳細に説明するように、この実施例の各プロセサ
・ユニットＰＵ１〜ＰＵ４はプロセサｌ−ドであシ、そ
の中に４つの別々のプロセサ・モジュール内含んでいる
。各メモリ・ユニットＭＵｌ〜ＭＵ４も同様メモリ・ボ
ート９であシ、その中に４つの別々のメモリ・モジュー
ルを含んでいる。各メモリ・モジュールは、複数のメモ
リ・チップ、アドレス・レジスタ／デコーダ、及び関連
するバス・ドライバを含んでいる。従って、各メモリ・
モジュールはシステム・メモリ・セルとして作用するこ
とができ、そして各プロセサ・モジュールはシステム・
スレーブ・プロセサとして作用することができる。 第１１Ａ図に更に示されている領域は、プロセサ・ユニ
ットＰＵ１〜ＰＵ４及びメモリ・ユニットＭＵＩ〜ＭＵ
４に平行な平面においてコンピュータのＩＲに沿って、
システム・シンクロナイザ及びグイレクト・メモリ・ア
クセス・ボー）’ （ＳＹＮ（４４）ＭＡ）及ヒマスク
・プロセサ・コンピューターボート９（ＭＡＳＴＥＲ）
を提供するためのものである。システム、ゲートウェイ
（ＧＡ’ｒＢｌ：ＷＡＹ／ＢＡＣＫＰＬＡＮＥ）は、プ
ロセサ・ユニットＰＵｎ及びメモリ・ユニットＭＵｎボ
ードの後方でこれらと物理的に垂直に設けられ、それに
より ＧＡＴＥＷＡＹ及びシンクロナイザ／ダイレクト
・メモリ・アクセス５ＹＮＣＨ／ＤＭＡ。 マスク・プロセサｍ５ＴＥＲ，７’ロセサ県ユニットＰ
Ｕｎ及びメモリ・ユニットＭＵｎボード間の結８アクセ
スを都合のよいようにする。電力制御を有する電源部材
ＰＯｊ旧は、同様に上記ボードに対し垂直（かつ下方〕
に設けられ、同じぐ結線を容易にする。 １１１Ａ図のシステムは、便宜的に、システム「ラック
」として参照される。ここでの説明によって理解される
ように本発明はラックレベルへ延長される高度のモジュ
ール方式を提供する。すなわち、複数のラックはシステ
ムの大きさ及び・ξワ一の増加と共にリンクされる。マ
ルチ−ラックシステムにおいて、１つのシンクロナイザ
／ＤＭＡのみが提供されかつラックはローカルキャスタ
ープロセッサを割当てることができる。 第１１Ｂ図は第１１Ａ図に描かれる如きの本発明に関係
する協同するマイクロプロセッサコンピュータのブロッ
ク図である。先に述べたように、第１１Ａ図〜第１１Ｅ
図の実施例は各々４つのメモリーモジュールＭＭの４つ
のメモリユニットボードＭＵｎ。 および各々４つの処理モジュールＰＭの４つの処理ユニ
ットボート９を含み、本発明に関連したスレーブプロセ
ンサとして使用される処理モジュールおよびメモリーセ
ルとして使用されるメモリーモジュールを伴う。 第１１Ｂ図は１６個のプロセッサモジュールＰＭＩＡ−
ＰＭＩＤ％ＰＭ２Ａ −ＰＭ２Ｄ 、 ＰＭ３Ａ −Ｐ
Ｍ３Ｄ 、 ＰＭ４Ａ −ＰＭ４Ｄおよび１６個のメモ
リーモジュールＭＭＩＡ−ＭＭｔＤ、 ＭＭ２Ａ −Ｍ
Ｍ２Ｄ１ＭＭ３Ａ −ＭＭ３Ｄ 、 ＭＭ４Ａ −ＭＭ
４Ｄを示している。プロセッサモジュールＰＭｎＸ オ
Ｊ：びメモリー七ジュールＭＭｎＸは同じプロセンサユ
ニットボー）” ＰＵｎおよび同じメモリーユニットボ
ードＭＵｎにそれぞれ属する。 第１１Ｂ図は更に複数の双方向３２ビツトバスドライバ
ＧＤおよびシステムゲー） ＧＡＴＷＡＹに属する単方
向３２ピツトノ２スドライバＧＳを示しているｅ ３２
ビツトバスドライバＧＤは第７Ａ、８Ａ。 ８Ｂ図の双方向に制御されたバス要素を動作する。 −？７クイズ双方向性３２ビットバスは演算的なフェー
ズを決定するために入力０１−０４を受は入れるＧＤを
駆動する。他の双方向性３２ビツトバスはデータフロー
の方向を決定するためベアワイズ双方向性３２ビツトバ
スドライバＧＤをプロ七ツ丈モジュールＰＭｎＸ 間の
インターフェースヲ駆動り、カ） ＭＡＳＴＥＲＣ０Ｎ
ＴＲ０Ｌ ＢＵＳ ヘＯ７クセスｆ行う。 第１ｚＢ図のブロック図内に表わされている他の機能ユ
ニットハマスタープロセッサユニットＭＡＳＴＥＲ，直
接メモリアクセス（ＤＭＡ）インターフェースエＮＴＥ
ＲＦＡＣＥにホストコンピュータＨＯ３獅λらの信号を
供給するユニット、演算上のフェーズＭＡＳＴ１ｍ ５
ＹＮＣＨＲＯＮＩＺＥＲノ効果的ナスイッチｙグのため
のマスクシンクロナイザ、４つの命令デコーダアセンブ
リＢＤ１− ＢＤ４ （各プロセッシングユニットボー
ドＰＵｎのため）を含んでいる。 ここで述べる実施例において、命令デコーダアセンブリ
ＢＤｌ −ＢＤ４は実際は各々のプロセンサユニットボ
ーｆ ＰＵＢ −ＰＨ４内に結合されかつ第１１Ｂ図か
ら示されるように単独では存在しない。第ＵＢ図にはま
た連絡ラインが描かれ、これは種々のコンピュータ間の
ボーテイキュレーテイング手段を供給する。第１１Ｂ図
に描かれたワイドラインバスは２４ビツトアドレスを有
するＭＡＳＴＥＲＣＯＮＴＲＯＬＢＵＳ 、 ３２ビツ
トデータおよび４ビツト制御ラインを示している。ＭＡ
ＳＴＥＲＣ０ＮＴＲ０Ｌ ＢＵＳは、命令、データおよ
びシステム制御ユニット間の制御情報の転送を与える。 システム制御ユニットはマスタプロセッサＭＡＳＴＥ民
ｌＮ５ＴＲＵＣ’Ｉ′工０ＮＤＥＣＯＤＥＲ，ＭＡＳＴ
ＥＲ５ＹＮＣＨＲＯＮＩＺＥＲ，スｖ −、／ ７’
０セツサモジユ一ルＰＭｎＸ 、システムケートウェイ
（双方向性３２ビツトバスト９ライパＧＤ）およびＤＭ
Ａ工ＮＴＥＲＦＡＧを介してのホストコンピュータ（図
外）である。ＭＡＳＴＥＲＣ０ＮＴＲ０Ｌ ＢＵＳはマ
スクプロセッサＭＡＳＴＥＲに命令をｌＮ５ＴＲＵＣＴ
工０ＮＤＥＣＯＤＥＲ３およびＭＡＳＴＥＲ５ＹＮＣＨ
ＲＯＮ工ＺＥＲへ与えることを許容し、命令およびデー
タをプロセッサモジュールＰＭｎＸ オヨＵメモリモジ
ュールＰＭｎＸ 。 ＭＭｎＸへ与えることを許容する。 工Ｎ５ＴＲＵＣＴ工ＯＮ ＤＥＣＯＤＥＲカ第１１Ｂ図
に出力されるべき４つの選択信号５ＥＬＡ −５ＥＬＤ
を簡単化する目的で示されている。これらの表わされた
信号がハイのとき、スレーブプロセッサに対する命令お
よびプログラフのダウンローディングを目的とする独立
のプロセッサ二二ツ） ＰＵｎの各々のプロセッサモジ
ュールＰＭｎＡ −ＰＭｎＤを可能化し、データメモリ
セルに対する読出し／書込みを可能化し、スレーブプロ
セッサに対する制御情報の変更を可能化する。 また、第１１Ｂ図には命令デコーダ制御バスＣ０ＮＴＲ
０Ｌ ＢＵＳが示されている。実施において、そのよう
な制御バスは各々の４つのポート命令デコーダＢＤＩ
−ＢＤ４に関連付けられる。このような制御バスは命令
デコーダＢＤＩ −ＢＤ４からのデコードされた命令の
第１１Ｂ図に示される如きの命令デョーダ制御バス部Ｃ
ＮＴＬｎＸを横切る各々のプロセッサモジュールＰＭｎ
Ｘへの転送を許容する。 ＭＡＳＴＥＲ５ＹＮＣＨＲＯＮＩＺＥＲハ発生すｉティ
ルア ：ｒ−一ズ信号０１−０５を示している。フェー
ズ信号ＯｎはプロセッサモジュールＰＭｎＸと位相幾何
学的に対応する類似のメモリモジュールＭＭｎＸ 間に
供給されるべきアーテイキュレーションのフェーズを決
定する。第３Ａ、第４Ａおよび第１０図を見よ。 フェーズ信号０１−０５はベアワイズへの入力として示
され、双方向性３２ビツトバスト９ライバＧＳおよび単
方向性３２ビットバスドライバＧＳは「第５の」アーテ
イキュレーション（フェーズｏ５）を開始するのに使用
されたことに注目すべきである。これらの要素の双方向
性スイッチング要素としての機能は第７図、第８Ａ図、
第８Ｂ図を参照シテ述ヘラレテイル。ＭＡＳＴＥＲ５Ｙ
ＮＣＲＨＯＮ工ｚｇＲは与えられた時間で一１イにされ
るべき５つのフェーズ信号０１−０５のただ１つだけを
許容し、メモリアクセスの混乱を防止する。 第１１Ｂ図において、ソリッドライン連絡バスおよび３
２ビツトバスドライバ（ゲート要素）を介して４つの包
囲メモリモジュールＭＭＸに切替可能に関連付けられる
プロセツサモジュール２開ｎＸカ示されている。同様に
、メモリーモジュールＭＭｎＸはゲート要素を介して４
つの包囲プロセッサモジュールＰＭｎＸに切替可能に関
連付けられて示されている。周期的境界条件処理のため
に、Ｐ２Ｏ１−Ｊ２０１、Ｐ２Ｏ４−Ｊ’２０４、Ｐｌ
ｏｌＡ−ＪＩＯ１氏Ｐ１０４Ａ−Ｊ１０４ＡおよびＰｌ
ｏｌＢ−、ＴｌｏｌＢ％Ｐ１０４Ｂ−Ｊ１０４Ｂ Ｃ図
外）のように番号付けられた節点は供に飛越されること
が可能であシ、これによシ全プロセッサモジュールは４
つのメモリモジュールを結合し、全メモリモジュールは
４つのプロセッサモジュールに関連付けられる。第５の
アーテイキュレーションフエーズ０５は第１１Ａ−第１
１Ｅ図の実施例に与えられる。しかしながら、第５のア
ーテイキュレーションフエーズ回路は第１１Ａ図を簡単
化するために２５）のメモリーモジュール／フロセンナ
モジュールインタフェースＭＭ２Ｄ／ＰＭＩＢ、 ＭＭ
２Ｃ／ＰＭＩＡのためだけに示されている。第５のアー
テイキュレーション回路を描いているゲートおよび飛越
成分は第１１Ｂ図に破線で示されている。 第３図及び第４Ａ図を参照して述べた実施例の如く、プ
ロセツサモジュールＰＭｎＸはプロセッシングフェーズ
ｏｎに依存するメモリモジュールＭＭｎＸに関連した彼
等らの１つに切替えられる。 例えば、プロセッサモジュールＰＭ３Ｇ（第１１図の真
中附近）はゲート装量を介して４つの包囲メモリモジュ
ール（ＭＭ３３、ＭＭ４Ｂ％ＭＭ３Ｃ，ＭＭ４Ｃ）に切
替可能に関連付けられる。フェーズ０１の間、プロセッ
サモジュール２Ｍ３ＣハメモリモジユールＭＭ４Ｃに切
替えられ、フェーズ０２０間、ＰＭ３Ｃはメモリーモジ
ュールＭＭ４Ｂに切替えられ、フェーズ０３の間、ＰＭ
３ＣはメモリモジュールＭＭ３Ｂに切替えられ、フェー
ズ０４の間、ＰＭ３ＣはメモリーモジュールＭＭ３Ｇに
切替えられる。 同様に、各メモリモジュールＭＭｎＸは切替え可能に４
つのプロセッサモジュールに関連付ケられる。例えば、
メモリーモジュールＭＭ３ｃ（第１１Ｂ図の「下」プロ
セッサモジュール２Ｍ３Ｃニ示される〕は切替可能に４
つの包囲プロセッサモジュールに関連付けられる。フェ
ーズｏ ｌｏ ｒｔｓ’ｌ、ＭＭ３Ｃはプロセッサモジ
ュールＰＭ２Ｃによって表現され、フェーズ０２０間、
Ｍ３ＣはプロセッサモジュールＰＭ２Ｄによって表現さ
れ、フェーズ０３の間、ＭＭ３Ｃはプロセッサモジュー
ルＰＭ３Ｄによって表現され、フェーズ０４の間、ＭＭ
３ＧはプロセッサモジュールＰＭ３ Ｃによって表現さ
れる。 一般に、アクティブプロセッシングフェーズの数、順番
および確認はマスタブａセッ？ ＭＡＳＴＥＲのソフト
ウェアプログラム制御下にふる。 各々の上述のフェーズの間、シュミレーションおよび否
衝突アクセスはマスタプロセッサＭＡＳＴＥＲオヨびＭ
ＡＳＴＥＲ５ＹＮＣＨＲＯＮＩＺＥＲＯ制御下テ双方向
スイッチＧＡＴＥＷＡＹを介して位相幾何学的な類似の
メモリ−モジュール（メモリーセル）およびシステムの
プロセッサモジュール（スレーブモジュール）間に与え
られる。 第１１Ｃ図は本発明の一実施例の改良を与えるための回
路が示されている。もちろん、別の設計であってもよい
。第１１Ｃ図、第１１Ｄ図および第ＬＩＥ図のブロック
図において、機能ユニットは特定の論理回路で具体化さ
れる市販のチップが参照される。５ＹＮＣＨＲＯＮＩ
ＺＥＲは複数の機能ユニット、入力および出力で具体化
される。 これらは彼等らの共通の機能面でグループ化されかつ論
ぜられる。例えば、７４ＬＳ （３５）はオープンコレ
クション出力を伴う２人力ＡＮＤゲートである。 そのユニットは複数のＢＦ工Ｎ０−ＢＦ工Ｎ３信号を受
は入れ、ラックユニット上の各々のプロセッサボート９
が処理を終了したかどうかを決定する。もしそうなら、
すなわち、全ボードモジュールが処理を終了したら、
ＭＦ工Ｎ工ＳＨ（マスタフィニツシユ）信号が発生され
る。 同様に、オープンコレクタ出力を伴う７４ＬＳＯＢの発
明者はＢ工ＮＴ１−Ｂ工ＮＴ４信号を割込ませる割込プ
ロセッサボート（ユニット）を使用シ、同時にマスタ割
込信号Ｍ工ＮＴおよび終了割込信号Ｆ工Ｎ工ＮＴの状態
を変化することができる７４ＬＳ （３５）の出力を使
用する。第１１Ｂ図の工Ｎ５ＴＲＵＣＴ工ＯＮ ＤＥＣ
ＯＤＥＲも同様にマスタ割込信号Ｍ工ＮＴの状態に影響
することに注意すべきである。 ここで述べる５ＹＮＣＨＲＯＮ工ＺＥＲの決定的な機能
はプロセッシングフェーズ制御情報のそれの出力である
。 出力０１〜ｏ５を決定する５つのフェーズは８進法デコ
ーダ７４ＬＳ１３８の出力の如く第１１Ｃ図に示されて
いるａ８進法デコーダ７４ＬＳ１３８はそれ自身８進法
ラッチバスドライバ７４ＬＳ３７３からの入力を受入れ
る。低メンバＭＡＳＴＥＲバスアト・レスビット、ＭＡ
ＤＲＱ、 ＭＡＤＲＩ、ＭＡＤＲ２は処、理フェーズ情
報全バストゝライバフ４ＬＳ３７３および８進法デコー
ダ７４ＬＳ１３８に運ぶために使用され、これによシ適
当なフェーズ信号がハイにされる。 第１１Ａ−第１１Ｄ図の実施例において、マスタア）’
Ｌ／スバスビット部分ＭＡＤＲｎはＭＡＳＴＥＲおよび
目的ユニット間に命令的な情報を運ぶ。 一般的なマスクストローブ信号５ＴＲＯＢＥ ｉｄシス
テム資源の制御を与えるために制御内のユニットに依存
する５ＹＮＣＨＲＯＮ工ＺＥＲすなわちマスタプロセッ
サＭＡＳＴＥＲによって発生される。５ＴＲＯＢＫは１
以上のシステムラックをＭＡＳＴＥＲに接続させること
を許容することを提供するユニットランクコードに応答
する。ここで述べられる実施例において、ユニットボー
どはセルフ−コープインｆで６シ、例えばバンクプレン
にコードされるもし彼等が移動されれば、システムは適
当な位置をピックアップする。これはボードが互換性で
あることを許容する。更に詳しくは、ボードコードＲＡ
ＣＫＣＤＩ、ＲＡＣＫＣＤ２はハイアドレスビットの時
（ＭＡＤＲ２１、ＭＡＤＲ２２）、４進複式入力ＮＯＲ
ゲー） ７４ＬＳＯ２と同時にラックセレクト信号ＰＡ
ＣＫＳＥＬを発生するアドレスデコーダ７４ＬＳ８５に
供給される。また、Ｃ０ＮＴＲ０ＬＬＦ：ＶＳＹＮＣＨ
ＲＯＮＴ、ＺＥＲホー ）’ （第１１ Ｃ図〕は４進
複式入力ＮＯＲゲー）７４ＬＳＯ２を介して読出／書込
信号ＲＤ／ＷＲに影響する。この実施例において、読出
／書込信号ＲＤ／ＷＲは読出モードで・・イであシ書込
モードでロウである。また、第１１０図のコントローラ
／シンクロナイザボードはアートフライティング／転送
するＭＡＳＴＥＲＣＯＮＴＲＯＬ ＢＵＳ Ｗ スｆｉ
７ ）’ Ｌ／ スラ（ｙ ＭＡＤＲＯ−ＭＡＤＲ２
３およびマスタデータラインＭＤＡＴＡ Ｏ−ＭＤＡＴ
Ａ３１を示している。 第１１Ｄ図は本発明の装置に備えられるｌＮ５ＴＲＵＣ
ＴＩＯＮ ＤＩ Ｃ０ＤＥＲ＄−よび制御論理回路のブ
ロック図を示している。第１１Ｂ図に関して述べられた
如く、ここで述べられた実施例の各スレーブプロセッサ
ユニットＰＵｎは第１１Ｄ図に示される如キｌＮ５ＴＲ
ＵＣＴ工ＯＮ ＤＫＣＯＤＥＲ回Ｗ５ホー ）” （：
ｘ Ｖ −７’プロセツサユニツトボード上の４つのス
レーブプロセッサに共通）を含む。 工Ｎ５ＴＲＵＣＴ工ＯＮ ＤＥＣＯＤＥＲ（第１１Ｄ図
ンはメモリアドレスライン２３ ＭＡＤＲ２３を接合す
ることに注目すべきである。示された実施例において、
メモリアドレスライン２３ ＭＡＤＲ２３がハイのとき
、ボードユニットＰＵｎ上の全スレーブプロセッサは命
令を受取ることが可能化される。システムは全スレーブ
プロセッサに対する同時に存在する全命令のダウン−ロ
ーディングを可能にする機能を備える。 工Ｎ５ＴＲＵＣＴ工０ＮＤＥＣｏＤＥＲハ適当す入力、
出力データメモリ選択信号ＤＭＳＩ−ＤＭＳ４ 、プロ
セッサメモリ選択信号ＦＭＳ １− ＦＭＳ ４、プロ
セッサメモリ書込信号ＰＭＷＩ −ＰＭＷ４、プロセッ
サメモリ読出（ＩＰＭＲＩ −ＰＭＲ４、チー タメモ
ＩＪ ａ込信号ＤＭＷＩ −ＤＭＷ ４、データメモリ
読出信号ＤＭＲ１−ＤＭＲ４およびロート９アドレス信
号ＬＤＡＩ −ＬＤＡ４に応答する４つの８ビツトバス
ビライバ７４ＡＬＳ２４４ ｆ含す。４つの８進バスド
ライバ７４ＬＳ２４４からの信号出力の添付番号（１−
４）は各プロセッサユニット上の４つのプロセッサモジ
ュールに属するものとする。 第１１Ｄ図のｌＮ５ＴＲＵＣＴ工（Ｍ ＤＥＣＯＤＥ
Ｈの全ての４つの８進バスドライバ７４ＡＬＳ２４４は
Ｍ■ゲート７４ＬＳＯ８（論理ＮＯＲとして示されてい
る）から発生され比信号に応答する。ＡＮＤゲー） ７
４ＬＳＯ８はハイビットＭＡＳＴＥＲＢＵＳアドレスラ
インおよび４進複式デコーダ７４ＬＳ１３９からの出力
に応答する。 ４進複式デコーダ７４ＬＳ１３９はロクビットＭＡＳＴ
ＥＲＢＵＳ ７ ）” ｌ／ 、（？ （ｙ ＭＡＤＲ
３、ＭＡＤＲ４、システム５ＴＲＯＥＥ信号、機能ロー
ドアドレス信号ＦＬＤＡおよびＤＣしくルシステム読出
／書込信号ＲＤ／ｗＲニ応答スル。４進複式デコーダ７
４ＬＳ１３９、加えてＭのチー）７４ＬＳＯ８への出力
信号はエツジトリガ読出ＲＤ、書込ＷＲおよびロードＬ
Ｄ信号を出力する。このロー）”ＬＤ信号は読出／書込
／ロードアドレス信号を発生するため略々８ビツトバス
ドライバ７４ＡＬＳ２４４へ転送される。データおよび
プロセッサメモリ選択信号ＤＭＳｎ 、 ＰＭＳｎ ｙ
ＦＩ：出力する８ビツトバスドライバは更に機能データ
／プロセッサメモリ記憶信号ＰＤＭ８． ＦＰＭＳに応
答することに注目すべきである。 工Ｎ５ＴＲＵＣＴ工ＯＮ ＤＥＣＯＤＥＲはＭＡＳＴＥ
ＲＢＵＳアト９レス信号、ラック選択信号Ｒ≠ＳＥＬ
、ラックユニット内のボードを参照する（バックプレン
からの）ボード選択信号ＢＣ２，ＢＣＩに応答するアド
レスデコーダ７４８８５を含む。命令デコーダ７４８３
５はボード選択信号ＢＳＩＬを、更に轡能信号ＣＦ’）
リセツ） ＦＲ８Ｔを発生する制御アＰレス信号ＣＡＯ
−ＣＡ２（システムＭＡＳＴＩＲＢＵＳカラ０ ） 、
割込Ｆ工ＮＴ、連絡ＰＣＯＭ、 ｏ −）’ ７ Ｆ
’ Ｖ スＦ’ＬＤＡ、ｘ ｐ −） Ｆ工ＳＴ。 データメモリ選択ＰＤＭＳ、プロセッサメモリ選択Ｆ’
ＰＭＳに対応する第二の４進複式デコーダ７４Ｔ−ｓ１
３９［”Ａ］に出力する。 第１１Ｄ図は、割込リセット信号工ＮＲ８Ｔ １− 工
ＮＲ８Ｔ ４、マスタ割込信号Ｍ工ＮＴＩ−Ｍ工ＮＴ４
、スレーブ割込信号５ＩＮＴＩ−３工ＮＴ４およびボー
ド割込信号３Ｄ工Ｎ踵（各々が各プロセッサユニットボ
ードのための）全発生または応答する之めの制御手段を
示している。セット／リセット割込信号処理は４重のリ
セット／セットランチユニット７４ＬＳ２７９．８進デ
コーダ７４Ｌ３１３８および更にそれが機能スタート信
号Ｆ工ＳＴに応答する８進双方向性バスドライバ７４Ｉ
、ｓ ２４５を用いて実行される。 それがスレーブ割込信号Ｓ工ＭＴ１−８工ＮＴ４に応答
する４倍のセット／リセットラッテ７４ＬＳ２７９から
の出力の応答においては、複式４人力ＮＡＮＤゲートが
ボード割込信号ＢＤ工ＮＴ４を出力する。ある信号スレ
ーブプロセッサ割込をシステム割込に結合することを許
容する。 各プロセッサユニットボードの４つのスレーブプロセッ
サモジュール１−４の処理の終了時に、終了信号ＦＩＮ
Ｉ −Ｆ’工Ｎ４が発生される。全プロセッサモジュー
ルの終了時に、複式人力ＮＡＮＤゲート７４ＬＳ２２は
ボード終了信号ＢＤＦ’ＩＮ≠を発生する。 ＭＡＳＴＥＲＢＵＳデーデーインＭＤＡＴＡＯ−ＭＤＡ
ＴＡ３１は工Ｎ５ＴＲＵＣ’ｌ’工ＯＮ ＤＥＣＯＤＥ
Ｒに対してアクセス可能であることに注意すべきである
。 本発明は一般的目的のＶａｎ −Ｎｅｕｍａｎｎ装置を
指図するものでないことに注意すべきである。したがっ
て、上述の如く計画されることができない問題は無意味
に処理されるであろう。したがって、本発明は非常に大
きなコンピユーテイングパワーが必要とされるエリアに
おいて一般に使用されるだろう。しかしながら、システ
ムはクレームされた発明の構成によって無意味でなく許
容されたデータ記憶のために使用されるホストマシンと
、データの分析とを結び付ける。 本発明は種々のソフトウェアスイッチ、例えば（１）メ
モリ次元／構成の初期化、（２）スレーブメモリスペー
スの初期化、 （３１スレーブプロセツサに位相幾何学
的な類似メモリエリアヘスイツチさせることを備えても
よい。 事実、本発明は全体的にソフトウェア構成可能な方法を
備えてもよいことは理解される。しかしながら、空き時
間を避けかつシステムの調和およびモジュール方式を支
援するためにメモリセルの数とプロセッサの数との間に
１対１の対応があることが望ましい。本発明の構成は概
念的にシステム内のスレーブ又はマスタプロセッサを含
む実際のプロセッサの支配を受けずかつ彼等が有効にな
るように高速かつパワフルなプロセッサを使用するよう
に容易に変更される。 同様に、本発明の構成はゲート内の双方向パス幅に概念
的に支配されない。パスは解決された問題中に要求され
た正確さおよび／またはスレーブおよびマスタプロセッ
サの入力／出力チャネルの幅に依存する幅にすることが
できる。
第１図は、本発明に従うマルチプロセッサ・システムを
示すブロック図であシ、 第２Ａ図及び第２Ｂ図は、問題のスペースを区画し、ま
た問題のスペースを７・−ドウエア空間にマツピングす
るメモリ・マツプを使用する例を示し、 第３図は、本発明に従うマルチプロセッサ・シスチムニ
おけるシーケンシャルなメモリ会アクセスを示す路線図
であシ、 第４Ａ図は、本発明に従う５装置位のメモリ・セル及び
プロセッサの構成を示す路線図である。 第４Ｂ図は、本発明に従うシステムにおいて達成可能な
アーキテクチャのモジュール性を示し、第５Ａ図及び第
５Ｂ図は、ＸＹ平面のメモリ・マツプと、（斜線のハン
チングで示される）基準セルに関して隣接する各セルに
アクセスするためのシステム・ゲートウェイの配置と、
の間のトポロジカルな関係を示す路線図であシ、 第６Ａ図及び第６Ｂ図は、２５）の独立なメモリ／プロ
セッサ・アレイをマスク・プロセッサを介してリンクす
ることによシシステム・サイズを拡大する方法を示し、 第７Ａ図は、径路エレメントを採用したゲートウェイの
設計の４装置位のものを示す路線図であり、 第７Ｂ図は、典型的な入力及び出力を示すシステム・シ
ンクロナイザの記号表示図であシ、第８Ａ図は、第７Ａ
図及び第８Ｂ図の双方向径路エレメントのロジックの実
施例の図であシ、第８Ｂ図は、双方向径路エレメントの
記号表示図であシ、 第９Ａ図及び第９Ｂ図は、コンフリクトを避けるための
メモリアクセスの同期的シーケンスを示し、 第１０図は、本発明によって達成されるトポロジー的に
類似のメモリ・セルへの同期的並列アクセスの順序づけ
を示し、 第１１Ａ図は、本発明に従う並列マルチプロセッサ・コ
ンピュータの３次元的表示図であシ、第１１Ｂ図は、本
発明に従うマルチプロセッサ・コンピュータの実施例を
示すブロック図であシ、第１１Ｃ図は、本発明に従う装
置における有用なシンクロナイザ基板の部分的回路図で
あシ、第１１Ｄ図は、本発明に従う装置において有用な
命令デコーダの部分的回路図であシ、第１２図は、本発
明に従う装置によって実現される数種の並列な・ξイブ
ライン構成図である。 （外５名） 第１２図（ａ） 第１２図（ｃ） 第１２図（ｂ） 第１２図（ｄ） 手続補正書
示すブロック図であシ、 第２Ａ図及び第２Ｂ図は、問題のスペースを区画し、ま
た問題のスペースを７・−ドウエア空間にマツピングす
るメモリ・マツプを使用する例を示し、 第３図は、本発明に従うマルチプロセッサ・シスチムニ
おけるシーケンシャルなメモリ会アクセスを示す路線図
であシ、 第４Ａ図は、本発明に従う５装置位のメモリ・セル及び
プロセッサの構成を示す路線図である。 第４Ｂ図は、本発明に従うシステムにおいて達成可能な
アーキテクチャのモジュール性を示し、第５Ａ図及び第
５Ｂ図は、ＸＹ平面のメモリ・マツプと、（斜線のハン
チングで示される）基準セルに関して隣接する各セルに
アクセスするためのシステム・ゲートウェイの配置と、
の間のトポロジカルな関係を示す路線図であシ、 第６Ａ図及び第６Ｂ図は、２５）の独立なメモリ／プロ
セッサ・アレイをマスク・プロセッサを介してリンクす
ることによシシステム・サイズを拡大する方法を示し、 第７Ａ図は、径路エレメントを採用したゲートウェイの
設計の４装置位のものを示す路線図であり、 第７Ｂ図は、典型的な入力及び出力を示すシステム・シ
ンクロナイザの記号表示図であシ、第８Ａ図は、第７Ａ
図及び第８Ｂ図の双方向径路エレメントのロジックの実
施例の図であシ、第８Ｂ図は、双方向径路エレメントの
記号表示図であシ、 第９Ａ図及び第９Ｂ図は、コンフリクトを避けるための
メモリアクセスの同期的シーケンスを示し、 第１０図は、本発明によって達成されるトポロジー的に
類似のメモリ・セルへの同期的並列アクセスの順序づけ
を示し、 第１１Ａ図は、本発明に従う並列マルチプロセッサ・コ
ンピュータの３次元的表示図であシ、第１１Ｂ図は、本
発明に従うマルチプロセッサ・コンピュータの実施例を
示すブロック図であシ、第１１Ｃ図は、本発明に従う装
置における有用なシンクロナイザ基板の部分的回路図で
あシ、第１１Ｄ図は、本発明に従う装置において有用な
命令デコーダの部分的回路図であシ、第１２図は、本発
明に従う装置によって実現される数種の並列な・ξイブ
ライン構成図である。 （外５名） 第１２図（ａ） 第１２図（ｃ） 第１２図（ｂ） 第１２図（ｄ） 手続補正書
Claims (59)
- （１）複数のプロセツサ 複数のメモリー・セルを含むデータ・メモリー・スペー
ス、 前記メモリー・セルの位相的に類似するものに並列に接
続されるように前記複数のプロセツサのいずれかを動作
させるスイツチング手段、 を含む多重プロセツサ計算機。 - （２）前記スイツチング手段は、前記メモリー・セルの
位相的に類似するものを交番するように並列に接続され
るべく前記複数のプロセツサを動作させるように適合さ
れる特許請求の範囲第１項記載の多重プロセツサ計算機
。 - （３）前記スイツチング手段と協働して、前記複数のメ
モリー・セルの位相的に類似するものを交番するように
前記複数のスレーブ・プロセツサのいずれかを同期的に
且つ非競合的に並列接続させる同期手段を更に含む特許
請求の範囲第２項記載の多重プロセツサ計算機。 - （４）前記スイツチング手段は、前記複数のプロセツサ
の少なくとも１つを複数の前記メモリー・セルに、前記
複数のメモリー・セルの少なくとも１つを複数の前記プ
ロセツサに、接続するように更に適合される特許請求の
範囲第３項記載の多重プロセツサ計算機。 - （５）前記プロセツサがスレーブ・プロセツサであり、
更に、前記スレーブ・プロセツサの動作を管理するため
に前記複数のプロセツサに接続されるマスター・プロセ
ツサを含む特許請求の範囲第４項記載の多重プロセツサ
計算機。 - （６）前記マスター・プロセツサは、更に、前記同期手
段の動作を管理するために前記同期手段に接続される特
許請求の範囲第５項記載の多重プロセツサ計算機。 - （７）前記スレーブ・プロセツサは、前記マスター・プ
ロセツサ及び共有メモリーを介して、間接的にのみ通信
する特許請求の範囲第５項記載の多重プロセツサ計算機
。 - （８）前記スイツチング手段は、双方向性の被制御パス
ウエイ素子を含み、該素子を横切つて前記スレーブ・プ
ロセツサが前記メモリー・セルをアクセスする特許請求
の範囲第５項記載の多重プロセツサ計算機。 - （９）前記スレーブ・プロセツサの各々がビツト・スラ
イス・マイクロプロセツサを含む特許請求の範囲第５項
記載の多重プロセツサ計算機。 - （１０）前記スレーブ・プロセツサはハーバード・アー
キテクチヤを含む特許請求の範囲第５項記載の多重プロ
セツサ計算機。 - （１１）前記スレーブ・プロセツサのいずれかと前記メ
モリー・セルのいずれかとが５重配位にある特許請求の
範囲第５項記載の多重プロセツサ計算機。 - （１２）前記スレーブ・プロセツサのいずれかと前記メ
モリー・セルのいずれかとが４重配位にある特許請求の
範囲第５項記載の多重プロセツサ計算機。 - （１３）問題スペースが前記メモリー・セルに分割され
ている特許請求の範囲第５項記載の多重プロセツサ計算
機。 - （１４）前記スレーブ・プロセツサは個々にプログラム
可能である特許請求の範囲第５項記載の多重プロセツサ
計算機。 - （１５）変数がそれらの値に関連してメモリー・スペー
スにマツプされる特許請求の範囲第５項記載の多重プロ
セツサ計算機。 - （１６）前記マスター・プロセツサと通信するホスト計
算機を更に含む特許請求の範囲第５項記載の多重プロセ
ツサ計算機。 - （１７）前記スレーブ・プロセツサがそれら自体の命令
メモリーを有する特許請求の範囲第１４項記載の多重プ
ロセツサ計算機。 - （１８）前記ホスト計算機が前記マスター・プロセツサ
として動作する特許請求の範囲第１６項記載の多重プロ
セツサ計算機。 - （１９）前記メモリー・スペースは、境介条件を用いる
周期法で接続される特許請求の範囲第５項記載の多重プ
ロセツサ計算機。 - （２０）スレーブ・プロセツサ／ゲートウエイ／メモリ
ー・セル・アーキテクチヤがモジユラーである特許請求
の範囲第８項記載の多重プロセツサ計算機。 - （２１）パイプライン・アーキテクチヤを更に含む特許
請求の範囲第８項記載の多重プロセツサ計算機。 - （２２）並列処理モードと同時処理モードとの間で前記
多重プロセツサ計算機を再配置するための手段を更に含
む特許請求の範囲第１項記載の多重プロセツサ計算機。 - （２３）複数のプロセツサとデータ・メモリー・スペー
スとを含み、該データ・メモリー・スペースが更に複数
のメモリー・セルを含む計算機システムにおいて、 ａ）問題スペースを前記複数のメモリー・セルにマツプ
化するステツプ、 ｂ）前記複数のプロセツサのいずれかに対して、それぞ
れ非競合の位相的に類似するメモリー・セルをアクセス
するステツプ、 ｃ）前記複数のプロセツサの個々のアクセスを用いて前
記位相的に類似するメモリー・セルからのデータを並列
に処理するステツプ、 を含む電子計算方法。 - （２４）複数のプロセツサとデータ・メモリー・スペー
スを含み、該データ・メモリー・スペースが更に複数の
メモリー・セルを含む計算機システムにおいて、 ｄ）前記複数のプロセツサのいずれかに対して、それぞ
れ非競合の位相的に類似するメモリー・セルをアクセス
するステツプであつて、前記複数のプロセツサの少なく
とも１つがそれによつて最後にアクセスされたメモリー
・セル以外のメセリー・セルをアクセスするステツプ、 ｅ）前記複数のプロセツサの個々のアクセスを用いて、
前記位相的に類似するメモリー・セルからのデータを並
列に処理するステツプ、を更に含む特許請求の範囲第２
３項記載の電子計算方法。 - （２５）複数のプロセツサとデータ・メモリー・スペー
スを含み、該データ・メモリー・スペースが更に複数の
メモリー・セルを含む計算機システムにおいて、ステツ
プ（ｄ）の間に、前記複数のメモリー・セルの少なくと
も１つが、それを最後にアクセスするプロセツサ以外の
プロセツサによつてアクセスされる特許請求の範囲第２
４項記載の方法。 - （２６）複数のプロセツサとデータ・メモリー・スペー
スとを含み、該データ・メモリー・スペースが更に複数
のメモリー・セルを含む計算機システムにおいて、 （ｆ）前記ステツプ（ｄ）及び（ｅ）を繰り返すステツ
プ、を更に含む特許請求の範囲第２５項記載の方法。 - （２７）複数のプロセツサとデータ・メモリー・スペー
スとを含み、該データ・メモリー・スペースが更に複数
のメモリー・セルを含む計算機システムにおいて、隣接
するメモリー・セル内のデータが前記プロセツサの各々
によつて重畳法で処理される特許請求の範囲第２６項記
載の電子計算方法。 - （２８）複数のプロセツサとデータ・メモリー・スペー
スとを含み、該データ・メモリー・スペースが更に複数
のメモリー・セルを含む計算機システムにおいて、前記
ステツプ（ａ）の間に、変数がその値に関連してメモリ
ー・セルにマツプされる特許請求の範囲第２４項記載の
電子計算方法。 - （２９）複数のプロセツサとデータ・メモリー・スペー
スとを含み、該データ・メモリー・スペースが更に複数
のメモリー・セルを含む計算機システムにおいて、前記
ステツプ（ａ）乃至（ｆ）のいずれかがマスター・プロ
セツサによつて管理される特許請求の範囲第２８項記載
の電子計算方法。 - （３０）複数のプロセツサとデータ・メモリー・スペー
スとを含み、該データ・メモリー・スペースが更に複数
のメモリー・セルを含む計算機システムにおいて、前記
ステツプ（ａ）の間に、データが、計算上の問題を分割
するような方法でメモリー・セルに分散される特許請求
の範囲第２９項記載の電子計算方法。 - （３１）複数のプロセツサとデータ・メモリー・スペー
スとを含み、該データ・メモリー・スペースが更に複数
のメモリー・セルを含む計算機システムにおいて、スレ
ーブ・プロセツサの実行サイクル中に、メモリー・セル
からのデータが前記マスター・プロセツサに与えられる
特許請求の範囲第２９項記載の電子計算方法。 - （３２）複数のプロセツサとデータ・メモリー・スペー
スとを含み、該データ・メモリー・スペースが更に複数
のメモリー・セルを含む計算機システムにおいて、前記
ステツプ（ａ）がソフトウエアを用いて実行される特許
請求の範囲第３０項記載の電子計算方法。 - （３３）複数のプロセツサとデータ・メモリー・スペー
スとを含み、該データ・メモリー・スペースが更に複数
のメモリー・セルを含む計算機システムにおいて、前記
ステツプ（ａ）の間に、３次元の問題がデータ・メモリ
ー・スペースにマツプされる特許請求の範囲第３０項記
載の電子計算方法。 - （３４）複数のプロセツサとデータ・メモリー・スペー
スとを含み、該データ・メモリー・スペースが更に複数
のメモリー・セルを含む計算機システムにおいて、隣接
するメモリー・セル内のデータが重畳法で処理される特
許請求の範囲第２４項記載の電子計算方法。 - （３５）複数のプロセツサとデータ・メモリー・スペー
スとを含み、該データ・メモリー・スペースが更に複数
のメモリー・セルを含む計算機システムにおいて、前記
スレーブ・プロセツサが種々のプログラムを実行する特
許請求の範囲第２６項記載の電子計算方法。 - （３６）複数のプロセツサとデータ・メモリー・スペー
スとを含み、該データ・メモリー・スペースが更に複数
のメモリー・セルを含む計算機システムにおいて、変数
がメモリー内のそれらのロケーシヨンによつて無条件に
示される特許請求の範囲第３０項記載の電子計算方法。 - （３７）複数のプロセツサとデータ・メモリー・スペー
スとを含み、該データ・メモリー・スペースが更に複数
のメモリー・セルを含む計算機システムにおいて、メモ
リー・スペースが境界条件を用いる周期法で接続される
特許請求の範囲第２３項又は第２６項記載の電子計算方
法。 - （３８）複数のプロセツサとデータ・メモリー・スペー
スとを含み、該データ・メモリー・スペースが更に複数
のメモリー・セルを含む計算機システムにおいて、スレ
ーブ・プロセツサとメモリー・セルとの間の処理が５重
配位で生ずる特許請求の範囲第２６項記載の電子計算方
法。 - （３９）複数のプロセツサとデータ・メモリー・スペー
スとを含み、該データ・メモリー・スペースが更に複数
のメモリー・セルを含む計算機システムにおいて、スレ
ーブ・プロセツサとメモリー・セルとの間の処理が４重
配位で生ずる特許請求の範囲第２６項記載の電子計算方
法。 - （４０）複数のプロセツサとデータ・メモリー・スペー
スとを含み、該データ・メモリー・スペースが更に複数
のメモリー・セルを含む計算機システムにおいて、前記
スレーブ・プロセツサが同様のプログラムを実行する特
許請求の範囲第２６項記載の電子計算方法。 - （４１）複数のスレーブ・プロセツサ、 複数のメモリー・セルに分割されたデータ・メモリー・
スペース、 前記メモリー・セルの各々が複数の前記スレーブ・プロ
セツサの各々と同様にスイツチ可能に関連するように、
前記スレーブ・プロセツサの各々を複数の前記メモリー
・セルとそれぞれスイツチ可能に関連させるゲートウエ
イ手段、前記ゲートウエイ手段と協働し、それらの個々
に関連したメモリー・セルの各々を同期的、非競合的且
つスイツチ可能に接続させる同期手段、 前記同期手段と協働し、該同期手段により、前記スレー
ブ・プロセツサの各々をそれらの各々関連するメモリー
・セルの種々の位相的に類似のものの間に交互にスイツ
チ可能に接続させるマスター・プロセツサ、 を含む多重プロセツサ計算機。 - （４２）前記ゲートウエイ手段が双方向性の被制御パス
ウエイを含み、該パスウエイを横切つて、前記スレーブ
・プロセツサが前記メモリー・セルをアクセスする特許
請求の範囲第４１項記載の多重プロセツサ計算機。 - （４３）前記スレーブ・プロセツサがハーバード・アー
キテクチヤを含む特許請求の範囲第４１項記載の多重プ
ロセツサ計算機。 - （４４）前記スレーブ・プロセツサが処理ユニツト兼ロ
ーカル命令メモリーを含む特許請求の範囲第４１項記載
の多重プロセツサ計算機。 - （４５）前記スレーブ・プロセツサのいずれかと前記メ
モリー・セルのいずれかとが５重配位にある特許請求の
範囲第４１項記載の多重プロセツサ計算機。 - （４６）前記スレーブ・プロセツサのいずれかと前記メ
モリー・セルのいずれかとが４重配位にある特許請求の
範囲第４１項記載の多重プロセツサ計算機。 - （４７）前記メモリー・スペースがソフトウエアで配置
可能な特許請求の範囲第４１項記載の多重プロセツサ計
算機。 - （４８）前記スレーブ・プロセツサの前記いずれかと前
記メモリー・セルのいずれかとがパイプライン・アーキ
テクチヤで配置される特許請求の範囲第４１項記載の多
重プロセツサ計算機。 - （４９）変数がそれらの値に関連してメモリー・スペー
スにマツプされ得る特許請求の範囲第４１項記載の多重
プロセツサ計算機。 - （５０）スレーブ・プロセツサ／スイツチング手段／メ
モリー・セルがモジユラーである特許請求の範囲第４１
項の多重プロセツサ計算機を含む計算機システム。 - （５１）前記マスター・プロセツサがホスト計算機であ
る特許請求の範囲第４１項記載の多重プロセツサ計算機
。 - （５２）前記メモリー・スペースは、境界条件を用いる
周期法で接続される特許請求の範囲第４１項記載の多重
プロセツサ計算機。 - （５３）並列処理モードと同時処理モードとの間で前記
多重プロセツサ計算機を再配置するための手段を更に含
む特許請求の範囲第４１項記載の多重プロセツサ計算機
。 - （５４）複数のプロセツサ、 複数のメモリー・セルを含むデータ・メモリー・スペー
ス、 前記メモリー・セルの位相的に類似するものに同時的に
接続されるように前記複数のプロセツサのいずれかを動
作させるスイツチング手段、を含む多重プロセツサ計算
機。 - （５５）前記スイツチング手段は、前記メモリー・セル
の位相的に類似するものを交番するように同時的に接続
されるべく前記複数のプロセツサを動作させるように適
合される特許請求の範囲第５４項記載の多重プロセツサ
計算機。 - （５６）前記スイツチング手段と協働して、前記複数の
メモリー・セルの位相的に類似するものを交番するよう
に前記複数のスレーブ・プロセツサのいずれかを同時的
に、同期的且つ非競合的に接続させる同期手段を含む特
許請求の範囲第５５項記載の多重プロセツサ計算機。 - （５７）前記スイツチング手段は更に、前記複数のプロ
セツサの少なくとも１つを複数の前記メモリー・セルに
、また前記複数のメモリー・セルの少なくとも１つを複
数の前記プロセツサに、接続されるべく動作するように
適合される特許請求の範囲第５６項記載の多重プロセツ
サ計算機。 - （５８）前記プロセツサがスレーブ・プロセツサであり
、更に、前記スレーブ・プロセツサの動作を管理するた
めに前記複数のプロセツサに接続されるマスター・プロ
セツサを含む特許請求の範囲第５７項記載の多重プロセ
ツサ計算機。 - （５９）複数の前記スレーブ・プロセツサと複数の前記
メモリー・セルとがパイプライン素子としてそれぞれリ
ンクされている特許請求の範囲第５８項記載の多重プロ
セツサ計算機。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US68425084A | 1984-12-20 | 1984-12-20 | |
| US684250 | 1984-12-20 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61184659A true JPS61184659A (ja) | 1986-08-18 |
Family
ID=24747303
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28764285A Pending JPS61184659A (ja) | 1984-12-20 | 1985-12-20 | 位相分散メモリ−を用いる多重プロセツサ計算機 |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0187994A3 (ja) |
| JP (1) | JPS61184659A (ja) |
| CA (1) | CA1240400A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003006173A (ja) * | 2001-04-18 | 2003-01-10 | Matsushita Electric Works Ltd | 情報処理装置 |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0269995B1 (en) * | 1986-11-27 | 1993-06-23 | Nippon Telegraph And Telephone Corporation | Parallel data processing apparatus and method |
| JP2509947B2 (ja) * | 1987-08-19 | 1996-06-26 | 富士通株式会社 | ネットワ−ク制御方式 |
| CN1042677C (zh) * | 1991-10-07 | 1999-03-24 | 中国人民解放军国防大学 | 并行计算机系统及其应用 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5549763A (en) * | 1978-10-03 | 1980-04-10 | Burroughs Corp | Parallel data access aligning network |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3560934A (en) * | 1969-06-10 | 1971-02-02 | Ibm | Arrangement for effecting vector mode operation in multiprocessing systems |
| US4309691A (en) * | 1978-02-17 | 1982-01-05 | California Institute Of Technology | Step-oriented pipeline data processing system |
| DE2843471C2 (de) * | 1978-10-05 | 1983-12-01 | Burroughs Corp., 48232 Detroit, Mich. | Ausrichtnetzwerk für parallelen Zugriff |
| JPS57182257A (en) * | 1981-04-30 | 1982-11-10 | Fanuc Ltd | Data interchange system of data processing system |
| JPS58159169A (ja) * | 1982-03-17 | 1983-09-21 | Nec Corp | 並列処理方式 |
-
1985
- 1985-12-19 CA CA000498161A patent/CA1240400A/en not_active Expired
- 1985-12-20 JP JP28764285A patent/JPS61184659A/ja active Pending
- 1985-12-20 EP EP85116398A patent/EP0187994A3/en not_active Withdrawn
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5549763A (en) * | 1978-10-03 | 1980-04-10 | Burroughs Corp | Parallel data access aligning network |
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|---|---|---|---|---|
| JP2003006173A (ja) * | 2001-04-18 | 2003-01-10 | Matsushita Electric Works Ltd | 情報処理装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0187994A3 (en) | 1988-11-02 |
| CA1240400A (en) | 1988-08-09 |
| EP0187994A2 (en) | 1986-07-23 |
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