JP2001060173A - メモリ機密保護システム - Google Patents

メモリ機密保護システム

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JP2001060173A
JP2001060173A JP2000182849A JP2000182849A JP2001060173A JP 2001060173 A JP2001060173 A JP 2001060173A JP 2000182849 A JP2000182849 A JP 2000182849A JP 2000182849 A JP2000182849 A JP 2000182849A JP 2001060173 A JP2001060173 A JP 2001060173A
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memory
signal
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integrated circuit
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JP2000182849A
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Garasso Leonardo
ガラッソ レオナルド
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FIINIKKUSU TECHNOLOGIES Ltd
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FIINIKKUSU TECHNOLOGIES Ltd
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    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F21/00—Security arrangements for protecting computers, components thereof, programs or data against unauthorised activity
    • G06F21/70—Protecting specific internal or peripheral components, in which the protection of a component leads to protection of the entire computer
    • G06F21/78—Protecting specific internal or peripheral components, in which the protection of a component leads to protection of the entire computer to assure secure storage of data
    • G06F21/79—Protecting specific internal or peripheral components, in which the protection of a component leads to protection of the entire computer to assure secure storage of data in semiconductor storage media, e.g. directly-addressable memories

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  • General Physics & Mathematics (AREA)
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Abstract

(57)【要約】 （修正有） 【課題】書込みアクセスを抑制することによってフラッ
シュメモリは保証され、内容に係る権限なき更新又は不
正を防止する。 【解決手段】フラッシュメモリを有する集積回路に暗号
エンジンが含まれる。フラッシュメモリへの書込みの試
みは受け取られた暗号化証明が暗号エンジンにより認証
された場合に限り成功する。認証されない場合、書込み
許可信号回線及びフラッシュメモリに送られる電力は抑
止される。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明はフラッシュメモリの
記憶の保護(secure)に関し、より具体的にはフラッシュ
メモリアレイからの確実な読み取り及び書き込みアクセ
スを保証する暗号の認証を利用するシステム及び方法に
関する。
【０００２】
【関連技術の説明】インターネットの出現及びコンピュ
ータ間の絶えず増大するネットワーク化により、ユーザ
ーは大量な情報量に遠隔地からアクセス可能になった。
同時に、これはコンピュータ群のメモリに記憶される価
値あるデータに対して遠隔ユーザーによってアクセスが
可能となり、これを攻撃及び破壊し得ることとなった。
例えば、適度な知識をもつハッカーは、コンピュータの
BIOS又はプリブート機能を記憶し得るフラッシュメモリ
を効果的に再プログラムし得る。斯かる諸攻撃に対処す
べく、多数の暗号化システム群及びアルゴリズム群が開
発され、許可されたユーザーだけがメモリに記憶される
データを変更し得るようになった。
【０００３】代表的な暗号化アルゴリズム群、例えばRS
A又はDSA公開キーまたはプライベートキー暗号法は、遠
隔ユーザーがローカルコンピュータのメモリに対して読
み取り及び書き込みをする前に、遠隔ユーザーが認証を
要するデジタル証明を提示することを要求する。この遠
隔コンピュータ又はローカルコンピュータのいずれか又
は双方によって実行されるプログラムは概してこの認証
を実行する。この認証を実行するにあたり、処理プログ
ラムは、遠隔にあるコンピュータ群とローカルコンピュ
ータ群との間において情報を相互に送るか、又はいづれ
かのコンピュータ群の１つにおいて一括処理する。
【０００４】この暗号情報がコンピュータ群の間におい
て送信されるとき、前記暗号情報は「ハッカー」によっ
て観察されやすい。この認証がローカルコンピュータに
おいてのみなされる場合であっても、該ローカルコンピ
ュータ上で実行されるプログラムは外部動作を生じ、こ
れも観察されやすい。その結果、ハッカーは事実上メモ
リを再プログラムすることができ、その過程においてソ
フトウェアベースの保護ポリシー及び以前に有効たり得
た保護制御を無効にし得る。従って、暗号化及び認証化
は、ハッカーの該暗号情報をスクープする能力を制限又
除去する方法で実行されるべきであり、これにより遠隔
操作によって破壊又は攻撃されることからメモリ内のデ
ータを保証する。
【０００５】
【発明の概要】マイクロプロセッサのファームウェアの
ため保証メモリ記憶装置において、メモリアレイの更新
において暗号認証を利用し得る。この暗号認証を利用す
ると、該メモリーアレイにアクセスせんとする、例えば
「フラッシュアップデート」のようにメモリの内容に上
書きするが如きソフトウェアは、該プログラミング又は
適切な暗号保証なき前記メモリーアレイに係る書き込み
許可信号群へのアクセスが許容されない。
【０００６】概説すれば、本発明による集積回路は、少
なくとも暗号化されたデジタル証明を包含するデータ情
報を受け取るメモリと、このメモリ上で動作を実行可能
ならしめる許可信号及びこのメモリに電力を供給するパ
ワー信号と、このメモリに接続され、該データ情報に包
含される暗号化されたデジタル証明を受け取り、受信し
た該デジタル証明を認証し、この認証の決定に応答して
保護信号を生成する暗号エンジンと、更に該暗号エンジ
ン及び該メモリに接続する第１の制御ロジックを含み、
この第１の制御ロジックは該保護信号に応答して該許可
信号及び該パワー信号の少なくとも一つをメモリに選択
的に接続し、該保護信号が該暗号エンジンにより生成さ
れないときは該許可信号及び該パワー信号の少なくとも
一つは該メモリに接続されない集積回路である。
【０００７】本発明の更なる特徴は、メモリと暗号エン
ジンを含み、集積回路に実装されるメモリ保証方法であ
って、メモリにおいて少なくとも暗号化されたデジタル
証明を包含するデータ情報を受け取るステップと、この
メモリ上で動作を実行可能ならしめる許可信号とこのメ
モリに電力を供給するパワー信号を受け取るステップ
と、暗号エンジンで受け取ったデジタル証明を認証し、
この認証の決定に応答して保護信号を生成し、該保護信
号に応答して該許可信号及び該パワー信号の少なくとも
一つをメモリに選択的に接続し、該保護信号が暗号エン
ジンにより生成されないときは該許可信号及び該パワー
信号の少なくとも一つは該メモリに接続されないステッ
プとを含む方法である。
【０００８】
【好適な実施例の詳細な説明】本発明は、具体的な実施
例に関連して記述されるものの、この実施例に限定され
る意図はない。本発明による保護フラッシュにおいて、
埋設された暗号エンジンは、ソフトウエアベースの、そ
してオペレーティングシステムによってホストされる暗
号エンジンを認証するのに利用され得る。この保護フラ
ッシュを支持するプラットホームに認証能力を結合する
ことによって、信用の拘束(the chain of trust)はシス
テムインテグレータおよび／または本来の装置製造業者
（OEM）の手中に移り、フラッシュコンポーネント群の
更新処理がより適当になされ得る。暗号エンジン（及び
そのマイクロコード）及び該フラッシュメモリアレイの
統合は、超高速集積回路（VHSIC）ハードウェア記述言
語（VHDL）レベルでなされ得、集積化がなされると同一
の集積回路（IC）ハウジングを共有し得る。
【０００９】図1は、本発明に従った保護フラッシュ100
のブロック図である。図1に示すように、保護フラッシ
ュ100はフラッシュメモリアレイ10と、暗号エンジン20
と、第１のスイッチコントロール40と、第２のスイッチ
コントロール50とを含む。フラッシュメモリ10及び暗号
エンジン20は双方ともアドレス及びデータ回線群を受け
る。アドレス及びデータ回線群の数は変わり得るもので
あり、保護フラッシュ100が実行される特定のシステム
に依存する。図1においてアドレス回線群は32ビットで
表され、データ回線群は8、16又は32ビットで表され
る。
【００１０】本発明の実施に利用され得るVHDL暗号エン
ジンは、コンテントメータリングシステム(Content Met
ering System)と題する米国特許に係るものである。こ
れはグレッグ・カズミエルザック(Greg Kazmierczak)氏
他によりなされ、その特許番号は第5,764,762号であ
る。このコンテントメータリングシステムは「国際暗号
フレームワーク」と題する他の米国特許を使用する。こ
の特許はキース・クレンバ(Keith KIemba) 氏他により
なされ、その特許番号は第5,651,068号である。これら
の特許は双方とも本願明細書に包含するものとする。
【００１１】暗号エンジン20は、暗号エンジンコントロ
ールロジック22、ファームウェア24、RAM26、ROM28及び
プロセッサ又はCPU30を含む。この暗号エンジン制御ロ
ジック22は、例えば論理ゲート群、算術論理ユニット群
（ALU）及び当業者に知られている他のロジック回路網
の集合として形成し得る。この暗号エンジン制御ロジッ
ク22は、VHDLに包含され得、そしていかなる特定用途向
けＩＣ（ASIC）コアにも挿入され得る。この暗号エンジ
ン制御ロジック22は、例えばトリプルDES、RSA及びDSA
のような当業者に既知の業界標準暗号アルゴリズム群(i
ndustry-standard cryptographic algorithms)を実行し
得る。保護信号は、該フラッシュメモリアレイ10に対す
る書込みの試み(attempt)が認証されると暗号エンジン
コントロールロジック22によって保護回線60で生成され
る。
【００１２】ファームウェア24は、CPU30によって実行
される一群のマイクロ命令を記憶し、該暗号エンジン制
御ロジック22に暗号解読及び認証を実行するように指示
し、例えばNVRAM、ROM、PROM又はEPROMのように不揮発
性記憶装置として実装し得る。ファームウェア24の該マ
イクロ命令群は、プログラム体系、例えばDSAの如く公
開キーアルゴリズムを使用するキーベースの暗号システ
ムを形成する。ROM28はプライベートな記憶装置であ
り、暗号エンジンコントロールロジック22にアクセスし
得るが暗号エンジン20外にはアクセスし得ない。ROM28
は、保護フラッシュ100が実装されるコンピュータシス
テムに固有のデジタル証明を記憶する。このデジタル証
明は、好ましくは保護フラッシュ100が製造される時にR
OM28に設定される。ファームウェア24内のマイクロ命令
群が、例えばDSAのようなパブリックキーアルゴリズム
を実行するプログラムを包含すると、このデジタル証明
はパブリックキー/プライベートキーペアのプライベー
トキーを代表し得る。
【００１３】ファームウェア24及びROM28は図1において
別個の要素として示されるが、これらは双方とも同じ不
揮発性記憶装置に包含され得ると理解されるべきであ
る。その結果、ファームウェア24に記憶されるマイクロ
コードも暗号エンジン20外にアクセスし得ない。このフ
ラッシュメモリアレイ10は、好ましくは例えばPROM、EP
ROM又はEEPROMのような不揮発性記憶装置である。それ
は保護フラッシュ100が実装されるコンピュータシステ
ムに利用されるデータ及び情報を記憶し得る。例えばフ
ラッシュメモリアレイ10は該コンピュータシステムによ
って利用される該BIOSまたは他のプリブート情報を記憶
し得、そのオペレーティングシステムをブートする。該
フラッシュメモリアレイ100の大きさは変動し得るが、
一般に2の倍数、例えば8メガビットであり得る。
【００１４】図1に示すように、フラッシュメモリアレ
イは標準的に設定され、パワーラインVPP70、データ回
線群15、アドレス回線群25、書き込み可能回線80のみな
らず他の回線群（図示せず）をも有し、接続ピンに導出
され得る。書き込み可能回線80は、第２のスイッチコン
トロール50を通じてそのルートが決められ、VPP回線70
は第１のスイッチコントロール40を通じてそのルートが
決められる。双方のスイッチコントロール群とも該保護
信号回線60に従って該暗号エンジン制御ロジック22によ
り制御される。第２のスイッチコントロール50は、例え
ば１つの入力において本来の書込み許可信号を受信する
ＡＮＤゲートとして、そしてもう一方の入力においては
該暗号エンジン制御ロジック22の出力からの該保護信号
として実行され得る。VPP信号が通る第１のスイッチコ
ントロール40は、例えばプログラミングの間、該フラッ
シュメモリアレイ10の電流駆動諸条件の供給し得る飽和
スイッチとして作動し、パワーMOSFETとして実行され得
る。該暗号エンジン制御ロジック22が該保護信号を生成
/出力をしない限り、書き込み可能回線80及びVPP回線70
上の信号群は該フラッシュメモリアレイ10に導かれな
い。その結果、該フラッシュメモリアレイ10は再プログ
ラム、即ち該保護信号のアサーションなしには書き込み
ができない。
【００１５】この暗号エンジン制御ロジック22は、デー
タバス及びコントロールプロトコルを経た適切なデジタ
ル証明の提示に応答して妥当な認証が行われたときにだ
け該保護信号を生成する。このデジタル証明を適切に提
示することによって書き込み可能回線80及びVPP回線70
は起動し、それによって標準フラッシュメモリアレイを
有効にユーザーに提示する。このような証明の提示無し
に、即ち不正な証明の提示によって、書込み可能信号群
及びVPP信号群の該フラッシュメモリアレイ10に対する
ゲーティング動作はなされず、該フラッシュメモリアレ
イ10の内容変更が防止される。
【００１６】この防止はロックされたフラッシュアレイ
を生成し、この内容は適切な保証(credentials)の効力
発生によってのみそのロックが解除され得る。さらに、
プラットホーム上には暗号エンジン20を除き、いかなる
マイクロプロセッサ又は他の計算実体の実行に係るいか
なる要求も存在しない。その結果、この制御実体は、電
力が供給された直後で且つ該制御実体のシステムBIOS又
はファームウェアが実行を開始するチャンスを得る前
に、その安全が保証され得る。該フラッシュメモリアレ
イ10の内容を適切にロックすることにより、該ソフトウ
ェアが適当な保証を与えられたときに限って更新は実行
され得、証明の実際の認証をする保護フラッシュ100に
提示される。
【００１７】この認証は該フラッシュメモリアレイ10及
び該暗号エンジン20のハウジング内で行われるので、ハ
ッカーによって「観察され」得る外部の動作はない。従
って保護フラッシュ100は極めて安全である。図2は、本
発明による保護フラッシュメモリの動作に係るブロック
図である。通常の動作の下において該フラッシュメモリ
アレイ10は標準フラッシュROMのように電力を供給さ
れ、使用可能にされ及びアドレス指定がなされる。しか
しながら、現行内容が新規な内容に置換されるように該
フラッシュメモリアレイが書き込まれるとこの通常の動
作は変更される。第１に、該フラッシュメモリアレイ10
を制御実体の保護フラッシュ100に再プログラムするプ
ログラム又はシステムは、書込み動作を試みることによ
って該フラッシュメモリアレイ10のアドレス指定を行う
（ステップ205）。本記述は書込み動作に関してである
ものの、根底にある該プロセスは他の動作、例えば読み
取りにも等しく適用し得ることは理解されるべきであ
る。その後、該フラッシュメモリアレイ10のアドレス指
定を行うプログラムは暗号化された証明を作成し、暗号
化された書込み動作に対応する（ステップ210）。暗号
化された証明を作成するには、書込み動作の内容は、制
御実体に係る公開された若しくはプライベートなキーペ
アの公開キーを使用して承認(sign)され得る。暗号化さ
れたデジタル証明は、保護フラッシュ100に提供され又
は送られる（ステップ215）。図2に示すように、これら
各々のステップは保護フラッシュ100の外部に対して実
行される。以下に述べるところの以降のステップは全て
保護フラッシュ100の内部にて実行される。
【００１８】暗号化されたデジタル証明を送った後、そ
の証明は保護フラッシュ100によって受け取られる（ス
テップ220）。暗号エンジン20は、ファームウェア24に
記憶される暗号化アルゴリズムを使用し、受け取られた
暗号化された証明を解読する（ステップ225）。例え
ば、この証明が制御実体に係る公開キーで暗号化された
場合、該キーはその証明をそのプライベートキーで解読
してもよく、これはROM28に記憶され得る。ひとたび証
明が解読されると、暗号エンジン20はこの解読された証
明を確認又は認証する（ステップ230）。この認証は該
暗号エンジン制御ロジック22により、解読された情報が
コヒーレントかどうかを判定することによって実行され
得る。例えば、該プログラム動作のフォーマット又は言
語は、該暗号エンジン制御ロジック22によって認識し得
る幾つかのビットパターンを含み得、該解読された情報
が真正であることを判定する。
【００１９】図3は、本発明に従った保護フラッシュメ
モリの認証プロセスに係るブロック図である。データが
アドレス回線群及びデータ回線群に送られると、これら
の回線は、フラッシュメモリアレイ10内の記憶場所にア
クセスするコマンド群全てについてモニターされる。例
えば、これらの回線群はデータのバイト群にモニターさ
れ得る（ステップ305）。その後このバイト群はパケッ
トに集められる（ステップ310）。この集積は、例えば
バイト群のストリームの文字デリミタ群及びチェックサ
ムに基づいて単純なプロトコルを使用して実行され得
る。パケットが無効な場合、例えばあるデリミタが文字
群の特定の区間において発見されない場合、認証プロセ
スはステップ305に戻る。
【００２０】パケットが有効な場合、暗号エンジン20は
上述のステップ225と同じ方法でパケットの解読を試み
る（ステップ315）。もし解読されたパケットが対応す
るパブリックキーを使用して暗号化された場合、または
真正の証明を使用して承認された場合、該パケットは解
読されるとコヒーレントになる。例えば、該パケット
は、１つのファンクションコード及び幾つかの追加パラ
メータ群を包含する標準化されたパケットに類似する場
合にはコヒーレントである。もし該パケットがコヒーレ
ントでない場合、このパケットは無視され、該フラッシ
ュメモリアレイ10の安全は維持され、認証プロセスはス
テップ305に戻る。
【００２１】このパケットがコヒーレントな場合、該パ
ケットは解析され、該パケットに包含されるコマンドは
デコ―ドされる（ステップ320）。このコマンドが無効
のとき、このプロセスは再びステップ305に戻る。しか
しながら、コマンドが有効なとき、それは実行される
（ステップ325）。例えば、実行されたコマンドは該フ
ラッシュメモリアレイ10にアクセスを可能ならしめ得る
（ステップ330）。これに対して実行されたコマンドは
該フラッシュメモリアレイ10に対してアクセス不能にし
得る（ステップ335）。該フラッシュメモリアレイ10が
使用可能になると、公知技術にあるとおり、それは標準
のフラッシュアレイプログラムプロトコルを使用して再
プログラムされ得る。
【００２２】図2に戻って説明すると、例えば図3におい
て記述されるプロセスによって解読された書込み動作に
対応する解読された証明が認証されると、該暗号エンジ
ン制御ロジック22は、該保護回線60において信号を生成
する（ステップ235）。この保護回線60の出力は、書き
込み可能回線80上の書込み許可信号を使用可能にし、第
２のスイッチコントロール50及び安全な書き込み可能回
線85経由で該フラッシュメモリアレイ10に導かれる（ス
テップ240）。更に第１のスイッチコントロール40は、
該保護回線60の出力に応答して、安全なパワー信号VPP
回線75経由で該パワー信号VPPが該フラッシュメモリア
レイ10に入ることを許容する（ステップ245）。この安
全なパワー信号VPP及び安全な書込み許可信号が該フラ
ッシュメモリアレイ10に導かれると、解読なされた書込
み動作によって該フラッシュメモリアレイ10の内容は更
新される（ステップ250）。特に、この解読なされた書
込み動作は、アドレス及びデータ回線群に提供したデー
タとして該フラッシュメモリアレイ10に提示される。
【００２３】しかしながら、もしこの解読された証明が
該暗号エンジン制御ロジック22によって認証されない場
合、該暗号エンジン制御ロジック22は安全な回線60上に
信号を出力しない（ステップ255）。その結果、第１の
スイッチロジック40は、該パワー信号VPPが該フラッシ
ュメモリアレイ10に導かれるのを抑止する（ステップ26
0）。また、第２のスイッチロジック50は、該書込み許
可信号が該フラッシュメモリアレイ10に導かれるのを抑
止する（ステップ265）。このパワー信号VPP及び書き込
み許可信号が該フラッシュメモリアレイ10に導かれない
ことで、該フラッシュメモリアレイ10の内容は更新され
得ない（ステップ270）。
【００２４】本実施例はフラッシュメモリ機器群を特に
対象とするとはいえ、本技術は他のメモリ対象物又は他
の集積回路、例えばＩ／Ｏ回線、電子信号群、Ｉ／Ｏチ
ップ内のレジスタに係るバンク群または特定のプラット
ホーム上のポートに適用し得る。更に、本実施例は書込
み動作の保護に向けられるとはいえ、本技術は、例えば
読み取り又は実行命令(a read or execution instructi
on)のようにあらゆる種類の無権限な動作の禁止に適用
し得ると理解されるべきである。
【００２５】本発明に係る好適な実施例の前述の記載
は、図解及び説明を目的とする。斯かる記載は網羅的(e
xhaustive)ではなく、また本発明を開示された正確な形
態限定する意図もない。上記教示を考慮した改良及び変
更は可能であり、本発明の実施から獲得され得る。本実
施例は、本発明の原理と実用的な適用例を明らかにする
ために選定及び記述され、当業者が企図した特定の用途
に適するように多様な具体例及び多様な改良に該発明を
利用し得る。本発明の範囲は添付の請求項及びその均等
物によって定められることを意図する。
【図面の簡単な説明】
【図１】 本発明による保護のブロック図である。
【図２】 本発明によるフラッシュメモリシステムを安
全に更新するためのプロセスに係る流れ図である。
【図３】 本発明による保護フラッシュメモリに係る認
証プロセスのブロック図である。
【符号の説明】
１０ フラッシュメモリアレイ ２２ 暗号エンジン制御ロジック
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）

Claims (17)

    【特許請求の範囲】
  1. 【請求項１】 少なくとも暗号化されたデジタル証明を
    包含するデータ情報、前記メモリ上で動作を実行可能な
    らしめる許可信号及び自身に電力を供給するパワー信号
    を受け取るメモリと、 前記メモリに接続され、前記データ情報に包含される暗
    号化されたデジタル証明を受け取り、受信した前記デジ
    タル証明を認証し、前記認証の決定に応答して保護信号
    を生成する暗号エンジンと、更に前記暗号エンジン及び
    前記メモリに接続する第１の制御ロジックを含み、前記
    第１の制御ロジックは前記保護信号に応答して前記許可
    信号及び前記パワー信号の少なくとも一つをメモリに選
    択的に接続し、 前記保護信号が前記暗号エンジンにより生成されないと
    きは前記許可信号及び前記パワー信号の少なくとも一つ
    は前記メモリに接続されない集積回路。
  2. 【請求項２】 前記第１の制御ロジックは、前記保護信
    号及び前記許可信号を受け取り、更に前記保護信号に応
    答して前記許可信号を前記メモリに接続する論理ゲート
    を含む請求項１に記載の集積回路。
  3. 【請求項３】 前記第１の制御ロジックは、前記保護信
    号に応答して前記パワー信号をフラッシュメモリに選択
    的に接続するトランジスタを含む請求項１に記載の集積
    回路。
  4. 【請求項４】 前記第１の制御ロジックは、前記保護信
    号及び前記許可信号を受け取り、更に前記保護信号に応
    答して前記許可信号を前記メモリに接続する論理ゲート
    と、前記保護信号に応答して前記パワー信号を前記メモ
    リに選択的に接続するトランジスタとを含む請求項１に
    記載の集積回路。
  5. 【請求項５】 前記暗号エンジンは、前記暗号化された
    デジタル証明を認証するために使用するローカルなデジ
    タル証明を記憶するROMを含む請求項１に記載の集積回
    路。
  6. 【請求項６】 前記暗号エンジンは、前記受け取られた
    デジタル証明を前記ローカルなデジタル証明で解読及び
    認証する第２のコントロールロジックを更に含む請求項
    ５に記載の集積回路。
  7. 【請求項７】 前記暗号エンジンは、前記受け取られた
    デジタル証明が認証されると前記保護信号を生成する第
    ３のコントロールロジックを更に含む請求項６に記載の
    集積回路。
  8. 【請求項８】 前記暗号エンジンに接続される不揮発性
    メモリを更に含み、前記暗号エンジンにより使用するマ
    イクロ命令群を記憶して前記受け取られたデジタル証明
    を認証する請求項１に記載の集積回路。
  9. 【請求項９】 前記暗号エンジンに接続されるプロセッ
    サを更に含み、前記不揮発性メモリに記憶されるマイク
    ロ命令群を実行し且つ前記実行されたマイクロ命令群に
    従って前記暗号エンジンに前記受け取られたデジタル証
    明を認証するように指示する請求項８に記載の集積回
    路。
  10. 【請求項１０】 前記メモリはフラッシュメモリアレイ
    である請求項１に記載の集積回路。
  11. 【請求項１１】 メモリと暗号エンジンを含み、集積回
    路に実装されるメモリ保証方法であって、 前記メモリにおいて少なくとも暗号化されたデジタル証
    明を包含するデータ情報、前記メモリ上で動作を実行可
    能ならしめる許可信号及び前記メモリに電力を供給する
    パワー信号を受け取るステップと、 前記暗号エンジンで受け取ったデジタル証明を認証し、 前記認証の決定に応答して保護信号を生成し、 前記保護信号に応答して前記許可信号及び前記パワー信
    号の少なくとも一つを前記メモリに選択的に接続し、 前記保護信号が生成されないときは前記許可信号及び前
    記パワー信号の少なくとも一つは前記メモリに接続され
    ないとするステップとを含むメモリ保証方法。
  12. 【請求項１２】 前記選択的に接続するステップは、前
    記保護信号に応答して前記許可信号及び前記パワー信号
    を前記メモリに接続するサブステップを含む請求項１１
    に記載のメモリ保証方法。
  13. 【請求項１３】 前記認証するステップは、ローカルな
    デジタル証明を前記暗号エンジンにアクセスならしめる
    ROMに記憶し、前記暗号化されたデジタル証明を認証す
    るサブステップを含む請求項１１に記載のメモリ保証方
    法。
  14. 【請求項１４】 前記認証するステップは、ローカルな
    デジタル証明によって受け取られたデジタル証明を解読
    及び認証するサブステップを含む請求項１３に記載のメ
    モリ保証方法。
  15. 【請求項１５】 前記生成するステップは、前記受け取
    られたデジタル証明が認証されたときに前記保護信号を
    生成するサブステップを含む請求項１４に記載のメモリ
    保証方法。
  16. 【請求項１６】 前記暗号エンジンに使用され、前記メ
    モリ内の不揮発性メモリにマイクロ命令群を記憶し、前
    記受け取られたデジタル証明を認証するステップを更に
    含む請求項１１に記載のメモリ保証方法。
  17. 【請求項１７】 前記不揮発性メモリに記憶されるマイ
    クロ命令群を実行するステップと、前記実行されたマイ
    クロ命令に基づき前記受け取られたデジタル証明を認証
    するように前記暗号エンジンに指示するステップとを含
    む請求項１６に記載のメモリ保証方法。
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